JP4765668B2 - データ受信回路 - Google Patents

Description

本発明は、コモンクロック同期型の回路モジュールに搭載して好適なデータ受信回路に関する。

図２８はデータの送受信を行うコモンクロック同期型の回路モジュールの接続例を示す回路図である。図２８中、１＿０、１＿１はデータの送受信を行うコモンクロック同期型の回路モジュール（ＬＳＩ）、２はバス、ｃｋは回路モジュール１＿０、１＿１に供給されるコモンクロックである。

本例では、回路モジュール１＿０が回路モジュール１＿１にデータを要求する場合、回路モジュール１＿０は、回路モジュール１＿１にリクエスト信号ｒｅｑ０を送信する。回路モジュール１＿１は、リクエスト信号ｒｅｑ０を受信すると、回路モジュール１＿０にデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３（但し、データ信号ｄａｔａ１＿０１〜ｄａｔａ１＿６２は図示を省略している。）と、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３の認識に必要なアクナレッジ（acknowledge）信号（データ認識信号）ａｃｋ１を送信する。

また、回路モジュール１＿１が回路モジュール１＿０にデータを要求する場合には、回路モジュール１＿１は、回路モジュール１＿０にリクエスト信号ｒｅｑ１を送信する。回路モジュール１＿０は、リクエスト信号ｒｅｑ１を受信すると、回路モジュール１＿１にデータ信号ｄａｔａ０＿００〜ｄａｔａ０＿６３（但し、データ信号ｄａｔａ０＿０１〜ｄａｔａ０＿６２は図示を省略している。）と、データ信号ｄａｔａ０＿００〜ｄａｔａ０＿６３の認識に必要なアクナレッジ信号ａｃｋ０を送信する。

なお、回路モジュール１＿０において、３はリクエスト信号ｒｅｑ０用の出力端子、４はアクナレッジ信号ａｃｋ０用の出力端子、５＿００はデータ信号ｄａｔａ０＿００用の出力端子、５＿６３はデータ信号ｄａｔａ０＿６３用の出力端子であり、データ信号ｄａｔａ０＿０１〜ｄａｔａ０＿６２用の出力端子５＿０１〜５＿６２は、図示を省略している。

また、６はコモンクロックｃｋ用の入力端子、７はリクエスト信号ｒｅｑ１用の入力端子、８はアクナレッジ信号ａｃｋ１用の入力端子、９＿００はデータ信号ｄａｔａ１＿００用の入力端子、９＿６３はデータ信号ｄａｔａ１＿６３用の入力端子であり、データ信号ｄａｔａ１＿０１〜ｄａｔａ１＿６２用の入力端子９＿０１〜９＿６２は、図示を省略している。

また、回路モジュール１＿１において、１０はリクエスト信号ｒｅｑ１用の出力端子、１１はアクナレッジ信号ａｃｋ１用の出力端子、１２＿００はデータ信号ｄａｔａ１＿００用の出力端子、１２＿６３はデータ信号ｄａｔａ１＿６３用の出力端子であり、データ信号ｄａｔａ１＿０１〜ｄａｔａ１＿６２用の出力端子１２＿０１〜１２＿６２は、図示を省略している。

また、１３はコモンクロックｃｋ用の入力端子、１４はリクエスト信号ｒｅｑ０用の入力端子、１５はアクナレッジ信号ａｃｋ０用の入力端子、１６＿００はデータ信号ｄａｔａ０＿００用の入力端子、１６＿６３はデータ信号ｄａｔａ０＿６３用の入力端子であり、データ信号ｄａｔａ０＿０１〜ｄａｔａ０＿６２用の入力端子１６＿０１〜１６＿６２は、図示を省略している。

図２９は回路モジュール１＿０、１＿１の内部回路の一部分の従来構成例を示す回路図である。回路モジュール１＿０において、１８は入力端子６を介してコモンクロックｃｋを受信し、回路モジュール１＿０内部のシステムクロックｓｃｋ０を生成するＰＬＬ回路からなるシステムクロック生成回路であり、１９は位相比較器とチャージポンプとローパスフィルタと電圧制御発振器を縦列接続したＰＬＬブロック、２０はフィードバック遅延回路である。

また、２１はデータ送信回路であり、２２はリクエスト信号ｒｅｑ０を出力するＤフリップフロップ、２３はアクナレッジ信号ａｃｋ０を出力するＤフリップフロップ、２４＿００はデータ信号ｄａｔａ０＿００を出力するＤフリップフロップである。なお、データ信号ｄａｔａ０＿０１〜ｄａｔａ０＿６３を出力するＤフリップフロップ２４＿０１〜２４＿６３は、図示を省略している。

また、２５はデータ受信回路であり、２６はリクエスト信号ｒｅｑ１をラッチするＤフリップフロップ、２７はアクナレッジ信号ａｃｋ１をラッチするＤフリップフロップ、２８＿００はデータ信号ｄａｔａ１＿００をラッチするＤフリップフロップである。なお、データ信号ｄａｔａ１＿０１〜ｄａｔａ１＿６３をラッチするＤフリップフロップ２８＿０１〜２８＿６３は、図示を省略している。

また、回路モジュール１＿１において、２９は入力端子１３を介してコモンクロックｃｋを受信し、回路モジュール１＿１内部のシステムクロックｓｃｋ１を生成するＰＬＬ回路からなるシステムクロック生成回路であり、３０は位相比較器とチャージポンプとローパスフィルタと電圧制御発振器を縦列接続したＰＬＬブロック、３１はフィードバック遅延回路である。

また、３２はデータ送信回路であり、３３はリクエスト信号ｒｅｑ１を出力するＤフリップフロップ、３４はアクナレッジ信号ａｃｋ１を出力するＤフリップフロップ、３５＿００はデータ信号ｄａｔａ１＿００を出力するＤフリップフロップである。なお、データ信号ｄａｔａ１＿０１〜ｄａｔａ１＿６３を出力するＤフリップフロップ３５＿０１〜３５＿６３は、図示を省略している。

また、３６はデータ受信回路であり、３７はリクエスト信号ｒｅｑ０をラッチするＤフリップフロップ、３８はアクナレッジ信号ａｃｋ０をラッチするＤフリップフロップ、３９＿００はデータ信号ｄａｔａ０＿００をラッチするＤフリップフロップである。なお、データ信号ｄａｔａ０＿０１〜ｄａｔａ０＿６３をラッチするＤフリップフロップ３９＿０１〜３９＿６３は、図示を省略している。

本例では、コモンクロックｃｋに対してシステムクロックｓｃｋ０、ｓｃｋ１の位相を合わせるために、クロック位相調整手段としてＰＬＬブロック１９、３０及びフィードバック遅延回路２０、３１を搭載し、フィードバック遅延を合わせることによりデータ送受信のタイミング調整を行い、受信データの同期化を行うとしている。

図３０は回路モジュール１＿０、１＿１間のデータ送受信動作例を示す波形図であり、回路モジュール１＿０がデータ受信側、回路モジュール１＿１がデータ送信側となった場合において、回路モジュール１＿０のデータ受信回路２５が受信データ信号の同期化に成功している例を示している。

図３０において、（Ａ）は回路モジュール１＿０、１＿１に与えられるコモンクロックｃｋ、（Ｂ）は回路モジュール１＿０のシステムクロック生成回路１８で生成されるシステムクロックｓｃｋ０、（Ｃ）は回路モジュール１＿１のシステムクロック生成回路２９で生成されるシステムクロックｓｃｋ１を示している。

また、（Ｄ）は回路モジュール１＿０のデータ送信回路２１のＤフリップフロップ２２が出力するリクエスト信号ｒｅｑ０、（Ｅ）は回路モジュール１＿１のデータ送信回路３２のＤフリップフロップ３４が出力するアクナレッジ信号ａｃｋ１、（Ｆ）は回路モジュール１＿１のＤフリップフロップ３５＿００〜３５＿６３が出力するデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３を示している。

本例では、データ送信は、バースト長＝４のバースト転送で行われており、ｂ０、ｂ１、ｂ２、ｂ３は、それぞれ並列６４ビット構成のデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３からなる６４ビット幅のデータを示している。

また、（Ｇ）は回路モジュール１＿０のシステムクロック生成回路１８で生成されるシステムクロックｓｃｋ０、（Ｈ）は回路モジュール１＿０のデータ受信回路２５のＤフリップフロップ２７が出力するアクナレッジ信号ａｃｋ１、（Ｉ）は回路モジュール１＿０のデータ受信回路２５のＤフリップフロップ２８＿００〜２８＿６３が出力するｄａｔａ１＿００〜ｄａｔａ１＿６３を示している。
特開２００５−３１６８７９号公報

近年、コモンクロック同期型の回路モジュール間のデータ送受信の更なる高速化が要求されるようになってきている。しかしながら、図２９に示すデータ受信回路２５、３６では、回路モジュール１＿０、１＿１間のデータ送受信の更なる高速化には対応することができないという問題点がある。主な原因として、システムクロックｓｃｋ０、ｓｃｋ１間や送受信するデータ信号間に、回路モジュール１＿０、１＿１の製造バラツキにより発生するスキューが存在すること等が挙げられる。

図３１はデータ受信回路２５がデータ送受信の更なる高速化に対して有している問題点を説明するための波形図であり、回路モジュール１＿０がデータ受信側、回路モジュール１＿１がデータ送信側となった場合において、データ受信回路２５が受信データ信号の同期化に失敗した例を示している。

図３１において、（Ａ）は回路モジュール１＿０、１＿１に与えられるコモンクロックｃｋ、（Ｂ）は回路モジュール１＿０のシステムクロック生成回路１８で生成されるシステムクロックｓｃｋ０、（Ｃ）は回路モジュール１＿１のシステムクロック生成回路２９で生成されるシステムクロックｓｃｋ１を示している。

また、（Ｄ）は回路モジュール１＿０のデータ送信回路２１のＤフリップフロップ２２が出力するリクエスト信号ｒｅｑ０、（Ｅ）は回路モジュール１＿１のデータ送信回路３２のＤフリップフロップ３４が出力するアクナレッジ信号ａｃｋ１、（Ｆ）は回路モジュール１＿１のデータ送信回路３２のＤフリップフロップ３５＿００〜３５＿３１が出力するデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿３１、（Ｇ）は回路モジュール１＿１のデータ送信回路３２のＤフリップフロップ３５＿３２〜３５＿６３が出力するデータ信号ｄａｔａ１＿３２〜ｄａｔａ１＿６３を示している。

また、（Ｈ）は回路モジュール１＿０のシステムクロック生成回路１８で生成されるシステムクロックｓｃｋ０、（Ｉ）は回路モジュール１＿０のデータ受信回路２５のＤフリップフロップ２７が出力するアクナレッジ信号ａｃｋ１、（Ｊ）は回路モジュール１＿０のデータ受信回路２５のＤフリップフロップ２８＿００〜２８＿３１が出力するｄａｔａ１＿００〜ｄａｔａ１＿３１、（Ｋ）は回路モジュール１＿０のデータ受信回路２５のＤフリップフロップ２８＿３２〜２８＿６３が出力するデータ信号ｄａｔａ１＿３２〜ｄａｔａ１＿６３を示している。

但し、ｂ０ａ、ｂ１ａ、ｂ２ａ、ｂ３ａは、それぞれ、並列６４ビット構成のデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３からなる６４ビット幅のデータｂ０、ｂ１、ｂ２、ｂ３のうち、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿３１の部分を示している。また、ｂ０ｂ、ｂ１ｂ、ｂ２ｂ、ｂ３ｂは、それぞれ、並列６４ビット構成のデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３からなる６４ビット幅のデータｂ０、ｂ１、ｂ２、ｂ３のうち、データ信号ｄａｔａ１＿３２〜ｄａｔａ１＿６３の部分を示している。

図３１の例では、データ送受信の更なる高速化により、システムクロックｓｃｋ０、ｓｃｋ１間のスキュー及びデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿３１、ｄａｔａ１＿３２〜ｄａｔａ１＿６３間のスキューが無視できなくなっており、回路モジュール１＿０は、受信したデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿３１（ｂ０ａ〜ｂ３ａ）の同期化には成功しているが、データ信号ｄａｔａ１＿３２〜ｄａｔａ１＿６３（ｂ０ｂ〜ｂ３ｂ）の同期化には失敗している。データ受信回路３６についても、同様のことが起こりうる。

即ち、従来のデータ受信回路２５、３６を用いると、データ送受信が従来速度の場合には、システムクロックｓｃｋ０、ｓｃｋ１間やデータ信号間に発生するスキューの影響を無視することができ、データ送受信を問題なく行うことができるが、データ送受信を従来以上の速度で行うと、システムクロックｓｃｋ０、ｓｃｋ１間やデータ信号間に発生するスキューの影響を無視することができず、受信側の回路モジュールでは受信データの同期が取れなくなる場合が生じてしまうという問題点があった。実際に、従来のデータ送受信回路２５、３６を用いると、受信データの同期化は、データ１ビット当たりの送受信転送レートが１００〜１２０Ｍｂｐｓで限界となってしまう。

本発明は、かかる点に鑑み、コモンクロック同期型の回路モジュール間のデータ送受信の更なる高速化を図ることができるようにしたデータ受信回路を提供することを目的とする。

本発明は、並列送信された複数のデータ信号及び該複数のデータ信号の認識に必要なアクナレッジ信号を受信するデータ受信回路であって、前記アクナレッジ信号を遅延して、前記複数のデータ信号中の最も遅れているデータ信号に対して位相が同一又は遅れている遅延アクナレッジ信号を出力する遅延回路と、前記遅延アクナレッジ信号及び前記複数のデータ信号を第１のクロックで取り込む第１の取り込み回路と、前記遅延アクナレッジ信号及び前記複数のデータ信号を前記第１のクロックと逆相の第２のクロックで取り込む第２の取り込み回路を有し、前記第１、第２の取り込み回路のうち、前記遅延アクナレッジ信号を先に取り込んだ取り込み回路が出力するアクナレッジ信号及び複数のデータ信号を有効信号として扱うものである。

本発明によれば、遅延回路が出力する遅延アクナレッジ信号は、複数のデータ信号中の最も遅れているデータ信号に対して位相が同一又は遅れているものとなるから、第１、第２の取り込み回路のうち、遅延アクナレッジ信号を先に取り込んだ取り込み回路が出力するアクナレッジ信号及び複数のデータ信号は同期されたものとなる。したがって、データ送受信の更なる高速化に伴い、クロックスキューや複数のデータ信号間のスキューが無視できなくなった場合であっても、受信データ信号の同期化を図ることができ、コモンクロック同期型の回路モジュール間のデータ送受信の更なる高速化を図ることができる。

（第１実施形態）
図１は本発明の第１実施形態のデータ受信回路４０を回路モジュール１＿０に搭載した状態を示す回路図である。本発明の第１実施形態のデータ受信回路４０は、図２９に示す従来のデータ受信回路２５、３６の代わりに使用されるものであり、回路モジュール１＿１にも搭載される。

なお、回路モジュール１＿０が送信するリクエスト信号ｒｅｑ０、アクナレッジ信号ａｃｋ０、データ信号ｄａｔａ０＿００〜ｄａｔａ０＿６３及び回路モジュール１＿１が送信するリクエスト信号ｒｅｑ１、データ信号ｄａｔａ１＿０１〜ｄａｔａ１＿６２は、図示を省略している。

本発明の第１実施形態のデータ受信回路４０において、４１はシステムクロックｓｃｋ０を反転して反転システムクロックｓｃｋ０ｘを出力するインバータであり、システムクロックｓｃｋ０を生成するシステムクロック生成回路は、図２９に示すシステムクロック生成回路１８と同様に構成しており、図示を省略している。また、回路モジュール１＿１が送信するリクエスト信号ｒｅｑ１を受信する部分も、従来同様に構成しており、図示を省略している。

４２は入力端子８を介して入力した回路モジュール１＿１からのアクナレッジ信号ａｃｋ１を遅延して、入力端子９＿００〜９＿６３を介して入力したデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３中の最も遅れているデータ信号に対して、位相が同一又は遅れているアクナレッジ信号ａｃｋ１ｄを出力する遅延回路であり、遅延値を固定とするものである。

遅延回路４２の遅延値は、システムクロックｓｃｋ０、ｓｃｋ１間のスキュー、及び、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３中の最も早く送信されるデータ信号（位相が最も進んでいるデータ信号）と最も遅く送信されるデータ信号（位相が最も遅れているデータ信号）間のスキューを計算し、アクナレッジ信号ａｃｋ１ｄの位相がデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３中の最も遅れているデータ信号に対して同一又は遅れているようにするために必要な最小限の値とされる。

４３は遅延回路４２が出力するアクナレッジ信号ａｃｋ１ｄをシステムクロックｓｃｋ０の立ち上がりエッジに同期してラッチするＤフリップフロップ、ａｃｋ１ｄｚはＤフリップフロップ４３が出力するアクナレッジ信号である。４４は遅延回路４２が出力するアクナレッジ信号ａｃｋ１ｄを反転システムクロックｓｃｋ０ｘの立ち上がりエッジに同期してラッチするＤフリップフロップ、ａｃｋ１ｄｘはＤフリップフロップ４４が出力するアクナレッジ信号である。

４５＿００ｚは入力端子９＿００を介して入力した回路モジュール１＿１からのデータ信号ｄａｔａ１＿００をシステムクロックｓｃｋ０の立ち上がりエッジに同期してラッチするＤフリップフロップ、ｄａｔａ１＿００ｚはＤフリップフロップ４５＿００ｚが出力するデータ信号である。４５＿００ｘは入力端子９＿００を介して入力した回路モジュール１＿１からのデータ信号ｄａｔａ１＿００を反転システムクロックｓｃｋ０ｘの立ち上がりエッジに同期してラッチするＤフリップフロップ、ｄａｔａ１＿００ｘはＤフリップフロップ４５＿００ｘが出力するデータ信号である。

４５＿６３ｚは入力端子９＿６３を介して入力した回路モジュール１＿１からのデータ信号ｄａｔａ１＿６３をシステムクロックｓｃｋ０の立ち上がりエッジに同期してラッチするＤフリップフロップ、ｄａｔａ１＿６３ｚはＤフリップフロップ４５＿６３ｚが出力するデータ信号である。４５＿６３ｘは入力端子９＿６３を介して入力した回路モジュール１＿１からのデータ信号ｄａｔａ１＿６３を反転システムクロックｓｃｋ０ｘの立ち上がりエッジに同期してラッチするＤフリップフロップ、ｄａｔａ１＿６３ｘはＤフリップフロップ４５＿６３ｘが出力するデータ信号である。

なお、回路モジュール１＿１からのデータ信号ｄａｔａ１＿０１〜ｄａｔａ１＿６２をシステムクロックｓｃｋ０の立ち上がりエッジに同期してラッチするＤフリップフロップ４５＿０１ｚ〜４５＿６２ｚ及びＤフリップフロップ４５＿０１ｚ〜４５＿６２ｚが出力するデータ信号ｄａｔａ１＿０１ｚ〜ｄａｔａ１＿６２ｚは、図示を省略している。同じくデータ信号ｄａｔａ１＿０１〜ｄａｔａ１＿６２を反転システムクロックｓｃｋ０ｘの立ち上がりエッジに同期してラッチするＤフリップフロップ４５＿０１ｘ〜４５＿６２ｘ及びＤフリップフロップ４５＿０１ｘ〜４５＿６２ｘが出力するデータ信号ｄａｔａ１＿０１ｘ〜ｄａｔａ１＿６２ｘは、図示を省略している。

４６はＤフリップフロップ４３が出力するアクナレッジ信号ａｃｋ１ｄｚとＤフリップフロップ４４が出力するアクナレッジ信号ａｃｋ１ｄｘを入力し、アクナレッジ信号ａｃｋ１ｄｚ、ａｃｋ１ｄｘのうち、どちらのアクナレッジ信号の立ち上がり遷移が早いか、即ち、遅延回路４２が出力するアクナレッジ信号ａｃｋ１ｄをＤフリップフロップ４３、４４のどちらが先にラッチしたかを検知して検知信号ｓｙを出力する検知回路である。

検知回路４６は、ｚ端子にアクナレッジ信号ａｃｋ１ｄｚを入力し、ｘ端子にアクナレッジ信号ａｃｋ１ｄｘを入力し、ｙ端子に検知信号ｓｙを出力する。検知信号ｓｙは、初期状態では高電位（以下、“Ｈ”と記す。）とされ、その後、Ｄフリップフロップ４４が先にアクナレッジ信号ａｃｋ１ｄをラッチした場合には“Ｈ”を維持し、Ｄフリップフロップ４３が先にアクナレッジ信号ａｃｋ１ｄｚをラッチした場合には後述する所定期間低電位（以下、“Ｌ”と記す。）とされる。

４７はアクナレッジ信号ａｃｋ１ｄｚ又はａｃｋ１ｄｘを選択するセレクタであり、検知信号ｓｙが選択制御信号として与えられ、検知信号ｓｙのレベル＝“Ｌ”の場合には、アクナレッジ信号ａｃｋ１ｄｚを選択し、検知信号ｓｙのレベル＝“Ｈ”の場合には、アクナレッジ信号ａｃｋ１ｄｘを選択するものである。ａｃ１はセレクタ４７が出力するアクナレッジ信号である。

４８＿００はデータ信号ｄａｔａ１＿００ｚ又はｄａｔａ１＿００ｘを選択するセレクタであり、検知信号ｓｙが選択制御信号として与えられ、検知信号ｓｙのレベル＝“Ｌ”の場合には、データ信号ｄａｔａ１＿００ｚを選択し、検知信号ｓｙのレベル＝“Ｈ”の場合には、データ信号ｄａｔａ１＿００ｘを選択するものである。ｄａ１＿００はセレクタ４８＿００が出力するデータ信号である。

４８＿６３はデータ信号ｄａｔａ１＿６３ｚ又はｄａｔａ１＿６３ｘを選択するセレクタであり、検知信号ｓｙが選択制御信号として与えられ、検知信号ｓｙのレベル＝“Ｌ”の場合には、データ信号ｄａｔａ１＿６３ｚを選択し、検知信号ｓｙのレベル＝“Ｈ”の場合には、データ信号ｄａｔａ１＿６３ｘを選択するものである。ｄａ１＿６３はセレクタ４８＿６３が出力するデータ信号である。

なお、図示しないデータ信号ｄａｔａ１＿０１ｚ、ｄａｔａ１＿０１ｘ〜ｄａｔａ１＿６２ｚ、ｄａｔａ１＿６２ｘに対応してセレクタ４８＿００、４８＿６３と同様のセレクタ４８＿０１〜４８＿６２を設けているが、これらセレクタ４８＿０１〜４８＿６２は、図示を省略している。

４９はセレクタ４７が出力するアクナレッジ信号ａｃ１をシステムクロックｓｃｋ０の立ち上がりエッジに同期してラッチするＤフリップフロップであり、Ｄフリップフロップ４９が出力するアクナレッジ信号ａ１が回路モジュール１＿１からのアクナレッジ信号ａｃｋ１の受信信号として内部回路に転送される。

５０＿００はセレクタ４８＿００が出力するデータ信号ｄａ１＿００をシステムクロックｓｃｋ０の立ち上がりエッジに同期してラッチするＤフリップフロップであり、Ｄフリップフロップ５０＿００が出力するデータ信号ｄ１＿００が回路モジュール１＿１からのデータ信号ｄａｔａ１＿００の受信信号として内部回路に転送される。

５０＿６３はセレクタ４８＿６３が出力するデータ信号ｄａ１＿６３をシステムクロックｓｃｋ０の立ち上がりエッジに同期してラッチするＤフリップフロップであり、Ｄフリップフロップ５０＿６３が出力するデータ信号ｄ１＿６３が回路モジュール１＿１からのデータ信号ｄａｔａ１＿６３の受信信号として内部回路に転送される。

なお、図示しないセレクタ４８＿０１〜４８＿６２が出力するデータ信号ｄａ１＿０１〜ｄａ１＿６２をシステムクロックｓｃｋ０の立ち上がりエッジに同期してラッチするＤフリップフロップ５０＿０１〜５０＿６２及びＤフリップフロップ５０＿０１〜５０＿６２が出力するデータ信号ｄ１＿０１〜ｄ１＿６２は、図示を省略している。

図２は検知回路４６の構成を示す回路図である。図２中、５２はＤフリップフロップ４４が出力するアクナレッジ信号ａｃｋ１ｄｘを入力するための入力バッファ、５３はＤフリップフロップ４３が出力するアクナレッジ信号ａｃｋ１ｄｚを入力するための入力バッファである。

５４は入力バッファ５２の出力ｓ１に対応して設けられた伝送ゲートであり、５５はＰチャネルＭＯＳトランジスタ、５６はＮチャネルＭＯＳトランジスタである。５７は伝送ゲート５４のオン、オフを制御する伝送ゲート制御回路であり、５８はＡＮＤ回路、５９〜６１はＮＯＲ回路である。

ＡＮＤ回路５８は、一方の入力端子を入力バッファ５２の出力端子に接続し、他方の入力端子を入力バッファ５３の出力端子に接続している。ＮＯＲ回路５９も、一方の入力端子を入力バッファ５２の出力端子に接続し、他方の入力端子を入力バッファ５３の出力端子に接続している。

ＮＯＲ回路６０は、一方の入力端子をＡＮＤ回路５８の出力端子に接続し、他方の入力端子をＮＯＲ回路６１の出力端子に接続し、出力端子をＮチャネルＭＯＳトランジスタ５６のゲートに接続している。ＮＯＲ回路６１は、一方の入力端子をＮＯＲ回路５９の出力端子に接続し、他方の入力端子をＮＯＲ回路６０の出力端子に接続し、出力端子をＰチャネルＭＯＳトランジスタ５５のゲートに接続している。

６２は伝送ゲート５４の出力をラッチするラッチ部であり、６３、６４はインバータである。インバータ６３、６４はリング接続され、インバータ６３の入力端子とインバータ６４の出力端子の接続点はノード６５に接続されている。

６６は遷移検知部であり、６７、６８はＮＡＮＤ回路である。ＮＡＮＤ回路６７は、一方の入力端子を入力バッファ５３の出力端子に接続し、他方の入力端子をＮＡＮＤ回路６８の出力端子に接続している。ＮＡＮＤ回路６８は、一方の入力端子をノード６５に接続し、他方の入力端子をＮＡＮＤ回路６７の出力端子に接続している。６９は出力バッファであり、入力端子をＮＡＮＤ回路６７の出力端子に接続し、出力端子に検知信号ｓｙを出力するように構成されている。

図３及び図４は検知回路４６の動作例を示す波形図であり、（Ａ）はアクナレッジ信号ａｃｋ１ｄｘ（入力バッファ５２の出力ｓ１）、（Ｂ）はアクナレッジ信号ａｃｋ１ｄｚ（入力バッファ５３の出力ｓ２）、（Ｃ）はＡＮＤ回路５８の出力ｓ４、（Ｄ）はＮＯＲ回路５９の出力ｓ５、（Ｅ）はＮＯＲ回路６１の出力ｓ６、（Ｆ）はＮＯＲ回路６０の出力ｓ７、（Ｇ）はノード６５のレベルｖ８、（Ｈ）はＡＮＤ回路６８の出力ｓ９、（Ｉ）は検知信号ｓｙ（ＮＡＮＤ回路６７の出力ｓ３）を示している。

図３は検知回路４６の第１動作例を示しており、遅延回路４２が出力するアクナレッジ信号ａｃｋ１ｄをＤフリップフロップ４４が先にラッチした場合、即ち、アクナレッジ信号ａｃｋ１ｄｘの立ち上がり遷移がアクナレッジ信号ａｃｋ１ｄｚの立ち上がり遷移よりも早い場合を示している。

本例の場合、初期状態では、アクナレッジ信号ａｃｋ１のレベル＝“Ｌ”とされる。この結果、アクナレッジ信号ａｃｋ１ｄｘ、ａｃｋ１ｄｚのレベル＝“Ｌ”、入力バッファ５２の出力ｓ１のレベル＝“Ｌ”、入力バッファ５３の出力ｓ２のレベル＝“Ｌ”、ＮＡＮＤ回路６７の出力ｓ３のレベル＝“Ｈ”、検知信号ｓｙのレベル＝“Ｈ”となる。

また、ＡＮＤ回路５８の出力ｓ４のレベル＝“Ｌ”、ＮＯＲ回路５９の出力ｓ５のレベル＝“Ｌ”、ＮＯＲ回路６１の出力ｓ６のレベル＝“Ｌ”、ＮＯＲ回路６０の出力ｓ７のレベル＝“Ｈ”となり、伝送ゲート５４はオン状態となる。この結果、ノード６５のレベルｖ８＝“Ｌ”、ＮＡＮＤ回路６８の出力ｓ９のレベル＝“Ｈ”となる。

この状態から、時刻ｔ１で、Ｄフリップフロップ４４がアクナレッジ信号ａｃｋ１ｄを先に取込み、アクナレッジ信号ａｃｋ１ｄｘが“Ｈ”に立ち上がったとしても、アクナレッジ信号ａｃｋ１ｄｚのレベルは“Ｌ”に維持されるので、入力バッファ５３の出力ｓ２のレベル＝“Ｌ”、ＮＡＮＤ回路６７の出力ｓ３のレベル＝“Ｈ”、検知信号ｓｙのレベル＝“Ｈ”の状態が維持される。

また、この場合、ＮＯＲ回路５９の出力ｓ５のレベル＝“Ｌ”となるが、ＡＮＤ回路５８の出力ｓ４のレベル＝“Ｌ”、ＮＯＲ回路６０の出力ｓ７のレベル＝“Ｈ”、ＮＯＲ回路６１の出力ｓ６のレベル＝“Ｌ”の状態が維持されるので、伝送ゲート５４はオン状態を維持する。この結果、ノード６５のレベルｖ８＝“Ｈ”、ＮＡＮＤ回路６８の出力ｓ９のレベル＝“Ｌ”となる。

その後、時刻ｔ２で、アクナレッジ信号ａｃｋ１ｄｚが“Ｈ”に立ち上がると、入力バッファ５３の出力ｓ２のレベル＝“Ｈ”、ＡＮＤ回路５８の出力ｓ４のレベル＝“Ｈ”、ＮＯＲ回路６０の出力ｓ７のレベル＝“Ｌ”、ＮＯＲ回路６１の出力ｓ６のレベル＝“Ｈ”となり、伝送ゲート５４はオフ状態となる。この場合、ノード６５のレベルｖ８＝“Ｈ”、ＮＡＮＤ回路６８の出力ｓ９のレベル＝“Ｌ”、ＮＡＮＤ回路６７の出力ｓ３のレベル＝“Ｈ”、検知信号ｓｙのレベル＝“Ｈ”の状態が維持される。

その後、時刻ｔ３で、アクナレッジ信号ａｃｋ１ｄｘが“Ｌ”に立ち下がると、入力バッファ５２の出力ｓ１のレベル＝“Ｌ”、ＡＮＤ回路５８の出力ｓ４のレベル＝“Ｌ”となるが、ＮＯＲ回路５９の出力ｓ５のレベル＝“Ｌ”、ＮＯＲ回路６０の出力ｓ７のレベル＝“Ｌ”、ＮＯＲ回路６１の出力ｓ６のレベル＝“Ｈ”の状態が維持され、伝送ゲート５４はオフ状態を維持する。この結果、ノード６５のレベルｖ８＝“Ｈ”、ＮＡＮＤ回路６８の出力ｓ９のレベル＝“Ｌ”、ＮＡＮＤ回路６７の出力ｓ３のレベル＝“Ｈ”、検知信号ｓｙのレベル＝“Ｈ”の状態が維持される。

その後、時刻ｔ４で、アクナレッジ信号ａｃｋ１ｄｚが“Ｌ”に立ち下がると、入力バッファ５３の出力ｓ２のレベル＝Ｌ“、ＮＯＲ回路５９の出力ｓ５のレベル＝“Ｈ”、ＮＯＲ回路６１の出力ｓ６のレベル＝“Ｌ”、ＮＯＲ回路６０の出力ｓ７のレベル＝“Ｈ”となり、伝送ゲート５４はオン状態となる。この結果、ノード６５のレベルｖ８＝“Ｌ”、ＮＡＮＤ回路６８の出力ｓ９のレベル＝“Ｈ”となるが、入力バッファ５３の出力ｓ２のレベル＝“Ｌ”であるから、ＮＡＮＤ回路６７の出力ｓ３のレベル＝“Ｈ”、検知信号ｓｙのレベル＝“Ｈ”の状態が維持される。

このように、遅延回路４２が出力するアクナレッジ信号ａｃｋ１ｄをＤフリップフロップ４４が先にラッチした場合、即ち、アクナレッジ信号ａｃｋ１ｄｘの立ち上がり遷移がアクナレッジ信号ａｃｋ１ｄｚの立ち上がり遷移よりも早い場合には、検知信号ｓｙのレベル＝“Ｈ”の状態が維持されることになる。

図４は検知回路４６の第２動作例を示しており、遅延回路４２が出力するアクナレッジ信号ａｃｋ１ｄをＤフリップフロップ４３が先にラッチした場合、即ち、アクナレッジ信号ａｃｋ１ｄｚの立ち上がり遷移がアクナレッジ信号ａｃｋ１ｄｘの立ち上がり遷移よりも早い場合である。

初期状態では、前述したように、アクナレッジ信号ａｃｋ１のレベル＝“Ｌ”とされ、この結果、アクナレッジ信号ａｃｋ１ｄｘ、ａｃｋ１ｄｚのレベル＝“Ｌ”、入力バッファ５２の出力ｓ１のレベル＝“Ｌ”、入力バッファ５３の出力ｓ２のレベル＝“Ｌ”、ＮＡＮＤ回路６７の出力ｓ３のレベル＝“Ｈ”、検知信号ｓｙのレベル＝“Ｈ”となる。

また、ＡＮＤ回路５８の出力ｓ４のレベル＝“Ｌ”、ＮＯＲ回路５９の出力ｓ５のレベル＝“Ｈ”、ＮＯＲ回路６１の出力ｓ６のレベル＝“Ｌ”、ＮＯＲ回路６０の出力ｓ７のレベル＝“Ｈ”となり、伝送ゲート５４はオン状態となる。この結果、ノード６５のレベルｖ８＝“Ｌ”、ＮＡＮＤ回路６８の出力ｓ９のレベル＝“Ｈ”となる。

この状態から、時刻ｔ１で、Ｄフリップフロップ４３がアクナレッジ信号ａｃｋ１ｄを先に取込み、アクナレッジ信号ａｃｋ１ｄｚが“Ｈ”に立ち上がると、入力バッファ５２の出力ｓ２のレベル＝“Ｈ”、ＮＯＲ回路５９の出力ｓ５のレベル＝“Ｌ”となるが、ＡＮＤ回路５８の出力ｓ４のレベル＝“Ｌ”、ＮＯＲ回路６０の出力ｓ７のレベル＝“Ｈ”、ＮＯＲ回路６１の出力ｓ６のレベル＝“Ｌ”の状態が維持されるので、伝送ゲート５４はオン状態を維持する。

この結果、ノード６５のレベルｖ８＝“Ｌ”、ＮＡＮＤ回路６８の出力ｓ９のレベル＝“Ｈ”が維持されるが、入力バッファ５３の出力ｓ２のレベル＝“Ｈ”となるので、ＮＡＮＤ回路６７の出力ｓ９のレベル＝“Ｌ”、検知信号ｓｙのレベル＝“Ｌ”となる。

その後、時刻ｔ２で、アクナレッジ信号ａｃｋ１ｄｘが“Ｈ”に立ち上がると、入力バッファ５２の出力ｓ１のレベル＝“Ｈ”、ＡＮＤ回路５８の出力ｓ４のレベル＝“Ｈ”、ＮＯＲ回路６０の出力ｓ７のレベル＝“Ｌ”、ＮＯＲ回路６１の出力ｓ６のレベル＝“Ｈ”となり、伝送ゲート５４はオフ状態となる。

この場合、入力バッファ５２の出力ｓ１の“Ｈ”への遷移と、伝送ゲート５４がオフ状態になるタイミングが同時のため、ノード６５のレベルｖ８は不定となる。しかし、ＮＡＮＤ回路６８の出力ｓ９のレベル＝“Ｈ”、ＮＡＮＤ回路６７の出力ｓ３のレベル＝“Ｌ”、検知信号ｓｙのレベル＝“Ｌ”の状態が維持される。

その後、時刻ｔ３で、アクナレッジ信号ａｃｋ１ｄｚが“Ｌ”に立ち下がると、入力バッファ５３の出力ｓ２のレベル＝“Ｌ”、ＮＡＮＤ回路６７の出力ｓ３のレベル＝“Ｈ”、検知信号ｓｙのレベル＝“Ｈ”となる。この場合、ＡＮＤ回路５８の出力ｓ４のレベル＝“Ｌ”となるが、ＮＯＲ回路５９の出力ｓ５のレベル＝“Ｌ”、ＮＯＲ回路６１の出力ｓ６のレベル＝“Ｈ”、ＮＯＲ回路６０の出力ｓ７のレベル＝“Ｌ”の状態が維持され、伝送ゲート５４はオフ状態を維持する。この場合、ノード６５のレベルｖ８＝不定、ＮＡＮＤ回路６７の出力ｓ３のレベル＝“Ｈ”であるから、ＮＡＮＤ回路６８の出力ｓ９のレベル＝不定となる。

その後、時刻ｔ４で、アクナレッジ信号ａｃｋ１ｄｘが“Ｌ”に立ち下がると、ＮＯＲ回路５９の出力ｓ５のレベル＝“Ｈ”、ＮＯＲ回路６１の出力ｓ６のレベル＝“Ｌ”、ＮＯＲ回路６０の出力ｓ７のレベル＝“Ｈ”となり、伝送ゲート５４はオン状態となる。この結果、ノード６５のレベルｖ８＝“Ｌ”、ＮＡＮＤ回路６８の出力ｓ９のレベル＝“Ｈ”となるが、入力バッファ５３の出力ｓ２のレベル＝“Ｌ”の状態が維持されるので、ＮＡＮＤ回路６７の出力ｓ３のレベル＝“Ｈ”、検知信号ｓｙのレベル＝“Ｈ”の状態が維持される。

このように、遅延回路４２が出力するアクナレッジ信号ａｃｋ１ｄをＤフリップフロップ４３が先にラッチした場合、即ち、アクナレッジ信号ａｃｋ１ｄｚの立ち上がり遷移がアクナレッジ信号ａｃｋ１ｄｘの立ち上がり遷移よりも早い場合には、検知信号ｓｙは、アクナレッジ信号ａｃｋ１ｄｚの立ち上がり遷移に同期して“Ｌ”となり、アクナレッジ信号ａｃｋ１ｄｚの立ち下がり遷移に同期して“Ｈ”となる。

図５〜図８は本発明の第１実施形態のデータ受信回路４０の動作例を示す波形図であり、（Ａ）は回路モジュール１＿０内のシステムクロックｓｃｋ０、（Ｂ）は回路モジュール１＿０内の反転システムクロックｓｃｋ０ｘを示している。

また、（Ｃ）は回路モジュール１＿０に到達したアクナレッジ信号ａｃｋ１、（Ｄ）は遅延回路４２が出力するアクナレッジ信号ａｃｋ１ｄ、（Ｅ）はＤフリップフロップ４４が出力するアクナレッジ信号ａｃｋ１ｄｘ、（Ｆ）はＤフリップフロップ４３が出力するアクナレッジ信号ａｃｋ１ｄｚ、（Ｇ）は検知回路４６が出力する検知信号ｓｙ、（Ｈ）はセレクタ４７が出力するアクナレッジ信号ａｃ１、（Ｉ）はＤフリップフロップ４９が出力するアクナレッジ信号ａ１を示している。

また、（Ｊ）は回路モジュール１＿０に到達したデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３、（Ｋ）はＤフリップフロップ４５＿００ｚ〜４５＿６３ｚが出力するデータ信号ｄａｔａ１＿００ｚ〜ｄａｔａ１＿６３ｚ、（Ｌ）はＤフリップフロップ４５＿００ｘ〜４５＿６３ｘが出力するデータ信号ｄａｔａ１＿００ｘ〜ｄａｔａ１＿６３ｘ、（Ｍ）はセレクタ４８＿００〜４８＿６３が出力するデータ信号ｄａ１＿００〜ｄａ１＿６３、（Ｎ）はＤフリップフロップ５０＿００〜５０＿６３が出力するデータ信号ｄ１＿００〜ｄ１＿６３を示している。

本例では、データ送信は、バースト長＝２のバースト転送で行われており、ｂ０、ｂ１は、それぞれ並列６４ビット構成のデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３からなる６４ビット幅のデータを示している。また、アクナレッジ信号ａｃｋ１のＨレベル幅は、システムクロックｓｃｋ０の２サイクル分の長さとされ、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３のＨレベル幅及びＬレベル幅は、システムクロックｓｃｋ０の１サイクル分の長さとされている。

ここで、初期状態では、前述したように、アクナレッジ信号ａｃｋ１のレベル＝“Ｌ”とされるので、アクナレッジ信号ａｃｋ１ｄのレベル＝“Ｌ”、アクナレッジ信号ａｃｋ１ｄｚのレベル＝“Ｌ”、アクナレッジ信号ａｃｋ１ｄｘのレベル＝“Ｌ”、検知信号ｓｙのレベル＝“Ｌ”、アクナレッジ信号ａｃ１のレベル＝“Ｌ”、アクナレッジ信号ａ１のレベル＝“Ｌ”となる。

また、アクナレッジ信号ａｃｋ１ｄは、入力端子９＿００〜９＿６３を介して入力したデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３中の最も遅れているデータ信号に対して位相が同一又は遅れるようにされるので、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３がアクナレッジ信号ａｃｋ１よりも早く送信されたか否か、及び、アクナレッジ信号ａｃｋ１ｄをＤフリップフロップ４３、４４のどちらが先にラッチするかの関係では、本発明の第１実施形態のデータ受信回路４０がアクナレッジ信号ａｃｋ１及びデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３を受信する形態は、図５〜図８に示す４つの動作例に分類することができる。

図５は本発明の第１実施形態のデータ受信回路４０の第１動作例を示しており、回路モジュール１＿１がデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３をアクナレッジ信号ａｃｋ１よりも早く送信し、アクナレッジ信号ａｃｋ１ｄをＤフリップフロップ４４が先にラッチする０.５サイクル前に、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３をＤフリップフロップ４５＿００ｚ〜４５＿６３ｚが先にラッチする状況にある場合を示している。

具体的には、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３は、時刻ｔ５〜ｔ６の間に回路モジュール１＿０に到達し、時刻ｔ６で、Ｄフリップフロップ４５＿００ｚ〜４５＿６３ｚによって先にラッチされ、また、アクナレッジ信号ａｃｋ１は、時刻ｔ６〜ｔ７の間に回路モジュール１＿０に到達し、時刻ｔ７で、Ｄフリップフロップ４４によって先にラッチされる状況にある場合を示している。

図６は本発明の第１実施形態のデータ受信回路４０の第２動作例を示しており、回路モジュール１＿１がデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３をアクナレッジ信号ａｃｋ１と同等の早さで送信し、アクナレッジ信号ａｃｋ１ｄをＤフリップフロップ４４が先にラッチし、また、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３をＤフリップフロップ４５＿００ｘ〜４５＿６３ｘが先にラッチする状況にある場合を示している。

具体的には、アクナレッジ信号ａｃｋ１及びデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３が共に時刻ｔ６〜ｔ７の間に回路モジュール１＿０に到達し、アクナレッジ信号ａｃｋ１ｄは、時刻ｔ７で、Ｄフリップフロップ４４によって先にラッチされ、また、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３は、時刻ｔ７で、Ｄフリップフロップ４５＿００ｘ〜４５＿６３ｘによって先にラッチされる状況にある場合を示している。

ここで、アクナレッジ信号ａｃｋ１ｄとデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３とが図５に示す関係にある場合であっても、図６に示す関係にある場合であっても、同一タイミングでアクナレッジ信号ａ１及び受信データ信号ｄ１＿００〜ｄ１＿６３を内部回路に転送することができれば、データ送受信の更なる高速化により、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３中に、アクナレッジ信号ａｃｋ１ｄをＤフリップフロップ４４が先にラッチする０.５サイクル前にＤフリップフロップ４５＿００ｚ〜４５＿６３ｚが先にラッチするデータ信号が含まれている場合であっても、アクナレッジ信号ａ１及び受信データ信号ｄ１＿００〜ｄ１＿６３の同期化を図ることができることになる。

図７は本発明の第１実施形態のデータ受信回路４０の第３動作例を示しており、回路モジュール１＿１がデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３をアクナレッジ信号ａｃｋ１よりも早く送信し、アクナレッジ信号ａｃｋ１ｄをＤフリップフロップ４３が先にラッチする０.５サイクル前に、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３をＤフリップフロップ４５＿００ｘ〜４５＿６３ｘが先にラッチする状況にある場合を示している。

具体的には、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３は、時刻ｔ６〜ｔ７の間に回路モジュール１＿０に到達し、時刻ｔ７で、Ｄフリップフロップ４５＿００ｘ〜４５＿６３ｘによって先にラッチされ、また、アクナレッジ信号ａｃｋ１は、時刻ｔ７〜ｔ８の間に回路モジュール１＿０に到達し、時刻ｔ８で、Ｄフリップフロップ４３によって先にラッチされる状況にある場合を示している。

図８は本発明の第１実施形態のデータ受信回路４０の第４動作例を示しており、回路モジュール１＿１がデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３をアクナレッジ信号ａｃｋ１と同等の早さで送信し、アクナレッジ信号ａｃｋ１ｄをＤフリップフロップ４３が先にラッチし、また、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３をＤフリップフロップ４５＿００ｚ〜４５＿６３ｚが先にラッチする場合を示している。

具体的には、アクナレッジ信号ａｃｋ１及びデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３が共に時刻ｔ７〜ｔ８の間に回路モジュール１＿０に到達し、アクナレッジ信号ａｃｋ１ｄは、時刻ｔ８で、Ｄフリップフロップ４３によって先にラッチされ、また、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３は、時刻ｔ８で、Ｄフリップフロップ４５＿００ｚ〜４５＿６３ｚによって先にラッチされる状況にある場合を示している。

ここで、アクナレッジ信号ａｃｋ１ｄとデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３とが図７に示す関係にある場合であっても、図８に示す関係にある場合であっても、同一タイミングでアクナレッジ信号ａ１及び受信データ信号ｄ１＿００〜ｄ１＿６３を内部回路に転送することができれば、データ送受信の更なる高速化により、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３中に、アクナレッジ信号ａｃｋ１ｄをＤフリップフロップ４３が先にラッチする０.５サイクル前にＤフリップフロップ４５＿００ｘ〜４５＿６３ｘが先にラッチするデータ信号が含まれている場合であっても、アクナレッジ信号ａ１及び受信データ信号ｄ１＿００〜ｄ１＿６３の同期化を図ることができることになる。

即ち、アクナレッジ信号ａｃｋ１ｄとデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３とが図５に示す関係にある場合であっても、図６に示す関係にある場合であっても、同一タイミングでアクナレッジ信号ａ１及び受信データ信号ｄ１＿００〜ｄ１＿６３を内部回路に転送することができれば、また、アクナレッジ信号ａｃｋ１ｄとデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３とが図７に示す関係にある場合であっても、図８に示す関係にある場合であっても、同一タイミングでアクナレッジ信号ａ１及び受信データ信号ｄ１＿００〜ｄ１＿６３を内部回路に転送することができれば、データ送受信の更なる高速化により、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３中の最も早く送信されたデータ信号と最も遅く送信されたデータ信号との間に無視することができないスキューが発生した場合であっても、アクナレッジ信号ａ１及び受信データ信号ｄ１＿００〜ｄ１＿６３の同期化を図ることができることになる。

まず、図５に示す第１動作例について説明する。図５に示す第１動作例では、アクナレッジ信号ａｃｋ１は、時刻ｔ６〜ｔ７の間に回路モジュール１＿０に到達し、遅延回路４２による遅延を受けるが、アクナレッジ信号ａｃｋ１ｄは、時刻ｔ６〜ｔ７の間に“Ｈ”に遷移している。この結果、Ｄフリップフロップ４４は、アクナレッジ信号ａｃｋ１ｄを時刻ｔ７でラッチし、Ｄフリップフロップ４３は、アクナレッジ信号ａｃｋ１ｄを時刻ｔ８でラッチすることになる。

この場合、図３の例で示したように、検知信号ｓｙは“Ｈ”を維持するので、セレクタ４７は、Ｄフリップフロップ４４が出力するアクナレッジ信号ａｃｋ１ｄｘを選択し、Ｄフリップフロップ４９は、セレクタ４７が出力するアクナレッジ信号ａｃｋ１ｄｘ（ａｃ１）を時刻ｔ８でラッチし、アクナレッジ信号ａｃｋ１ｄｘ（ａ１）をアクナレッジ信号ａｃｋ１の受信信号として出力することになる。

他方、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３は、時刻ｔ５〜ｔ６の間に回路モジュール１＿０に到達している。この結果、Ｄフリップフロップ４５＿００ｚ〜４５＿６３ｚは、時刻ｔ６で、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３をラッチし、Ｄフリップフロップ４５＿００ｘ〜４５＿６３ｘは、時刻ｔ７で、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３をラッチすることになる。

そして、検知信号ｓｙは“Ｈ”となっているので、セレクタ４８＿００〜４８＿６３は、Ｄフリップフロップ４５＿００ｘ〜４５＿６３ｘが出力するデータ信号ｄａｔａ１＿００ｘ〜ｄａｔａ１＿６３ｘを選択し、Ｄフリップフロップ５０＿００〜５０＿６３は、セレクタ４８＿００〜４８＿６３が出力するデータ信号ｄａｔａ１＿００ｘ〜ｄａｔａ１＿６３ｘ（ｄａ１＿００〜ｄａ１＿６３）を時刻ｔ８でラッチし、データ信号ｄａｔａ１＿００ｘ〜ｄａｔａ１＿６３ｘ（ｄ１＿００〜ｄ１＿６３）をデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３の受信信号として内部回路に転送することになる。

このように、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３は、時刻ｔ５〜ｔ６の間に回路モジュール１＿０に到達し、時刻ｔ６で、Ｄフリップフロップ４５＿００ｚ〜４５＿６３ｚによって先にラッチされ、また、アクナレッジ信号ａｃｋ１は、時刻ｔ６〜ｔ７の間に回路モジュール１＿０に到達し、時刻ｔ７で、Ｄフリップフロップ４４によって先にラッチされる場合には、時刻ｔ８を転送開始時刻として、アクナレッジ信号ａｃｋ１ｄｘ（ａ１）及びデータ信号ｄａｔａ１＿００ｘ〜ｄａｔａ１＿６３ｘ（ｄ１＿００〜ｄ１＿６３）をサイクル同期させて内部回路に転送することができる。

次に、図６に示す第２動作例について説明する。図６に示す第２動作例では、アクナレッジ信号ａｃｋ１は、時刻ｔ６〜ｔ７の間に回路モジュール１＿０に到達し、遅延回路４２による遅延を受けるが、アクナレッジ信号ａｃｋ１ｄは、時刻ｔ６〜ｔ７の間に“Ｈ”に遷移している。この結果、図５の場合と同様に、Ｄフリップフロップ４４は、アクナレッジ信号ａｃｋ１ｄを時刻ｔ７でラッチし、Ｄフリップフロップ４３は、アクナレッジ信号ａｃｋ１ｄを時刻ｔ８で取り込むことになる。

したがって、また、検知回路４６が出力する検知信号ｓｙは“Ｈ”を維持するので、セレクタ４７は、Ｄフリップフロップ４４が出力するアクナレッジ信号ａｃｋ１ｄｘを選択し、Ｄフリップフロップ４９は、セレクタ４７が出力するアクナレッジ信号ａｃｋ１ｄｘ（ａｃ１）を時刻ｔ８でラッチし、アクナレッジ信号ａｃｋ１ｄｘ（ａ１）をアクナレッジ信号ａｃｋ１の受信信号として出力することになる。

他方、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３は、時刻ｔ６〜ｔ７の間に回路モジュール１＿０に到達している。この結果、Ｄフリップフロップ４５＿００ｘ〜４５＿６３ｘは、時刻ｔ７で、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３をラッチし、Ｄフリップフロップ４５＿００ｚ〜４５＿６３ｚは、時刻ｔ８で、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３をラッチすることになる。

そして、この場合、検知信号ｓｙは“Ｈ”となっているので、セレクタ４８＿００〜４８＿６３は、Ｄフリップフロップ４５＿００ｘ〜４５＿６３ｘが出力するデータ信号ｄａｔａ１＿００ｘ〜ｄａｔａ１＿６３ｘを選択し、Ｄフリップフロップ５０＿００〜５０＿６３は、セレクタ４８＿００〜４８＿６３が出力するデータ信号ｄａｔａ１＿００ｘ〜ｄａｔａ１＿６３ｘ（ｄａ１＿００〜ｄａ１＿６３）を時刻ｔ８でラッチし、データ信号ｄａｔａ１＿００ｘ〜ｄａｔａ１＿６３ｘ（ｄ１＿００〜ｄ１＿６３）をデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３の受信信号として内部回路に転送することになる。

このように、アクナレッジ信号ａｃｋ１及びデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３が時刻ｔ６〜ｔ７の間に回路モジュール１＿０に到達し、アクナレッジ信号ａｃｋ１は、時刻ｔ７で、Ｄフリップフロップ４４によって先にラッチされ、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３は、時刻ｔ７で、Ｄフリップフロップ４５＿００ｘ〜４５＿６３ｘによって先にラッチされる場合には、時刻ｔ８を転送開始時刻として、アクナレッジ信号ａｃｋ１ｄｘ（ａ１）及びデータ信号ｄａｔａ１＿００ｘ〜ｄａｔａ１＿６３ｘ（ｄ１＿００〜ｄ１＿６３）をサイクル同期させて内部回路に転送することができる。

即ち、本発明の第１実施形態のデータ受信回路４０によれば、アクナレッジ信号ａｃｋ１ｄとデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３とが図５に示す関係にある場合であっても、図６に示す関係にある場合であっても、同一タイミングで受信データ信号ｄａｔａ１＿００ｘ〜ｄａｔａ１＿６３ｘを内部回路に転送することができる。

したがって、データ送受信の更なる高速化により、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３中に、アクナレッジ信号ａｃｋ１ｄをＤフリップフロップ４４が先にラッチする０.５サイクル前にＤフリップフロップ４５＿００ｚ〜４５＿６３ｚが先にラッチするデータ信号が含まれている場合であっても、アクナレッジ信号ａ１及び受信データ信号ｄ１＿００〜ｄ１＿６３の同期化を図ることができることになる。

次に、図７に示す第３動作例について説明する。図７に示す第３動作例では、アクナレッジ信号ａｃｋ１は、時刻ｔ７〜ｔ８の間に回路モジュール１＿０に到達し、遅延回路４２による遅延を受けるが、アクナレッジ信号ａｃｋ１は、時刻ｔ７〜ｔ８の間に“Ｈ”に遷移している。この結果、Ｄフリップフロップ４３は、アクナレッジ信号ａｃｋ１ｄを時刻ｔ８でラッチし、Ｄフリップフロップ４４は、アクナレッジ信号ａｃｋ１ｄを時刻ｔ９でラッチすることになる。

この場合、図４の例で示したように、検知信号ｓｙは、アクナレッジ信号ａｃｋ１ｄｚの立ち上がり遷移に同期して“Ｌ”となり、アクナレッジ信号ａｃｋ１ｄｚの立ち下がり遷移に同期して“Ｈ”となるので、セレクタ４７は、Ｄフリップフロップ４３が出力するアクナレッジ信号ａｃｋ１ｄｚを選択し、Ｄフリップフロップ４９は、セレクタ４７が出力するアクナレッジ信号ａｃｋ１ｄｚ（ａｃ１）を時刻ｔ１０でラッチし、アクナレッジ信号ａｃｋ１ｄｚ（ａ１）をアクナレッジ信号ａｃｋ１の受信信号として出力することになる。

他方、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３は、時刻ｔ６〜ｔ７の間に回路モジュール１＿０に到達している。この結果、Ｄフリップフロップ４５＿００ｘ〜４５＿６３ｘは、時刻ｔ７で、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３をラッチし、Ｄフリップフロップ４５＿００ｚ〜４５＿６３ｚは、時刻ｔ８で、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３をラッチすることになる。

そして、この場合、検知信号ｓｙは“Ｌ”となっているので、セレクタ４８＿００〜４８＿６３は、Ｄフリップフロップ４５＿００ｚ〜４５＿６３ｚが出力するデータ信号ｄａｔａ１＿００ｚ〜ｄａｔａ１＿６３ｚを選択し、Ｄフリップフロップ５０＿００〜５０＿６３は、セレクタ４８＿００〜４８＿６３が出力するデータ信号ｄａｔａ１＿００ｚ〜ｄａｔａ１＿６３ｚ（ｄａ１＿００〜ｄａ１＿６３）を時刻ｔ１０でラッチし、データ信号ｄａｔａ１＿００ｚ〜ｄａｔａ１＿６３ｚ（ｄ１＿００〜ｄ１＿６３）をデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３の受信信号として内部回路に転送することになる。

このように、アクナレッジ信号ａｃｋ１及びデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３が共に時刻ｔ７〜ｔ８の間に回路モジュール１＿０に到達し、アクナレッジ信号ａｃｋ１は、時刻ｔ８で、Ｄフリップフロップ４３によって先にラッチされ、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３は、時刻ｔ７で、Ｄフリップフロップ４５＿００ｘ〜４５＿６３ｘによって先にラッチされる場合には、時刻ｔ１０を転送開始時刻として、アクナレッジ信号ａｃｋ１ｄｚ（ａ１）及びデータ信号ｄａｔａ１＿００ｚ〜ｄａｔａ１＿６３ｚ（ｄ１＿００〜ｄ１＿６３）をサイクル同期させて内部回路に転送することができる。

次に、図８に示す第４動作例について説明する。図８に示す第４動作例では、アクナレッジ信号ａｃｋ１は、時刻ｔ７〜ｔ８の間に回路モジュール１＿０に到達し、遅延回路４２による遅延を受けるが、アクナレッジ信号ａｃｋ１ｄは、時刻ｔ７〜ｔ８の間に“Ｈ”に遷移している。この結果、図７に示す場合と同様に、Ｄフリップフロップ４３は、アクナレッジ信号ａｃｋ１ｄを時刻ｔ８で同期してラッチし、Ｄフリップフロップ４４は、アクナレッジ信号ａｃｋ１ｄを時刻ｔ９でラッチすることになる。

したがって、また、検知信号ｓｙは、アクナレッジ信号ａｃｋ１ｄｚの立ち上がり遷移に同期して“Ｌ”となり、アクナレッジ信号ａｃｋ１ｄｚの立ち下がり遷移に同期して“Ｈ”となるので、セレクタ４７はアクナレッジ信号ａｃｋ１ｄｚを選択し、Ｄフリップフロップ４９は、セレクタ４７が出力するアクナレッジ信号ａｃｋ１ｄｚ（ａｃ１）を時刻ｔ１０でラッチし、アクナレッジ信号ａｃｋ１ｄｚ（ａ１）をアクナレッジ信号ａｃｋ１の受信信号として出力することになる。

他方、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３は、時刻ｔ７〜ｔ８の間に回路モジュール１＿０に到達している。この結果、Ｄフリップフロップ４５＿００ｚ〜４５＿６３ｚは、時刻ｔ８で、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３をラッチし、Ｄフリップフロップ４５＿００ｘ〜４５＿６３ｘは、時刻ｔ９で、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３をラッチすることになる。

そして、この場合、検知信号ｓｙは“Ｌ”となっているので、セレクタ４８＿００〜４８＿６３は、Ｄフリップフロップ４５＿００ｚ〜４５＿６３ｚが出力するデータ信号ｄａｔａ１＿００ｚ〜ｄａｔａ１＿６３ｚを選択し、Ｄフリップフロップ５０＿００〜５０＿６３は、セレクタ４８＿００〜４８＿６３が出力するデータ信号ｄａｔａ１＿００ｚ〜ｄａｔａ１＿６３ｚ（ｄａ１＿００〜ｄａ１＿６３）を時刻ｔ１０でラッチし、データ信号ｄａｔａ１＿００ｚ〜ｄａｔａ１＿６３ｚ（ｄ１＿００〜ｄ１＿６３）をデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３の受信信号として内部回路に転送することになる。

このように、アクナレッジ信号ａｃｋ１及びデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３が共に時刻ｔ７〜ｔ８の間に回路モジュール１＿０に到達し、アクナレッジ信号ａｃｋ１は、時刻ｔ８で、Ｄフリップフロップ４４によって先にラッチされ、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３は、時刻ｔ８で、Ｄフリップフロップ４５＿００ｚ〜４５＿６３ｚによって先にラッチされる場合には、時刻ｔ１０を転送開始時刻として、アクナレッジ信号ａｃｋ１ｄｚ（ａ１）及びデータ信号ｄａｔａ１＿００ｚ〜ｄａｔａ１＿６３ｚ（ｄ１＿００〜ｄ１＿６３）をサイクル同期させて内部回路に転送することができる。

即ち、本発明の第１実施形態のデータ受信回路４０によれば、アクナレッジ信号ａｃｋ１ｄとデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３とが図７に示す関係にある場合であっても、図８に示す関係にある場合であっても、同一タイミングで受信データ信号ｄａｔａ１＿００ｚ〜ｄａｔａ１＿６３ｚを内部回路に転送することができる。

したがって、データ送受信の更なる高速化により、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３中に、アクナレッジ信号ａｃｋ１ｄをＤフリップフロップ４３が先にラッチする０.５サイクル前にＤフリップフロップ４５＿００ｘ〜４５＿６３ｘが先にラッチするデータ信号が含まれている場合であっても、アクナレッジ信号ａ１及び受信データ信号ｄ１＿００〜ｄ１＿６３の同期化を図ることができることになる。

即ち、本発明の第１実施形態のデータ受信回路４０においては、アクナレッジ信号ａｃｋ１ｄは、遅延回路４２により、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３中の最も遅れているデータ信号に対して位相が同一又は遅れているように制御されるので、Ｄフリップフロップ４３、４５＿００ｚ〜４５＿６３ｚからなる第１の取り込み回路及びＤフリップフロップ４４、４５＿００ｘ〜４５＿６３ｘからなる第２の取り込み回路のうち、アクナレッジ信号ａｃｋ１ｄを先に取り込んだ取り込み回路が出力するアクナレッジ信号及びデータ信号は同期されたものとなる。

ここで、Ｄフリップフロップ４３がアクナレッジ信号ａｃｋ１ｄを先にラッチした場合には、セレクタ４７、４８＿００〜４８＿６３は、Ｄフリップフロップ４３が出力するアクナレッジ信号ａｃｋ１ｄｚ及びＤフリップフロップ４５＿００ｚ〜４５＿６３ｚが出力するデータ信号ｄａｔａ１＿００ｚ〜ｄａｔａ１＿６３ｚを選択するように制御されるので、セレクタ４７、４８＿００〜４８＿６３が出力するアクナレッジ信号ａｃ１及びデータ信号ｄａ１＿００〜ｄａ１＿６３は同期されたものとなり、したがって、また、Ｄフリップフロップ４９、５０＿００〜５０＿６３が出力するアクナレッジ信号ａ１及びデータ信号ｄ１＿００〜ｄ１＿６３は同期されたものとなる。

これに対して、Ｄフリップフロップ４４がアクナレッジ信号ａｃｋ１ｄを先にラッチした場合には、セレクタ４７、４８＿００〜４８＿６３は、Ｄフリップフロップ４４が出力するアクナレッジ信号ａｃｋ１ｄｘ及びＤフリップフロップ４５＿００ｘ〜４５＿６３ｘが出力するデータ信号ｄａｔａ１＿００ｘ〜ｄａｔａ１＿６３ｘを選択するように制御されるので、セレクタ４７、４８＿００〜４８＿６３が出力するアクナレッジ信号ａｃ１及びデータ信号ｄａ１＿００〜ｄａ１＿６３は同期されたものとなり、したがって、また、Ｄフリップフロップ４９、５０＿００〜５０＿６３が出力するアクナレッジ信号ａ１及びデータ信号ｄ１＿００〜ｄ１＿６３は同期されたものとなる。

このようにして、アクナレッジ信号ａｃｋ１ｄとデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３とが図５に示す関係にある場合であっても、図６に示す関係にある場合であっても、同一タイミングでアクナレッジ信号ａｃｋ１ｄｘ及びデータ信号ｄａｔａ１＿００ｘ〜ｄａｔａ１＿６３ｘを内部回路に転送することができ、また、アクナレッジ信号ａｃｋ１ｄとデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３とが図７に示す関係にある場合であっても、図８に示す関係にある場合であっても、同一タイミングでアクナレッジ信号ａｃｋ１ｄｚ及びデータ信号ｄａｔａ１＿００ｚ〜ｄａｔａ１＿６３ｚを内部回路に転送することができる。

したがって、本発明の第１実施形態のデータ受信回路４０によれば、回路モジュール１＿０、１＿１間のデータ送受信の高速化に伴い、システムクロックｓｃｋ０、ｓｃｋ１間のスキューや、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３間のスキューが無視できないようになった場合であっても、受信アクナレッジ信号ａ１及び受信データ信号ｄ１＿００〜ｄ１＿６３の同期化を図ることができ、回路モジュール１＿０、１＿１間のデータ送受信の更なる高速化を図ることができる。例えば、データ１ビット当たりの送受信転送レートを２００Ｍｂｐｓ程度まで引き上げることができ、図２９に示す従来のデータ受信回路２５、３６を使用する場合に比較して２倍程度の高速化を図ることができる。

なお、本発明の第１実施形態のデータ受信回路４０では、Ｄフリップフロップ４９、５０＿００〜５０＿６３を設けているが、これらＤフリップフロップ４９、５０＿００〜５０＿６３が存在しなくとも、図５及び図６の例では、時刻ｔ８を転送開始時刻として、アクナレッジ信号ａｃｋ１ｄｘ（ａ１）とデータ信号ｄａｔａ１＿００ｘ〜ｄａｔａ１＿６３ｘ（ｄ１＿００〜ｄ１＿６３）をサイクル同期させて内部回路に転送することができ、図７及び図８の例では、時刻ｔ１０を転送開始時刻として、アクナレッジ信号ａｃｋ１ｄｘ（ａ１）とデータ信号ｄａｔａ１＿００ｘ〜ｄａｔａ１＿６３ｘ（ｄ１＿００〜ｄ１＿６３）をサイクル同期させて内部回路に転送することができるので、Ｄフリップフロップ４９、５０＿００〜５０＿６３を設けないようにしても良い。

（第２実施形態）
図９は本発明の第２実施形態のデータ受信回路７１を回路モジュール１＿０に搭載した状態を示す回路図である。本発明の第２実施形態のデータ受信回路７１は、図１に示す遅延回路４２の代わりに可変遅延回路７２を設けると共に、可変遅延回路７２の遅延値を制御する遅延値制御回路７３を設け、その他については、図１に示す本発明の第１実施形態のデータ受信回路４０と同様に構成したものである。本発明の第２実施形態のデータ受信回路７１は、回路モジュール１＿１にも搭載される。

図１０は可変遅延回路７２の構成を示す回路図である。図１０中、７５は遅延値をＴａ［ｓｅｃ］とするバッファ、７６は遅延値を２×Ｔａ［ｓｅｃ］とするバッファ、７７は遅延値を４×Ｔａ［ｓｅｃ］とするバッファ、７８は遅延値を８×Ｔａ［ｓｅｃ］とするバッファである。

７９は遅延値制御回路７３が出力するインクリメンタルパルスＩＮＣ１をカウントしてカウント値ｃ３（最上位ビット）、ｃ２、ｃ１、ｃ０（最下位ビット）を出力するインクリメンタルカウンタ（１６進カウンタ）である。

８０はアクナレッジ信号ａｃｋ１又はバッファ７５の出力を選択するセレクタであり、カウント値ｃ０が選択制御信号として与えられ、カウント値ｃ０＝“０”の場合には、アクナレッジ信号ａｃｋ１を選択し、カウント値ｃ０＝“１”の場合には、バッファ７５の出力を選択するものである。

８１はセレクタ８０の出力又はバッファ７６の出力を選択するセレクタであり、カウント値ｃ１が選択制御信号として与えられ、カウント値ｃ１＝“０”の場合には、セレクタ８０の出力を選択し、カウント値ｃ１＝“１”の場合には、バッファ７６の出力を選択するものである。

８２はセレクタ８１の出力又はバッファ７７の出力を選択するセレクタであり、カウント値ｃ２が選択制御信号として与えられ、カウント値ｃ２＝“０”の場合には、セレクタ８１の出力を選択し、カウント値ｃ２＝“１”の場合には、バッファ７７の出力を選択するものである。

８３はセレクタ８２の出力又はバッファ７８の出力を選択するセレクタであり、カウント値ｃ３が選択制御信号として与えられ、カウント値ｃ３＝“０”の場合には、セレクタ８２の出力を選択し、カウント値ｃ３＝“１”の場合には、バッファ７８の出力を選択するものである。

図１１は可変遅延回路７２の機能を示す表図であり、遅延値制御回路７３が出力するインクリメンタルパルスＩＮＣ１の合計数と、インクリメンタルカウンタ７９のカウント値ｃ３、ｃ２、ｃ１、ｃ０と、可変遅延回路７２の遅延値との関係を示している。即ち、可変遅延回路７２は、遅延値制御回路７３が出力するインクリメンタルパルスＩＮＣ１を入力する度にインクリメンタルカウンタ７９のカウント値ｃ３、ｃ２、ｃ１、ｃ０をインクリメントさせて遅延値を変化させるというものであり、遅延値の初期値を０［ｓｅｃ］とし、可変範囲を０〜１５Ｔａ［ｓｅｃ］とするものである。

図１２は遅延値制御回路７３の構成を示す回路図である。図１２中、８５はＤフリップフロップ５０＿００〜５０＿６３が出力するデータ信号ｄ１＿００〜ｄ１＿６３が期待値と一致するか否かを判定して判定信号ｊｕｄｇｅを出力するデータ期待値判定部である。

８６はＤフリップフロップ４９が出力するアクナレッジ信号ａ１と遅延値設定モード信号とをＡＮＤ処理するＡＮＤ回路、８７はＡＮＤ回路８６の出力ｐ１をデータ期待値判定部８５から判定結果が出るまで遅延するデータ期待値判定待ち遅延部である。

８８はパルス発生部であり、８９〜９１はデータ期待値判定待ち遅延部８７の出力ｐ２を反転遅延する反転遅延回路を構成するインバータ、９２はデータ期待値判定待ち遅延部８７の出力ｐ２とインバータ９１の出力ｐ３とをＡＮＤ処理するＡＮＤ回路である。９３はＡＮＤ回路９２の出力ｐ４とデータ期待値判定部８５が出力する判定信号ｊｕｄｇｅとをＡＮＤ処理してインクリメンタルパルスＩＮＣ１を出力するＡＮＤ回路である。

図１３はデータ期待値判定部８５の動作真理値を示す表図である。即ち、データ期待値判定部８５は、データ信号ｄ１＿００〜ｄ１＿６３が全て“Ｈ”又は“Ｌ”の場合には、判定信号ｊｕｄｇｅのレベル＝“Ｌ”とし、データ信号ｄ１＿００〜ｄ１＿６３のうち、いずれか１ビットでも他のビットとレベルが異なる場合には、判定信号ｊｕｄｇｅのレベル＝“Ｈ”とするものである。

図１４は遅延値制御回路７３の通常動作モード時の動作、図１５は遅延値制御回路７３の遅延値設定モード時の動作の一部分を示す波形図であり、（Ａ）はＤフリップフロップ４９が出力するアクナレッジ信号ａ１、（Ｂ）はＤフリップフロップ５０＿００〜５０＿６３が出力するデータ信号ｄ１＿００〜ｄ１＿６３、（Ｃ）はデータ期待値判定部８５が出力する判定信号ｊｕｄｇｅ、（Ｄ）は遅延値設定モード信号、（Ｅ）はＡＮＤ回路８６の出力ｐ１、（Ｆ）はデータ期待値判定待ち遅延部８７の出力ｐ２、（Ｇ）はインバータ９１の出力ｐ３、（Ｈ）はＡＮＤ回路９２の出力ｐ４、（Ｉ）はＡＮＤ回路９３の出力（インクリメンタルパルスＩＮＣ１）を示している。

図１４に示すように、通常動作モード時には、遅延値設定モード信号のレベル＝“Ｌ”に固定される。この結果、ＡＮＤ回路８６の出力ｐ１のレベル＝“Ｌ”、データ期待値判定待ち遅延部８７の出力ｐ２のレベル＝“Ｌ”、インバータ９１の出力ｐ３のレベル＝“Ｈ”、ＡＮＤ回路９２の出力ｐ４のレベル＝“Ｌ”、ＡＮＤ回路９３の出力のレベル＝“Ｌ”に固定され、インクリメンタルパルスＩＮＣ１が発生されることはない。

他方、遅延値設定モード時には、回路モジュール１＿１から遅延値設定用のデータ信号として全て“Ｌ”（又は“Ｈ”）のデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３が送信されて可変遅延回路７２の遅延値が調整され、その後、回路モジュール１＿１から遅延値設定用のデータ信号として全て“Ｈ”（又は“Ｌ”）のデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３が送信されて可変遅延回路７２の遅延値が調整されるが、図１５では、回路モジュール１＿１から全て“Ｈ”のデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３が送信されて可変遅延回路７２の遅延値が調整される場合の一例を示している。

図１５に示すように、遅延値設定モード時には、遅延値設定モード信号のレベルは“Ｈ”に固定されるが、この結果、例えば、時刻ｔ１１で、アクナレッジ信号ａ１が“Ｈ”に立ち上がると、ＡＮＤ回路８６の出力ｐ１が“Ｈ”に立ち上がり、データ期待値判定待ち遅延部８７の遅延時間経過後、データ期待値判定待ち遅延部８７の出力ｐ２が“Ｈ”に立ち上がり、更に、インバータ８９〜９１の合計遅延時間経過後、インバータ９１の出力ｐ３が“Ｌ”に立ち下がる。これにより、ＡＮＤ回路９２からパルス９５が発生する。

この場合において、回路モジュール１＿１が遅延値設定用のデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３として全て“Ｈ”のデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３を送信した場合、データ期待値判定部８５に入力するデータ信号ｄ１＿００〜ｄ１＿６３のいずれか１ビットだけでも“Ｌ”の場合には、判定信号ｊｕｄｇｅのレベル＝“Ｈ”となるので、ＡＮＤ回路９２が出力したパルス９５がＡＮＤ回路９３からインクリメンタルパルスＩＮＣ１として出力される。

その後、時刻ｔ１２で、アクナレッジ信号ａ１が“Ｌ”に立ち下がると、ＡＮＤ回路８６の出力ｐ１は“Ｌ”に立ち下がり、データ期待値判定待ち遅延部８７の出力ｐ２は“Ｌ”に立ち下がり、インバータ９１の出力ｐ３は“Ｈ”に立ち上がる。

その後、時刻ｔ１３で、アクナレッジ信号ａ１が“Ｈ”に立ち上がると、ＡＮＤ回路８６の出力ｐ１が“Ｈ”に立ち上がり、データ期待値判定待ち遅延部８７の遅延時間経過後、データ期待値判定待ち遅延部８７の出力ｐ２が“Ｈ”に立ち上がり、更に、インバータ８９〜９１の合計遅延時間経過後、インバータ９１の出力ｐ３が“Ｌ”に立ち下がる。これにより、ＡＮＤ回路９２からパルス９７が発生する。

この場合において、回路モジュール１＿１が遅延値設定用のデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３として全て“Ｈ”のデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３を送信した場合、データ期待値判定部８５に入力するデータ信号ｄ１＿００〜ｄ１＿６３の全てが“Ｈ”の場合、即ち、データ信号ｄ１＿００〜ｄ１＿６３の同期化に成功した場合には、判定信号ｊｕｄｇｅのレベル＝“Ｌ”となるので、ＡＮＤ回路９２が出力したパルス９７がＡＮＤ回路９３からインクリメンタルパルスＩＮＣ１として出力されることはない。

その後、時刻ｔ１４で、アクナレッジ信号ａ１が“Ｌ”に立ち下がると、ＡＮＤ回路８６の出力ｐ１は“Ｌ”に立ち下がり、データ期待値判定待ち遅延部８７の出力ｐ２は“Ｌ”に立ち下がり、インバータ９１の出力ｐ３は“Ｌ”から“Ｈ”に立ち上がる。

図１６は可変遅延回路７２の遅延値設定手順を示すフローチャートである。可変遅延回路７２の遅延値設定モード時には、まず、遅延値設定モード信号が“Ｈ”とされる（ステップＮ１）。次に、回路モジュール１＿１は、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３を全て“Ｌ”にリセットし（ステップＮ２）、次のサイクルで、アクナレッジ信号ａｃｋ１及びデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３を送信する（ステップＮ３）。

回路モジュール１＿０は、回路モジュール１＿１から送信された全てが“Ｌ”のデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３を受信し、遅延値制御回路７３においてデータ期待値判定を行い（ステップＮ４）、Ｄフリップフロップ５０＿００〜５０＿６３が出力するデータ信号ｄ１＿００〜ｄ１＿６３が全て“Ｌ”でない場合には、遅延値制御回路７３からインクリメンタルパルスＩＮＣ１を発生させて可変遅延回路７２の遅延値をインクリメントし（ステップＮ５）、ステップＮ２に戻る。

そして、全て“Ｌ”のデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３の受信に成功すると、即ち、全て“Ｌ”のデータ信号ｄ１＿００〜ｄ１＿６３の同期化に成功すると、回路モジュール１＿１は、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３を全て“Ｈ”にリセットし（ステップＮ６）、次のサイクルで、アクナレッジ信号ａｃｋ１及びデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３を送信する（ステップＮ７）。

回路モジュール１＿０は、回路モジュール１＿１から送信された全て“Ｈ”のデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３を受信し、遅延値制御回路７３においてデータ期待値判定を行い（ステップＮ８）、Ｄフリップフロップ５０＿００〜５０＿６３が出力するデータ信号ｄ１＿００〜ｄ１＿６３が全て“Ｈ”でない場合には、遅延値制御回路７３からインクリメンタルパルスを発生させて可変遅延回路７２の遅延値をインクリメントし（ステップＮ９）、ステップＮ６に戻る。そして、全て“Ｈ”のデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３の受信に成功すると、即ち、全て“Ｈ”のデータ信号ｄ１＿００〜ｄ１＿６３の同期化に成功すると、可変遅延回路７２の遅延値設定を終了する。

本発明の第２実施形態のデータ受信回路７１は、本発明の第１実施形態のデータ受信回路４０が備える遅延回路４２の代わりに可変遅延回路７２を設けると共に、可変遅延回路７２の遅延値を制御する遅延値制御回路７３を設け、その他については、本発明の第１実施形態のデータ受信回路４０と同様に構成したものであるから、本発明の第２実施形態のデータ受信回路７１によれば、本発明の第１実施形態のデータ受信回路と同様に、回路モジュール１＿０、１＿１間のデータ送受信の高速化に伴い、システムクロックｓｃｋ０、ｓｃｋ１間のスキューや、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３間のスキューが無視できないようになった場合でも、受信データ信号の同期化を図ることができ、回路モジュール１＿０、１＿１間のデータ送受信の更なる高速化を図ることができる。

また、本発明の第２実施形態のデータ受信回路７１においては、遅延値制御回路７３により、可変遅延回路７２が出力するアクナレッジ信号ａｃｋ１ｄの位相がデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３中の最も遅れているデータ信号に対して同一又は遅れているようにするために必要な可変遅延回路７２の遅延値を自動設定することができる。

したがって、システムクロックｓｃｋ０、ｓｃｋ１間のスキュー及びデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３中の最も早く出力されるデータ信号（位相が最も進んでいるデータ信号）と最も遅く出力されるデータ信号（位相が最も遅れているデータ信号）間のスキューを計算する必要がなく、データ受信回路の設計の容易化を図ることができる。

図１７は本発明の第２実施形態のデータ受信回路７１が有する問題点を説明するための波形図である。（Ａ）は回路モジュール１＿０内のシステムクロックｓｃｋ０、（Ｂ）は回路モジュール１＿０内の反転システムクロックｓｃｋ０ｘを示している。

また、（Ｃ）は回路モジュール１＿０に到達したアクナレッジ信号ａｃｋ１、（Ｄ）は可変遅延回路７２が出力するアクナレッジ信号ａｃｋ１ｄ、（Ｅ）はＤフリップフロップ４４が出力するアクナレッジ信号ａｃｋ１ｄｘ、（Ｆ）はＤフリップフロップ４３が出力するアクナレッジ信号ａｃｋ１ｄｚ、（Ｇ）は検知回路４６が出力する検知信号ｓｙ、（Ｈ）はセレクタ４７が出力するアクナレッジ信号ａｃ１、（Ｉ）はＤフリップフロップ４９が出力するアクナレッジ信号ａ１を示している。

また、（Ｊ）は回路モジュール１＿０に到達したデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３、（Ｋ）はＤフリップフロップ４５＿００ｚ〜４５＿６３ｚが出力するデータ信号ｄａｔａ１＿００ｚ〜ｄａｔａ１＿６３ｚ、（Ｌ）はＤフリップフロップ４５＿００ｘ〜４５＿６３ｘが出力するデータ信号ｄａｔａ１＿００ｘ〜ｄａｔａ１＿６３ｘ、（Ｍ）はセレクタ４８＿００〜４８＿６３が出力するデータ信号ｄａ１＿００〜ｄａ１＿６３、（Ｎ）はＤフリップフロップ５０＿００〜５０＿６３が出力するデータ信号ｄ１＿００〜ｄ１＿６３を示している。

回路モジュール１＿０、１＿１間のデータ送受信の更なる高速化により、クロックサイクルタイムが短くなってくると、例えば、図１７に示すように、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３中の一番早いデータ信号が、時刻ｔ１６で、Ｄフリップフロップ４５＿００ｚ〜４５＿６３ｚによって先にラッチされる場合において、アクナレッジ信号ａｃｋ１ｄが、その０.５サイクル後に、時刻ｔ１７でＤフリップフロップ４４によって先にラッチできない場合が出てくる。

この場合、アクナレッジ信号ａｃｋ１ｄは、更に０.５サイクル後、時刻ｔ１８で、システムクロックｓｃｋ０の立ち上がりを待って、初めてＤフリップフロップ４３によってラッチされることになるので、図１７（Ｉ）、（Ｎ）に示すように、回路モジュール１＿０内で先頭データｂ０とアクナレッジ信号ａ１の間に１サイクルのデータずれが生じ、アクナレッジ信号ａ１及びデータ信号ｄ１＿００〜ｄ１＿６３の同期化ができなくなってしまうことになる。このような問題点を解消したものが本発明の第３実施形態のデータ受信回路である。

（第３実施形態）
図１８は本発明の第３実施形態のデータ受信回路９５を回路モジュール１＿０に搭載した状態を示す回路図である。本発明の第３実施形態のデータ受信回路９５は、システムクロックｓｃｋ０を遅延する可変遅延回路９６と、可変遅延回路９６の遅延値を制御する遅延値制御回路９７と、可変遅延回路９６が出力する遅延システムクロックｓｃｋｄ０を反転して反転遅延システムクロックｓｃｋｄ０ｘを出力するインバータ９８を設けている。

そして、遅延システムクロックｓｃｋｄ０をＤフリップフロップ４３、４５＿００ｚ〜４５＿６３ｚ、４９、５０＿００〜５０＿６３に供給し、反転遅延システムクロックｓｃｋｄ０ｘをＤフリップフロップ４４、４５＿００ｘ〜４５＿６３ｘに供給するようにし、その他については、本発明の第２実施形態のデータ受信回路７１と同様に構成している。なお、本発明の第３実施形態のデータ受信回路９５は、回路モジュール１＿１にも搭載される。

図１９は可変遅延回路９６の構成を示す回路図である。図１９中、１００は遅延値をＴｂ［ｓｅｃ］とするバッファ、１０１は遅延値を２×Ｔｂ［ｓｅｃ］とするバッファ、１０２は遅延値を４×Ｔｂ［ｓｅｃ］とするバッファ、１０３は遅延値を８×Ｔｂ［ｓｅｃ］とするバッファである。

１０４は遅延値制御回路９７が出力するインクリメンタルパルスＩＮＣ２をカウントしてカウント値ｅ３（最上位ビット）、ｅ２、ｅ１、ｅ０（最下位ビット）を出力するインクリメンタルカウンタ（１６進カウンタ）である。

１０５はシステムクロックｓｃｋ０又はバッファ１００の出力を選択するセレクタであり、カウント値ｅ０が選択制御信号として与えられ、カウント値ｅ０＝“０”の場合には、システムクロックｓｃｋ０を選択し、カウント値ｅ０＝“１”の場合には、バッファ１００の出力を選択するものである。

１０６はセレクタ１０５の出力又はバッファ１０１の出力を選択するセレクタであり、カウント値ｅ１が選択制御信号として与えられ、カウント値ｅ１＝“０”の場合には、セレクタ１０５の出力を選択し、カウント値ｅ１＝“１”の場合には、バッファ１０１の出力を選択するものである。

１０７はセレクタ１０６の出力又はバッファ１０２の出力を選択するセレクタであり、カウント値ｅ２が選択制御信号として与えられ、カウント値ｅ２＝“０”の場合には、セレクタ１０６の出力を選択し、カウント値ｅ２＝“１”の場合には、バッファ１０２の出力を選択するものである。

１０８はセレクタ１０７の出力又はバッファ１０３の出力を選択するセレクタであり、カウント値ｅ３が選択制御信号として与えられ、カウント値ｅ３＝“０”の場合には、セレクタ１０７の出力を選択し、カウント値ｅ３＝“１”の場合には、バッファ１０３の出力を選択するものである。

図２０は可変遅延回路９６の機能を示す表図であり、遅延値制御回路９７が出力するインクリメンタルパルスＩＮＣ２の合計数と、インクリメンタルカウンタ１０４のカウント値ｅ３、ｅ２、ｅ１、ｅ０と、可変遅延回路９６の遅延値との関係を示している。即ち、可変遅延回路９６は、遅延値制御回路９７が出力するインクリメンタルパルスＩＮＣ２を入力する度にインクリメンタルカウンタ１０４のカウント値ｅ３、ｅ２、ｅ１、ｅ０をインクリメントさせて遅延値を変化させるというものであり、遅延値の初期値を０［ｓｅｃ］とし、可変範囲を０〜１５Ｔｂ［ｓｅｃ］とするものである。

図２１は遅延値制御回路９７の構成を示す回路図である。図２１中、１１０〜１１２は遅延値制御回路７３が出力するカウント値ｃ３を反転遅延する反転遅延回路を構成するインバータ、１１３はカウント値ｃ３とインバータ１１２の出力ｑ１とをＮＯＲ処理してインクリメンタルパルスＩＮＣ２を出力するＮＯＲ回路である。

図２２は遅延値制御回路９７の動作を示す波形図であり、（Ａ）は遅延値制御回路７３が出力するインクリメンタルパルスＩＮＣ１、（Ｂ）は可変遅延回路７２のインクリメンタルカウンタ７９のカウント値ｃ０〜ｃ３、（Ｃ）は遅延値制御回路９７のインバータ１１２の出力ｑ１、（Ｄ）は遅延値制御回路９７が出力するインクリメンタルパルスＩＮＣ２、（Ｅ）は可変遅延回路９６のインクリメンタルカウンタ１０４のカウント値ｅ０を示している。

即ち、遅延値制御回路９７は、可変遅延回路７２のインクリメンタルカウンタ７９が出力するカウント値ｃ３入力し、このカウント値ｃ３が“１”から“０”に変化するごとにインクリメンタルパルスＩＮＣ２を出力するものである。

図２３は本発明の第３実施形態のデータ受信回路９５における可変遅延回路７２、９６の遅延値設定手順を示すフローチャートである。即ち、可変遅延回路７２、９６の遅延値設定モード時には、まず、遅延値設定モード信号が“Ｈ”とされる（ステップＷ１）。次に、回路モジュール１＿１は、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３を全て“Ｌ”にリセットし（ステップＷ２）、次のサイクルで、アクナレッジ信号ａｃｋ１及びデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３を送信する（ステップＷ３）。

回路モジュール１＿０は、回路モジュール１＿１から送信された全て“Ｌ”のデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３を受信し、遅延値制御回路７３においてデータ期待値判定を行い（ステップＷ４）、Ｄフリップフロップ５０＿００〜５０＿６３が出力するデータ信号ｄ１＿００〜ｄ１＿６３が全て“Ｌ”でない場合には、遅延値制御回路７３からインクリメンタルパルスＩＮＣ１を発生させて可変遅延回路７２の遅延値をインクリメントする（ステップＷ５）。

次に、インクリメンタルカウンタ７９のカウント値ｃ３ｃ２ｃ１ｃ０が“００００”に戻ったか否かを判断し（ステップＷ６）、戻っていない場合、即ち、カウント値ｃ３ｃ２ｃ１ｃ０が“０００１”〜“１１１１”のいずれかの場合には、ステップＷ２に戻る。これに対して、カウント値ｃ３ｃ２ｃ１ｃ０が“００００”に戻った場合には、遅延値制御回路９７からインクリメンタルパルスＩＮＣ２を発生させて可変遅延回路９６の遅延値をインクリメントし（ステップＷ７）、ステップＷ２に戻る。

そして、回路モジュール１＿０が全て“Ｌ”のデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３の受信に成功すると、即ち、全て“Ｌ”のデータ信号ｄ１＿００〜ｄ１＿６３の同期化に成功すると、回路モジュール１＿１は、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３を全て“Ｈ”にリセットし（ステップＷ８）、次のサイクルで、アクナレッジ信号ａｃｋ１及びデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３を送信する（ステップＷ９）。

回路モジュール１＿０は、回路モジュール１＿１から送信された全て“Ｈ”のデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３を受信し、遅延値制御回路７３においてデータ期待値判定を行い（ステップＷ１０）、Ｄフリップフロップ５０＿００〜５０＿６３が出力するデータ信号ｄ１＿００〜ｄ１＿６３が全て“Ｈ”ではない場合、遅延値制御回路７３からインクリメンタルパルスＩＮＣ１を発生させて可変遅延回路７２の遅延値をインクリメントする（ステップＷ１１）。

次に、インクリメンタルカウンタ７９のカウント値ｃ３ｃ２ｃ１ｃ０が“００００”に戻ったか否かを判断し（ステップＷ１１）、戻っていない場合、即ち、カウント値ｃ３ｃ２ｃ１ｃ０が“０００１”〜“１１１１”のいずれかの場合には、ステップＷ８に戻る。これに対して、カウント値ｃ３ｃ２ｃ１ｃ０が“００００”に戻った場合には、遅延値制御回路９７からインクリメンタルパルスＩＮＣ２を発生させて可変遅延回路９６の遅延値をインクリメントし（ステップＷ１３）、ステップＷ８に戻る。

そして、回路モジュール１＿０が全て“Ｈ”のデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３の受信に成功すると、即ち、全て“Ｈ”のデータ信号ｄ１＿００〜ｄ１＿６３の同期化に成功すると、可変遅延回路７２、９６の遅延値設定を終了する。

即ち、本発明の第３実施形態のデータ受信回路９５では、可変遅延回路７２の遅延値の調整でアクナレッジ信号ａ１及び受信データ信号ｄ１＿００〜ｄ１＿６３の同期化に成功すれば、可変遅延回路９６の遅延値は初期値のままにされるが、可変遅延回路７２の遅延値の調整でアクナレッジ信号ａ１及び受信データ信号ｄ１＿００〜ｄ１＿６３の同期化に成功しなければ、可変遅延回路９６の遅延値が調整される。

図２４は本発明の第３実施形態のデータ受信回路９５の動作例を示す波形図であり、図１７に示す状態が回避されることを示している。（Ａ）は回路モジュール１＿０内のシステムクロックｓｃｋ０、（Ｂ）は回路モジュール１＿０内の遅延システムクロックｓｃｋｄ０、（Ｃ）は反転遅延システムクロックｓｃｋｄ０ｘを示している。

また、（Ｄ）は回路モジュール１＿０に到達したアクナレッジ信号ａｃｋ１、（Ｅ）は可変遅延回路７２が出力するアクナレッジ信号ａｃｋ１ｄ、（Ｆ）はＤフリップフロップ４４が出力するアクナレッジ信号ａｃｋ１ｄｘ、（Ｇ）はＤフリップフロップ４３が出力するアクナレッジ信号ａｃｋ１ｄｚ、（Ｈ）は検知回路４６が出力する検知信号ｓｙ、（Ｉ）はセレクタ４７が出力するアクナレッジ信号ａｃ１、（Ｊ）はＤフリップフロップ４９が出力するアクナレッジ信号ａ１を示している。

また、（Ｋ）は回路モジュール１＿０に到達したデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３、（Ｌ）はＤフリップフロップ４５＿００ｚ〜４５＿６３ｚが出力するデータ信号ｄａｔａ１＿００ｚ〜ｄａｔａ１＿６３ｚ、（Ｍ）はＤフリップフロップ４５＿００ｘ〜４５＿６３ｘが出力するデータ信号ｄａｔａ１＿００ｘ〜ｄａｔａ１＿６３ｘ、（Ｎ）はセレクタ４８＿００〜４８＿６３が出力するデータ信号ｄａ１＿００〜ｄａ１＿６３、（Ｏ）はＤフリップフロップ５０＿００〜５０＿６３が出力するデータ信号ｄ１＿００〜ｄ１＿６３を示している。

本発明の第３実施形態のデータ受信回路９５によれば、可変遅延回路９６により、遅延システムクロックｓｃｋｄ０及び反転遅延システムクロックｓｃｋｄ０ｘの遅延値を調整することができるので、データ送受信の更なる高速化によりクロックサイクルタイムが短くなり、例えば、図１７に示すように、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３中の一番早いデータ信号が、時刻ｔ１６で、Ｄフリップフロップ４５＿００ｚ〜４５＿００ｚによって先にラッチされる場合において、アクナレッジ信号ａｃｋ１ｄが、その０.５サイクル後に、時刻ｔ１７で、Ｄフリップフロップ４４によって先にラッチできない場合が生じ、受信データ信号の同期化を図ることができない場合があるという本発明の第２実施形態のデータ受信回路７１が有する問題点を解決することができる。

即ち、可変遅延回路９６の遅延値を調整し、図２４（Ｂ）、（Ｃ）に示すように、遅延システムクロックｓｃｋｄ０及び反転遅延システムクロックｓｃｋｄ０ｘの遅延値を調整する場合には、Ｄフリップフロップ４４は、アクナレッジ信号ａｃｋ１ｄを時刻ｔ１７´でラッチし、Ｄフリップフロップ４３は、アクナレッジ信号ａｃｋ１ｄを時刻ｔ１８´でラッチすることができるようになる。

この場合、図３の例で示したように、検知信号ｓｙは“Ｈ”を維持するので、セレクタ４７は、Ｄフリップフロップ４４が出力するアクナレッジ信号ａｃｋ１ｄｘを選択し、Ｄフリップフロップ４９は、セレクタ４７が出力するアクナレッジ信号ａｃｋ１ｄｘ（ａｃ１）を時刻ｔ１８´でラッチし、アクナレッジ信号ａｃｋ１ｄｘ（ａ１）をアクナレッジ信号ａｃｋ１の受信信号として出力することになる。

他方、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３は、時刻ｔ１５〜ｔ１６間に回路モジュール１＿０に到達している。この結果、Ｄフリップフロップ４５＿００ｚ〜４５＿６３ｚは、時刻ｔ１６´で、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３をラッチし、Ｄフリップフロップ４５＿００ｘ〜４５＿６３ｘは、時刻ｔ１７´で、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３をラッチすることになる。

そして、検知信号ｓｙは“Ｈ”となっているので、セレクタ４８＿００〜４８＿６３は、Ｄフリップフロップ４５＿００ｘ〜４５＿６３ｘが出力するデータ信号ｄａｔａ１＿００ｘ〜ｄａｔａ１＿６３ｘを選択し、Ｄフリップフロップ５０＿００〜５０＿６３は、セレクタ４８＿００〜４８＿６３が出力するデータ信号ｄａｔａ１＿００ｘ〜ｄａｔａ１＿６３ｘ（ｄａ１＿００〜ｄａ１＿６３）を時刻ｔ１８´でラッチし、データ信号ｄａｔａ１＿００ｘ〜ｄａｔａ１＿６３ｘ（ｄ１＿００〜ｄ１＿６３）をデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３の受信信号として内部回路に転送することになる。

このように、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３は、時刻ｔ１５〜ｔ１６の間に回路モジュール１＿０に到達し、時刻ｔ１６´で、Ｄフリップフロップ４５＿００ｚ〜４５＿６３ｚによって先にラッチされ、また、アクナレッジ信号ａｃｋ１は、時刻ｔ１６〜ｔ１７の間に回路モジュール１＿０に到達している場合であっても、アクナレッジ信号ａｃｋ１ｄを時刻ｔ１７´でＤフリップフロップ４４によって先にラッチするように可変遅延回路９６の遅延値を調整する場合には、時刻ｔ１８´を転送開始時刻として、アクナレッジ信号ａｃｋ１ｄｘ（ａ１）及びデータ信号ｄａｔａ１＿００ｘ〜ｄａｔａ１＿６３ｘ（ｄ１＿００〜ｄ１＿６３）をサイクル同期させて内部回路に転送することができることになる。

本発明の第３実施形態のデータ受信回路９５は、可変遅延回路９６、遅延値制御回路９７及びインバータ９８を設け、その他については、本発明の第２実施形態のデータ受信回路７１と同様に構成したものであるから、本発明の第３実施形態のデータ受信回路９５によれば、本発明の第２実施形態のデータ受信回路７１と同様に、回路モジュール１＿０、１＿１間のデータ送受信の高速化に伴い、システムクロックｓｃｋ０、ｓｃｋ１間のスキューや、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３間のスキューが無視できないようになった場合でも、受信データ信号の同期化を図ることができ、回路モジュール１＿０、１＿１間のデータ送受信の更なる高速化を図ることができる。

また、本発明の第３実施形態のデータ受信回路９５においては、本発明の第２実施形態のデータ受信回路７１と同様に、遅延値制御回路７３により、可変遅延回路７２が出力するアクナレッジ信号ａｃｋ１ｄの位相がデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３中の最も遅れているデータ信号に対して同一又は遅れているようにするために必要な可変遅延回路７２の遅延値を自動設定することができる。

したがって、システムクロックｓｃｋ０、ｓｃｋ１間のスキュー及びデータ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３中の最も早く出力されるデータ信号（位相が最も進んでいるデータ信号）と最も遅く出力されるデータ信号（位相が最も遅れているデータ信号）間のスキューを計算する必要がなく、データ受信回路の設計の容易化を図ることができる。

更に、可変遅延回路９６、遅延値制御回路９７及びインバータ９８を設けているので、回路モジュール１＿０、１＿１間のデータ送受信の更なる高速化により、クロックサイクルタイムが短くなり、例えば、図１７に示すように、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３中の一番早いデータ信号がＤフリップフロップ４５＿００ｚ〜４５＿６３ｚによって先にラッチされる場合において、アクナレッジ信号ａｃｋ１ｄが、その０.５サイクル後にＤフリップフロップ４４によって先にラッチできない場合であっても、アクナレッジ信号ａ１及びデータ信号ｄ１＿００〜ｄ１＿６３の同期化を図ることができる。この特徴により、データ送受信の高速化を本発明の第２実施形態のデータ受信回路７１を用いる場合の２倍とすることができる。

なお、図１、図９、図１８に示す回路モジュールでは、リクエスト信号ｒｅｑ０用の出力端子と、アクナレッジ信号ａｃｋ０用の出力端子と、データ信号ｄａｔａ０＿００〜ｄａｔａ０＿６３用の出力端子と、リクエスト信号ｒｅｑ１用の入力端子と、アクナレッジ信号ａｃｋ１用の入力端子と、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３用の入力端子を設けるようにしているが、これら出力端子及び入力端子の代わりに、入出力端子を設けるようにしても良い。図２５、図２６、図２７は、このようにした場合の一部分を示している。

図２５、図２６、図２７において、１１５はアクナレッジ信号ａｃｋ０、ａｃｋ１用の入出力端子、１１６＿００はデータ信号ｄａｔａ０＿００、ｄａｔａ１＿００用の入出力端子を示しており、リクエスト信号ｒｅｑ０、ｒｅｑ１用の入出力端子、アクナレッジ信号ａｃｋ０、ａｃｋ１用の入出力端子、データ信号ｄａｔａ０＿０１、ｄａｔａ１＿０１用の入出力端子〜データ信号ｄａｔａ０＿６３、ｄａｔａ１＿６３用の入出力端子は、図示を省略している。１１７、１１８＿００は入力バッファ、１１９、１２０＿００は出力バッファ、１２１、１２２、１２３＿００、１２４＿００はＤフリップフロップである。

ここで、本発明のデータ受信回路を整理すると、本発明のデータ受信回路には、少なくとも、以下のデータ受信回路が含まれる。

（付記１）並列送信された複数のデータ信号及び該複数のデータ信号の認識に必要なアクナレッジ信号を受信するデータ受信回路であって、前記アクナレッジ信号を遅延して、前記複数のデータ信号中の最も遅れているデータ信号に対して位相が同一又は遅れている遅延アクナレッジ信号を出力する遅延回路と、前記遅延アクナレッジ信号及び前記複数のデータ信号を第１のクロックで取り込む第１の取り込み回路と、前記遅延アクナレッジ信号及び前記複数のデータ信号を前記第１のクロックと逆相の第２のクロックで取り込む第２の取り込み回路を有し、前記第１、第２の取り込み回路のうち、前記遅延アクナレッジ信号を先に取り込んだ取り込み回路が出力するアクナレッジ信号及び複数のデータ信号を有効信号として扱うことを特徴とするデータ受信回路。

（付記２）前記第１、第２の取り込み回路が出力するアクナレッジ信号を入力し、前記第１、第２の取り込み回路のどちらが、前記遅延回路が出力するアクナレッジ信号を先に取り込んだかを検知する検知回路と、該検知回路に制御され、前記第１の取り込み回路が出力するアクナレッジ信号及び複数のデータ信号又は前記第２の取り込み回路が出力するアクナレッジ信号及び複数のデータ信号を選択する選択回路を有することを特徴とする付記１記載のデータ受信回路。

（付記３）前記選択回路が出力するアクナレッジ信号及び複数のデータ信号を前記第１のクロックで取り込む第３の取り込み回路を有することを特徴とする付記２記載のデータ受信回路。

（付記４）前記遅延回路は、可変遅延回路であり、前記遅延回路の遅延値を制御する遅延値制御回路を有することを特徴とする付記１、２又は３記載のデータ受信回路。

（付記５）前記遅延値制御回路は、前記遅延回路の遅延値を制御する遅延値制御信号として第１のインクリメンタルパルスを出力し、前記遅延回路は、前記第１のインクリメンタルパルスの数をカウントする第１のインクリメンタルカウンタと、該第１のインクリメンタルカウンタの出力により遅延値が制御される第１の可変遅延部を有することを特徴とする付記４記載のデータ受信回路。

（付記６）前記遅延値制御回路は、前記遅延回路の遅延値設定モード時に、受信した遅延値設定用の複数のデータ信号の同期化が正常になるまで、前記遅延値設定用の複数のデータ信号を受信するごとに、前記第１のインクリメンタルパルスを出力することを特徴とする付記５記載のデータ受信回路。

（付記７）前記第１のクロックを送信側の送信用クロックよりも位相が遅れているクロックとするクロック遅延回路を有することを特徴とする付記４、５又は６記載のデータ受信回路。

（付記８）前記クロック遅延回路は、可変遅延回路であり、前記クロック遅延回路の遅延値を制御するクロック遅延値制御回路を有することを特徴とする付記７記載のデータ受信回路。

（付記９）前記クロック遅延値制御回路は、前記クロック遅延回路の遅延値を制御する遅延値制御信号として第２のインクリメンタルパルスを出力し、前記クロック遅延回路は、前記第２のインクリメンタルパルスの数をカウントする第２のインクリメンタルカウンタと、該第２のインクリメンタルカウンタの出力により遅延値を制御される第２の可変遅延部を有することを特徴とする付記８記載のデータ受信回路。

（付記１０）前記クロック遅延値制御回路は、前記遅延回路の遅延値設定モード時に、受信した遅延値設定用の複数のデータ信号の同期化が前記遅延回路の遅延値の調整により正常にならない場合に、前記クロック遅延回路の遅延値を初期値以外の値に調整することを特徴とする付記９記載のデータ受信回路。

本発明の第１実施形態のデータ受信回路を回路モジュールに搭載した状態を示す回路図である。 本発明の第１実施形態のデータ受信回路が備える検知回路の構成を示す回路図である。 本発明の第１実施形態のデータ受信回路が備える検知回路の第１動作例を示す波形図である。 本発明の第１実施形態のデータ受信回路が備える検知回路の第２動作例を示す波形図である。 本発明の第１実施形態のデータ受信回路の第１動作例を示す波形図である。 本発明の第１実施形態のデータ受信回路の第２動作例を示す波形図である。 本発明の第１実施形態のデータ受信回路の第３動作例を示す波形図である。 本発明の第１実施形態のデータ受信回路の第４動作例を示す波形図である。 本発明の第２実施形態のデータ受信回路を回路モジュールに搭載した状態を示す回路図である。 本発明の第２実施形態のデータ受信回路が備えるアクナレッジ信号遅延用の可変遅延回路の構成を示す回路図である。 本発明の第２実施形態のデータ受信回路が備えるアクナレッジ信号遅延用の可変遅延回路の機能を示す表図である。 本発明の第２実施形態のデータ受信回路が備えるアクナレッジ信号遅延用の可変遅延回路を制御する遅延値制御回路の構成を示す回路図である。 本発明の第２実施形態のデータ受信回路が備えるアクナレッジ信号遅延用の可変遅延回路を制御する遅延値制御回路内のデータ期待値判定部の動作真理値を示す表図である。 本発明の第２実施形態のデータ受信回路が備えるアクナレッジ信号遅延用の可変遅延回路を制御する遅延値制御回路の通常動作モード時の動作を示す波形図である。 本発明の第２実施形態のデータ受信回路が備えるアクナレッジ信号遅延用の可変遅延回路を制御する遅延値制御回路の遅延値設定モード時の動作の一部分を示す波形図である。 本発明の第２実施形態のデータ受信回路におけるアクナレッジ信号遅延用の可変遅延回路の遅延値設定手順を示すフローチャートである。 本発明の第２実施形態のデータ受信回路が有する問題点を説明するための波形図である。 本発明の第３実施形態のデータ受信回路を回路モジュールに搭載した状態を示す回路図である。 本発明の第３実施形態のデータ受信回路が備えるシステムクロック遅延用の可変遅延回路の構成を示す回路図である。 本発明の第３実施形態のデータ受信回路が備えるシステムクロック遅延用の可変遅延回路の機能を示す表図である。 本発明の第３実施形態のデータ受信回路が備えるシステムクロック遅延用の可変遅延回路を制御する遅延値制御回路の構成を示す表図である。 本発明の第３実施形態のデータ受信回路が備えるシステムクロック遅延用の可変遅延回路の遅延値を制御する遅延値制御回路の動作を示す波形図である。 本発明の第３実施形態のデータ受信回路における可変遅延回路の遅延値設定手順を示すフローチャートである。 本発明の第３実施形態のデータ受信回路の動作例を示す波形図である。 本発明の第１実施形態のデータ受信回路を搭載する回路モジュールに入出力端子を設ける例を示す回路図である。 本発明の第２実施形態のデータ受信回路を搭載する回路モジュールに入出力端子を設ける例を示す回路図である。 本発明の第３実施形態のデータ受信回路を搭載する回路モジュールに入出力端子を設ける例を示す回路図である。 データの送受信を行うコモンクロック同期型の回路モジュールの接続例を示す回路図である。 図２８に示す回路モジュールの内部回路の一部分の従来構成例を示す回路図である。 図２９に示す回路モジュール間のデータ送受信動作例を示す波形図である。 図２９に示すデータ受信回路がデータ送受信の更なる高速化に対して有している問題点を説明するための波形図である。

符号の説明

１＿０、１＿１…回路モジュール
２…バス
３、４、５＿００、５＿６３…出力端子
６、７、８、９＿００、９＿６３…入力端子
１０、１１、１２＿００、１２＿６３…出力端子
１３、１４、１５、１６＿００、１６＿６３…入力端子
１８…システムクロック生成回路
１９…ＰＬＬブロック
２０…フィードバック遅延回路
２１…データ送信回路
２２、２３、２４＿００…Ｄフリップフロップ
２５…データ受信回路
２６、２７、２８＿００…Ｄフリップフロップ
２９…システムクロック生成回路
３０…ＰＬＬブロック
３１…フィードバック遅延回路
３２…データ送信回路
３３、３４、３５＿００…Ｄフリップフロップ
３６…データ受信回路
３７、３８、３９＿００…Ｄフリップフロップ
４１…本発明の第１実施形態のデータ受信回路
４２…遅延回路
４３、４４…Ｄフリップフロップ
４５＿００ｚ、４５＿００ｘ、４５＿６３ｚ、４５＿６３ｘ…Ｄフリップフロップ
４６…検知回路
４７、４８＿００、４８＿６３…セレクタ
４９、５０＿００、５０＿６３…Ｄフリップフロップ
５２、５３…入力バッファ
５４…伝送ゲート
５５…ＰチャネルＭＯＳトランジスタ
５６…ＮチャネルＭＯＳトランジスタ
５７…伝送ゲート制御回路
５８…ＡＮＤ回路
５９〜６１…ＮＯＲ回路
６２…ラッチ部
６３、６４…インバータ
６５…ノード
６６…遷移検出部
６７、６８…インバータ
６９…出力バッファ
７１…本発明の第２実施形態のデータ受信回路
７２…可変遅延回路
７３…遅延値制御回路
７５〜７８…バッファ
７９…インクリメンタルカウンタ
８０〜８３…セレクタ
８５…データ期待値判定部
８６…ＡＮＤ回路
８７…データ期待値判定待ち遅延部
８８…パルス発生部
８９〜９１…インバータ
９２、９３…ＡＮＤ回路
９６…可変遅延回路
９７…遅延値制御回路
９８…インバータ
１００〜１０３…バッファ
１０４…インクリメンタルカウンタ
１０５〜１０８…セレクタ
１１０〜１１２…インバータ
１１３…ＮＯＲ回路
１１５、１１６＿００…入出力端子
１１７、１１８＿００…入力バッファ
１１９、１２０＿００…出力バッファ
１２１、１２２、１２３＿００、１２４＿００…Ｄフリップフロップ

Claims (5)

1. 並列送信された複数のデータ信号及び該複数のデータ信号の認識に必要なアクナレッジ信号を受信するデータ受信回路であって、
   前記アクナレッジ信号を遅延して、前記複数のデータ信号中の最も遅れているデータ信号に対して位相が同一又は遅れている遅延アクナレッジ信号を出力する遅延回路と、
   前記遅延アクナレッジ信号及び前記複数のデータ信号を第１のクロックで取り込む第１の取り込み回路と、
   前記遅延アクナレッジ信号及び前記複数のデータ信号を前記第１のクロックと逆相の第２のクロックで取り込む第２の取り込み回路を有し、
   前記第１、第２の取り込み回路のうち、前記遅延アクナレッジ信号を先に取り込んだ取り込み回路が出力するアクナレッジ信号及び複数のデータ信号を有効信号として扱うことを特徴とするデータ受信回路。
2. 前記第１、第２の取り込み回路が出力するアクナレッジ信号を入力し、前記第１、第２の取り込み回路のどちらが、前記遅延回路が出力するアクナレッジ信号を先に取り込んだかを検知する検知回路と、
   該検知回路に制御され、前記第１の取り込み回路が出力するアクナレッジ信号及び複数のデータ信号又は前記第２の取り込み回路が出力するアクナレッジ信号及び複数のデータ信号を選択する選択回路を有することを特徴とする請求項１記載のデータ受信回路。
3. 前記遅延回路は、可変遅延回路であり、
   前記遅延回路の遅延値を制御する遅延値制御回路を有することを特徴とする請求項１又は２記載のデータ受信回路。
4. 前記遅延値制御回路は、前記遅延回路の遅延値を制御する遅延値制御信号としてインクリメンタルパルスを出力し、
   前記遅延回路は、前記インクリメンタルパルスの数をカウントするインクリメンタルカウンタと、該インクリメンタルカウンタの出力により遅延値が制御される可変遅延部を有することを特徴とする請求項３記載のデータ受信回路。
5. 前記第１のクロックを送信側の送信用クロックよりも位相が遅れているクロックとするクロック遅延回路を有することを特徴とする請求項３又は４記載のデータ受信回路。
   
   

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