JP2016506080A - トランジスタ構造およびその製造方法 - Google Patents
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Abstract
Description
本開示は、トランジスタ構造、具体的には、例えば金属酸化物半導体電界効果トランジスタ(MOSFET)などのトランジスタ構造、およびこのようなトランジスタ構造を製造する方法に関する。
[背景]
金属酸化物半導体電界効果トランジスタ(MOSFET)はよく知られている。具体的には、パワーMOSFETは、商品化されており、電力システムで広く使用されることが期待されている。例えば炭化ケイ素(SiC)上のパワーMOSFETなどの従来のMOSFET構造については、デバイスの接合型電界効果(JFET)領域の中央のゲート酸化物における高電界の存在が、想定される問題の1つとなっている。JFET領域は、一般的に、N型ドーパントを含み得るN型ドリフト層の活性部分であり、2つのP型ウェルの間、または1つのP型ウェルの内部に位置している。JFET領域は、ゲート電圧を印加することにより、P型ウェルの表面に上がってくるチャネル領域と接触する領域を指すことがある。JFET領域は、N+ソース領域、チャネル領域、N型ドリフト領域、基板、およびドレイン電極との、電子の導電経路を構成する。(動作最大値に近い)高いバイアスがドレインに印加され、ゲートが接地電位近くに保持された動作条件下では、高電界がちょうどJFET領域の上に位置しているゲート酸化物内に生成される。界面材料およびゲート酸化物の欠陥は、ドレインが高い正のバイアス下に置かれる長期の遮断動作中にゲート酸化物不良を引き起こす可能性がある。また、従来のMOSFETでは、ドレインが高い正のバイアス下に置かれる長期の遮断状態の間に、想定されるホットキャリア注入が起きる可能性がある。
[概要]
本開示は、深い凹状のP+接合(または凹状P+ウェル)を有するトランジスタデバイスに関する。1つの好ましい実施形態では、トランジスタデバイスは、MOSFETデバイス、さらにより好ましくは、炭化ケイ素(SiC)MOSFETデバイスである。ただし、トランジスタデバイスは、より一般的には、トランジスタ(例えば、パワーMOSFET、二重区別電界効果トランジスタ(DMOSFET)、トレンチゲート金属酸化物半導体電界効果トランジスタ(UMOSFET)、絶縁ゲートバイポーラトランジスタ(IGBT)等)を有するあらゆるタイプのデバイスであってもよい。
以下に記載の実施形態は、当業者が実施形態を実施するのを可能にするために必要な情報を提示するとともに、実施形態を実施する最良の形態を説明している。添付の図面に照らして以下の説明を読むことで、当業者は、本開示の概念を理解し、本明細書で特に扱われていないこれらの概念の応用を認識するであろう。これらの概念および応用は、本開示および添付の特許請求の範囲内にあることが理解されるであろう。
図1は、ゲート酸化物界面で電界を低減させていないMOSFETデバイス10を示す。図1では、MOSFETデバイス10は、従来のDMOSFETである。従来のDMOSFET10は、半導体本体20上に配置されたソース12、ゲート14、およびドレイン16を含み、ゲート14は、ゲート領域を絶縁する酸化物18の上にある。DMOSFET10は、約0.5ミクロンの深さに半導体本体20に注入され、適切なレベルにドープされたP+型ウェル22を含んでいる。一実施形態では、ドーパントレベルは、約5×1018cm−3から5×1020cm−3の間であってもよいが、他のドーパントレベルを用いてもよい。一実施形態における例えば約5×1019cm−3(ただし、他のドーパントレベルを用いてもよい)などのように、適切なレベルにドープされたN+ソース領域24が、P+型ウェル22に隣接し、P+型ウェル22と埋め込みチャネル26との間に位置している。埋め込みチャネル26は、活性領域、すなわちJFET領域、の間で、ソース領域24、P+型ウェル22、および半導体本体20の部分にわたっている。JFET領域は、一般的に、N型ドーパントを含むことができ、2つのN型ウェルの間、またはP型ウェル型の内部に配置されているN型ドリフト層の活性部分である。JFET領域は、ゲート電圧を印加することにより、P型ウェルの表面に上がってくるチャネル領域と接触する領域を指してもよい。JFET領域は、N+ソース領域、チャネル領域、N型ドリフト領域、基板、およびドレイン電極との、電子の導電経路を構成している。DMOSFET10の埋め込みチャネル26、JFET領域28、支持ドリフト領域30は、適切なレベルにドープされる。一実施形態では、埋め込みチャネル26は、約1×1016cm−3から1×1017cm−3の間でドープされていてもよく、JFET領域28は、約2×1016cm−3から5×1016cm−3の間でドープされていてもよく、支持ドリフト領域30は、約2×1014cm−3から5×1016cm−3の間でドープされていてもよいが、他のドーパントレベルを使用してもよい。
Claims (44)
- トランジスタデバイスであって、前記トランジスタデバイスの上面上にゲートおよびソースを備え、前記トランジスタデバイスは、少なくとも1つのドープウェル領域をさらに備え、前記少なくとも1つのドープウェル領域は、前記トランジスタデバイス内のソース領域の導電型とは異なる第1導電型を有し、前記少なくとも1つのドープウェル領域は、前記ゲート上のゲート酸化物上の電界を低減させるのに十分な深さだけ、前記トランジスタデバイスの前記上面から凹んでいる、トランジスタデバイス。
- 請求項1に記載のトランジスタデバイスであって、
前記トランジスタデバイスの本体は、炭化ケイ素を含む、トランジスタデバイス。 - 請求項1に記載のトランジスタデバイスであって、
前記少なくとも1つのドープウェル領域は、P+注入接合である、トランジスタデバイス。 - 請求項1に記載のトランジスタデバイスであって、
前記少なくとも1つのドープウェル領域は、前記トランジスタデバイスのソースコンタクト領域内にある、トランジスタデバイス。 - 請求項1に記載のトランジスタデバイスであって、
前記トランジスタデバイスは、終端領域を有していない、トランジスタデバイス。 - 請求項1に記載のトランジスタデバイスであって、
前記トランジスタデバイスは、少なくとも1つの終端構造を含む終端領域をさらに備え、前記少なくとも1つのドープウェル領域は、前記終端構造よりも深く凹んだP+注入接合である、トランジスタデバイス。 - 請求項1に記載のトランジスタデバイスであって、
前記深さは、終端デバイスの代わりに、前記トランジスタデバイスの活性領域内全体にアバランシェパスを発生させるのに十分である、トランジスタデバイス。 - 請求項1に記載のトランジスタデバイスであって、
前記深さは、おおよそ約0.7ミクロンからおおよそ約1.5ミクロンである、トランジスタデバイス。 - 請求項1に記載のトランジスタデバイスであって、
前記深さは、おおよそ約0.7ミクロンからおおよそ約0.9ミクロンである、トランジスタデバイス。 - 請求項1に記載のトランジスタデバイスであって、
前記深さは、おおよそ約0.9ミクロンからおおよそ約1.1ミクロンである、トランジスタデバイス。 - 請求項1に記載のトランジスタデバイスであって、
前記深さは、おおよそ約1.1ミクロンからおおよそ約1.3ミクロンである、トランジスタデバイス。 - 請求項1に記載のトランジスタデバイスであって、
前記トランジスタデバイスは、MOSFETである、トランジスタデバイス。 - 請求項1に記載のトランジスタデバイスであって、
前記トランジスタデバイスは、絶縁ゲートバイポーラトランジスタである、トランジスタデバイス。 - 請求項1に記載のトランジスタデバイスであって、
前記トランジスタデバイスは、金属酸化物半導体制御サイリスタである、トランジスタデバイス。 - 請求項1に記載のトランジスタデバイスであって、
前記第1導電型は、P+であり、前記第2導電型は、N+である、トランジスタデバイス。 - 少なくとも1つの側壁および上面を備えるトランジスタデバイスであって、ゲートおよびソースが、前記上面上に少なくとも部分的に配置され、
前記トランジスタデバイスは、
第1導電型の少なくとも1つのソース領域と、
前記少なくとも1つのソース領域に隣接する第2導電型の少なくとも1つのウェル領域であって、前記少なくとも1つのウェル領域は、前記トランジスタデバイスの前記上面から所定の深さに凹んでいる、少なくとも1つのウェル領域と
を備え、
前記トランジスタデバイスの前記上面および前記側壁の少なくとも一部は、前記上面から測定される凹部の深さにエッチングにより除去される、トランジスタデバイス。 - 請求項16に記載のトランジスタデバイスであって、
前記トランジスタデバイスの本体は、炭化ケイ素を含む、トランジスタデバイス。 - 請求項16に記載のトランジスタデバイスであって、
前記少なくとも1つのウェル領域は、P+注入接合である、トランジスタデバイス。 - 請求項16に記載のトランジスタデバイスであって、
前記少なくとも1つのソース領域の少なくとも一部は、エッチングにより除去されている、トランジスタデバイス。 - 請求項16に記載のトランジスタデバイスであって、
前記少なくとも1つのウェル領域の少なくとも一部は、エッチングにより除去されている、トランジスタデバイス。 - 請求項16に記載のトランジスタデバイスであって、
前記トランジスタデバイスは、終端領域を有していない、トランジスタデバイス。 - 請求項16に記載のトランジスタデバイスであって、
前記凹部の深さは、終端デバイスの代わりに、前記トランジスタデバイスの活性領域内全体にアバランシェパスを発生させるのに十分である、トランジスタデバイス。 - 請求項16に記載のトランジスタデバイスであって、
前記トランジスタデバイスは、前記ゲート上にゲート酸化物をさらに備え、前記凹部の深さは、前記ゲート酸化物上の電界を低減させるのに十分である、トランジスタデバイス。 - 請求項16に記載のトランジスタデバイスであって、
前記凹部の深さは、おおよそ約0.2ミクロンからおおよそ約1.0ミクロンである、トランジスタデバイス。 - 請求項16に記載のトランジスタデバイスであって、
前記凹部の深さは、おおよそ約0.2ミクロンからおおよそ約0.4ミクロンである、トランジスタデバイス。 - 請求項16に記載のトランジスタデバイスであって、
前記凹部の深さは、おおよそ約0.4ミクロンからおおよそ約0.6ミクロンである、トランジスタデバイス。 - 請求項16に記載のトランジスタデバイスであって、
前記深さは、おおよそ約0.6ミクロンからおおよそ約0.8ミクロンである、トランジスタデバイス。 - 請求項16に記載のトランジスタデバイスであって、
前記トランジスタデバイスは、MOSFETである、トランジスタデバイス。 - 請求項16に記載のトランジスタデバイスであって、
前記トランジスタデバイスは、絶縁ゲートバイポーラトランジスタである、トランジスタデバイス。 - 請求項16に記載のトランジスタデバイスであって、
前記トランジスタデバイスは、金属酸化物半導体制御サイリスタである、トランジスタデバイス。 - 請求項16に記載のトランジスタデバイスであって、
前記少なくとも1つのソース領域は、N+ソース領域であり、前記少なくとも1つのウェル領域は、P+ウェル領域である、トランジスタデバイス。 - 請求項16に記載のトランジスタデバイスであって、
前記トランジスタデバイスの前記上面および前記側壁の少なくとも一部が、凹部の深さにエッチングされて除去されるときに、大きなオーミックコンタクト領域が前記ソース領域の領域に形成される、トランジスタデバイス。 - 少なくとも1つの側壁および上面を有するトランジスタデバイスを形成する方法であって、
前記上面上にゲートおよびソースを設けることと、
第1導電型の少なくとも1つのソース領域を設けることと、
前記少なくとも1つのソース領域に隣接する第2導電型の少なくとも1つのウェル領域を設けることであって、前記少なくとも1つのウェル領域が前記トランジスタデバイスの前記上面から所定の深さに凹んでいる、第2導電型の少なくとも1つのウェル領域を設けることと、
前記上面から測定した凹部の深さに前記トランジスタデバイスの前記上面および前記側壁の少なくとも一部をエッチングすることと
を備える、方法。 - 請求項33に記載の方法であって、
前記トランジスタデバイスの本体は、炭化ケイ素を含む、方法。 - 請求項33に記載の方法であって、
前記少なくとも1つのウェル領域を設けることは、P+注入接合を注入することを備える、方法。 - 請求項33に記載の方法であって、
前記少なくとも1つのソース領域の少なくとも一部をエッチングにより除去することをさらに備える、方法。 - 請求項33に記載の方法であって、
前記少なくとも1つのウェル領域の少なくとも一部をエッチングにより除去することをさらに備える、方法。 - 請求項33に記載の方法であって、
前記方法は、終了領域を形成することを含まない、方法。 - 請求項33に記載の方法であって、
前記深さは、終端デバイスの代わりに、前記トランジスタデバイスの活性領域内全体にアバランシェパスを発生させるのに十分である、方法。 - 請求項33に記載の方法であって、
前記トランジスタデバイスは、前記ゲート上にゲート酸化物をさらに備え、前記深さは、前記ゲート酸化物上の電界を低減させるのに十分である、方法。 - 請求項33に記載の方法であって、
前記深さは、おおよそ約0.2ミクロンからおおよそ約1.0ミクロンである、方法。 - 請求項33に記載の方法であって、
前記深さは、おおよそ約0.2ミクロンからおおよそ約0.4ミクロンである、方法。 - 請求項33に記載の方法であって、
前記深さは、おおよそ約0.4ミクロンからおおよそ約0.6ミクロンである、方法。 - 請求項33に記載の方法であって、
前記深さは、おおよそ約0.6ミクロンからおおよそ約0.8ミクロンである、方法。
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