JP3637052B2 - SiC−MISFET及びその製造方法 - Google Patents
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Description
まず、ウェル領域よりも高濃度の不純物を含む部分高濃度注入層をドリフト層内に設けた本発明の第1の実施形態に係る蓄積型SiC−MISFETについて説明する。
図3は、第1の実施形態の変形例に係る蓄積型SiC−MISFETの構造を示す断面図である。この変形例では、部分高濃度注入層7Bがn型ドリフト層2c内においてウェル領域3には接していない。他の部分の構造は、第1の実施形態と同様である。この変形例においても、第1の実施形態と同様に、オン動作におけるドレイン電流を低下させることなく、ゲート電極13とウェル領域3との間に印加される電圧が0Vの状態ではドレイン電流が流れない、ノーマリーオフ型の蓄積型SiC−MISFETが得られる。
次に、ウェル領域よりも高濃度の不純物を含む部分高濃度注入層をウェル領域内に設けた本発明の第2の実施形態に係る蓄積型SiC−MISFETについて説明する。
図5は、第2の実施形態の変形例に係る蓄積型SiC−MISFETの構造を示す断面図である。この変形例では、ウェル領域3内に2つの部分高濃度注入層7Dが設けられている。他の部分の構造は、第2の実施形態と同様である。この変形例においても、第2の実施形態と同様に、オン動作におけるドレイン電流を低下させることなく、ゲート電極13とウェル領域3との間に印加される電圧が0Vの状態ではドレイン電流が流れない、ノーマリーオフ型の蓄積型SiC−MISFETが得られる。
次に、ウェル領域よりも高濃度の不純物を含む部分高濃度注入層をウェル領域内に設けた本発明の第3の実施形態に係る蓄積型SiC−MISFETについて説明する。
次に、ウェル領域よりも高濃度の不純物を含む部分高濃度注入層をウェル領域内に設けた本発明の第4の実施形態に係る横型MISFETである,蓄積型SiC−MISFETについて説明する。
また、上記各実施形態においては蓄積型SiC−MISFETがnチャネル型MISFETである場合について説明したが、本発明の蓄積型SiC−MISFETがpチャネル型MISFETであっても、上記各実施形態と同じ効果を発揮することができる。
2 n型エピタキシャル成長層
3 ウェル領域
4 ソース領域
5 ゲート絶縁膜
6 SiCチャネル層
7 部分高濃度注入層
9 高濃度コンタクト層
11 ソース電極
12 ドレイン電極
13 ゲート電極
Claims (12)
- 第1導電型不純物を含む本体部を有するSiC体と、
上記SiC体内において上記本体部を除く部分に第2導電型不純物を導入して形成されたウェル領域と、
上記SiC体内において上記ウェル領域及びSiC体の本体部に跨って設けられた第1導電型不純物を含むチャネル層と、
上記チャネル層の上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜の上に形成されたゲート電極と、
上記SiC体内において上記チャネル層に隣接する領域に、上記ウェル領域に接するように設けられた第1導電型不純物を含むソース領域と、
上記SiC体内において上記本体部を挟んで上記ソース領域に対向する領域に設けられたドレイン領域と、
上記SiC体における上記チャネル下方に位置する部分に、上記ウェル領域よりも高濃度の第2導電型不純物を注入して設けられた部分高濃度注入層と
を備えているSiC−MISFET。 - 請求項1記載のSiC−MISFETにおいて、
上記ゲート電極と上記ウェル領域との間に印加される電圧が0Vの状態において、上記部分高濃度注入層によって形成される空乏層が上記ゲート絶縁膜にまで達している,SiC−MISFET。 - 請求項1又は2記載のSiC−MISFETにおいて、
上記部分高濃度注入層の少なくとも下面は、上記本体部に囲まれていて、
上記部分高濃度注入層と上記ウェル領域との間隔は、上記部分高濃度注入層のゲート長方向の寸法よりも小さい,SiC−MISFET。 - 請求項1又は2記載のSiC−MISFETにおいて、
上記部分高濃度注入層は、上記ウェル領域に囲まれている,SiC−MISFET。 - 請求項4記載のSiC−MISFETにおいて、
上記ウェル領域よりも高濃度の第2導電型不純物を含み、上記部分高濃度注入層につながる高濃度コンタクト層をさらに備え、
上記高濃度コンタクト層は、上記ソース領域を囲むように形成されており、
上記部分高濃度注入層は、上記高濃度コンタクト層と共通のイオン注入工程により形成されたものである,SiC−MISFET。 - 請求項1〜5のうちいずれか1つに記載のSiC−MISFETにおいて、
上記部分高濃度注入層のゲート長方向の寸法は、上記チャネル層のゲート長方向の寸法の1/10以下である,SiC−MISFET。 - 請求項1〜6のうちいずれか1つに記載のSiC−MISFETにおいて、
上記部分高濃度注入層の深さ方向の寸法は、上記チャネル層の深さ方向の寸法よりも大きい,SiC−MISFET。 - 請求項1〜6のうちいずれか1つに記載のSiC−MISFETにおいて、
上記部分高濃度注入層の不純物濃度が、上記ウェル領域の不純物濃度に比べて10倍以上高い,SiC−MISFET。 - 請求項1〜8のうちいずれか1つに記載のSiC−MISFETにおいて、
上記ドレイン領域は、上記SiC体の最下部に設けられており、縦型MISFETである,SiC−MISFET。 - 請求項1〜8のうちいずれか1つに記載のSiC−MISFETにおいて、
上記ドレイン領域は、上記SiC体の上記チャネル層につながる表面部に設けられており、横型MISFETである,SiC−MISFET。 - 第1導電型不純物を含むSiC体下部層の本体部を除く部分に第2導電型不純物を注入してウェル領域を形成する工程(a)と、
上記工程(a)の後又はその前に、上記本体部に上記ウェル領域よりも高濃度の第2導電型不純物を注入して、部分高濃度注入層を形成する工程(b)と、
上記SiC体の本体部,ウェル領域及び上記部分高濃度注入層の上に、第1導電型不純物を含むチャネル層を有するSiC体上部層をエピタキシャル成長させる工程(c)と、
上記SiC上部層の一部に第1導電型不純物を注入して、ソース領域を形成する工程(d)と、
上記チャネル層の上にゲート絶縁膜を形成する工程(e)と、
上記ゲート絶縁膜の上にゲート電極を形成する工程(f)と
を備えているSiC−MISFETの製造方法。 - 請求項11記載のSiC−MISFETの製造方法において、
上記工程(b)では、上記ソース領域を形成しようとする領域を包含する開口を設けた注入マスクを用いて、第2導電型不純物を注入することにより、上記ソース領域と接するように上記部分高濃度注入層を形成する,SiC−MISFETの製造方法。
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