JP5574923B2 - 半導体装置およびその製造方法 - Google Patents
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Description
また、本発明の別の態様に関する半導体装置は、第1導電型の半導体基板と、前記半導体基板上に形成され、表面に凸部を有する第1導電型のエピタキシャル層と、前記凸部を挟んで、前記エピタキシャル層表面に形成された第2導電型のウェル領域と、前記ウェル領域表面において選択的に形成された、第1導電型のソース領域と、少なくとも前記凸部および前記ウェル領域表面を覆って形成されたゲート絶縁膜と、前記凸部に対応する前記ゲート絶縁膜上に形成された、ゲート電極とを備え、前記ゲート絶縁膜は、前記凸部上面に対応する領域の厚さが、他の領域の厚さよりも厚く、前記凸部上面と前記ゲート絶縁膜との間に、半絶縁性領域をさらに備える。
また、本発明の別の態様に関する半導体装置の製造方法は、(a)第1導電型の半導体基板上に、表面に凸部を有する第1導電型のエピタキシャル層を形成する工程と、(b)前記凸部を挟んで、前記エピタキシャル層表面に第2導電型のウェル領域を形成する工程と、(c)前記ウェル領域表面において、第1導電型のソース領域を選択的に形成する工程と、(d)少なくとも前記凸部および前記ウェル領域表面を覆って、ゲート絶縁膜を形成する工程と、(e)前記凸部に対応する前記ゲート絶縁膜上に、ゲート電極を形成する工程とを備え、前記工程(d)は、前記ゲート絶縁膜を、前記凸部上面に対応する領域の厚さが他の領域の厚さよりも厚くなるように形成する工程であり、(f)前記工程(d)の前に、前記凸部上面と前記ゲート絶縁膜との間に、半絶縁性領域を形成する工程をさらに備える。
また、本発明の別の態様に関する半導体装置によれば、第1導電型の半導体基板と、前記半導体基板上に形成され、表面に凸部を有する第1導電型のエピタキシャル層と、前記凸部を挟んで、前記エピタキシャル層表面に形成された第2導電型のウェル領域と、前記ウェル領域表面において選択的に形成された、第1導電型のソース領域と、少なくとも前記凸部および前記ウェル領域表面を覆って形成されたゲート絶縁膜と、前記凸部に対応する前記ゲート絶縁膜上に形成された、ゲート電極とを備え、前記ゲート絶縁膜は、前記凸部上面に対応する領域の厚さが、他の領域の厚さよりも厚く、前記凸部上面と前記ゲート絶縁膜との間に、半絶縁性領域をさらに備えることにより、JFET領域のゲート絶縁膜にかかる電界をより抑えることができ、ゲート容量も低減できる。
また、本発明の別の態様に関する半導体装置の製造方法によれば、(a)第1導電型の半導体基板上に、表面に凸部を有する第1導電型のエピタキシャル層を形成する工程と、(b)前記凸部を挟んで、前記エピタキシャル層表面に第2導電型のウェル領域を形成する工程と、(c)前記ウェル領域表面において、第1導電型のソース領域を選択的に形成する工程と、(d)少なくとも前記凸部および前記ウェル領域表面を覆って、ゲート絶縁膜を形成する工程と、(e)前記凸部に対応する前記ゲート絶縁膜上に、ゲート電極を形成する工程とを備え、前記工程(d)は、前記ゲート絶縁膜を、前記凸部上面に対応する領域の厚さが他の領域の厚さよりも厚くなるように形成する工程であり、(f)前記工程(d)の前に、前記凸部上面と前記ゲート絶縁膜との間に、半絶縁性領域を形成する工程をさらに備えることにより、JFET領域のゲート絶縁膜にかかる電界をより抑えることができ、ゲート容量も低減できる。
まず、本発明にかかる半導体装置の前提となる技術について説明する。
図1に示すのは、実施の形態1にかかる半導体装置の構造断面図である。ゲート絶縁膜6は、エピタキシャル層2の凸部の上面に対応する領域が、他の領域より厚く形成されていることが望ましい。
図5〜12に本実施の形態1に係る半導体装置の製造方法を示す。なお、以下では、半導体基板の一例としてワイドバンドギャップ半導体としてSiC基板を用いる。
本発明にかかる実施の形態1によれば、半導体装置において、第1導電型の半導体基板1と、半導体基板1上に形成され、表面に凸部を有する第1導電型のエピタキシャル層23と、凸部を挟んで、エピタキシャル層23表面に形成された第2導電型のウェル領域3と、ウェル領域3表面において選択的に形成された、第1導電型のソース領域4と、少なくとも凸部およびウェル領域3表面を覆って形成されたゲート絶縁膜6と、凸部に対応するゲート絶縁膜6上に形成された、ゲート電極7とを備え、ゲート絶縁膜6は、凸部上面に対応する領域の厚さが、他の領域の厚さよりも厚いことで、JFET領域のゲート絶縁膜6が厚くなり、MOSFETのオフ時にゲート絶縁膜6にかかる電界を抑え、かつ、ゲート容量を低減することができる。
<B−1.構成>
図18に示すのは、実施の形態2にかかる半導体装置の構造断面図である。図1に示した構造に加えて、凸部上面とゲート絶縁膜6との間に、第2導電型領域27あるいは半絶縁性領域28を形成する。
図19〜21に、実施の形態2にかかる半導体装置の第1の製造方法を示す。基本フローは、実施の形態1の図5〜12に示す製造方法と同様であるので、異なる工程を詳細に説明する。
本発明にかかる実施の形態2によれば、半導体装置において、凸部上面とゲート絶縁膜6との間に、第2導電型領域27をさらに備えることで、JFET領域の空乏層が広がりやすくなり、JFET領域のゲート絶縁膜6にかかる電界をより抑えることができ、ゲート容量も低減できる。
Claims (10)
- 第1導電型の半導体基板と、
前記半導体基板上に形成され、表面に凸部を有する第1導電型のエピタキシャル層と、
前記凸部を挟んで、前記エピタキシャル層表面に形成された第2導電型のウェル領域と、
前記ウェル領域表面において選択的に形成された、第1導電型のソース領域と、
少なくとも前記凸部および前記ウェル領域表面を覆って形成されたゲート絶縁膜と、
前記凸部に対応する前記ゲート絶縁膜上に形成された、ゲート電極とを備え、
前記ゲート絶縁膜は、前記凸部上面に対応する領域の厚さが、他の領域の厚さよりも厚く、
前記エピタキシャル層は、前記凸部における上方の領域が、その下方の領域よりも低濃度であり、
前記凸部における前記上方の領域と前記下方の領域との境界は、前記ウェル領域表面より下方、かつ、前記ソース領域底面より上方に規定される、
半導体装置。 - 第1導電型の半導体基板と、
前記半導体基板上に形成され、表面に凸部を有する第1導電型のエピタキシャル層と、
前記凸部を挟んで、前記エピタキシャル層表面に形成された第2導電型のウェル領域と、
前記ウェル領域表面において選択的に形成された、第1導電型のソース領域と、
少なくとも前記凸部および前記ウェル領域表面を覆って形成されたゲート絶縁膜と、
前記凸部に対応する前記ゲート絶縁膜上に形成された、ゲート電極とを備え、
前記ゲート絶縁膜は、前記凸部上面に対応する領域の厚さが、他の領域の厚さよりも厚く、
前記凸部上面と前記ゲート絶縁膜との間に、半絶縁性領域をさらに備える、
半導体装置。 - 前記エピタキシャル層は、前記凸部における上方の領域が、その下方の領域よりも低濃度である、
請求項2に記載の半導体装置。 - 前記凸部における前記上方の領域と前記下方の領域との境界は、前記ウェル領域表面より下方、かつ、前記ソース領域底面より上方に規定される、
請求項3に記載の半導体装置。 - 前記凸部上面と前記ゲート絶縁膜との間に、第2導電型領域をさらに備える、
請求項1に記載の半導体装置。 - 前記凸部上面と前記ゲート絶縁膜との間に、半絶縁性領域をさらに備える、
請求項1に記載の半導体装置。 - 前記ゲート絶縁膜は、前記凸部側面に対応する領域の厚さが、前記ウェル領域表面を覆う領域の厚さよりも厚い、
請求項1から6のうちのいずれか1項に記載の半導体装置。 - 前記半導体基板は、ワイドバンドギャップ半導体からなる、
請求項1から7のうちのいずれか1項に記載の半導体装置。 - (a)第1導電型の半導体基板上に、表面に凸部を有する第1導電型のエピタキシャル層を形成する工程と、
(b)前記凸部を挟んで、前記エピタキシャル層表面に第2導電型のウェル領域を形成する工程と、
(c)前記ウェル領域表面において、第1導電型のソース領域を選択的に形成する工程と、
(d)少なくとも前記凸部および前記ウェル領域表面を覆って、ゲート絶縁膜を形成する工程と、
(e)前記凸部に対応する前記ゲート絶縁膜上に、ゲート電極を形成する工程とを備え、
前記工程(d)は、前記ゲート絶縁膜を、前記凸部上面に対応する領域の厚さが他の領域の厚さよりも厚くなるように形成する工程であり、
前記工程(a)は、前記凸部における上方の領域が、その下方の領域よりも低濃度となるように前記エピタキシャル層を形成する工程であり、
前記凸部における前記上方の領域と前記下方の領域との境界は、前記ウェル領域表面より下方、かつ、前記ソース領域底面より上方に規定される、
半導体装置の製造方法。 - (a)第1導電型の半導体基板上に、表面に凸部を有する第1導電型のエピタキシャル層を形成する工程と、
(b)前記凸部を挟んで、前記エピタキシャル層表面に第2導電型のウェル領域を形成する工程と、
(c)前記ウェル領域表面において、第1導電型のソース領域を選択的に形成する工程と、
(d)少なくとも前記凸部および前記ウェル領域表面を覆って、ゲート絶縁膜を形成する工程と、
(e)前記凸部に対応する前記ゲート絶縁膜上に、ゲート電極を形成する工程とを備え、
前記工程(d)は、前記ゲート絶縁膜を、前記凸部上面に対応する領域の厚さが他の領域の厚さよりも厚くなるように形成する工程であり、
(f)前記工程(d)の前に、前記凸部上面と前記ゲート絶縁膜との間に、半絶縁性領域を形成する工程をさらに備える、
半導体装置の製造方法。
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