JP2016162776A

JP2016162776A - 半導体装置

Info

Publication number: JP2016162776A
Application number: JP2015037250A
Authority: JP
Inventors: 聡浦野; Satoshi Urano
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2015-02-26
Filing date: 2015-02-26
Publication date: 2016-09-05

Abstract

【課題】アバランシェ耐量の低下の抑制を可能とする半導体装置を提供する。
【解決手段】実施形態の半導体装置は、第１の面と、第２の面を有する半導体基板と、第１の面側に設けられる第１のｐ型半導体領域と、第１のｐ型半導体領域内に選択的に設けられ、第１のｐ型半導体領域よりもｐ型不純物濃度が高く、深さが深い複数の第２のｐ型半導体領域と第１のｐ型半導体領域、及び、第２のｐ型半導体領域を囲んで設けられ、第１のｐ型半導体領域よりもｐ型不純物濃度が高く、深さが深い第３のｐ型半導体領域と、第２の面側に設けられるｎ型半導体領域と、アノード電極と、カソード電極と、を備える。そして、第３のｐ型半導体領域に囲まれる領域内の単位面積あたりのｐ型不純物量が、第３のｐ型半導体領域の端部から、第３のｐ型半導体領域に囲まれる領域の中心部に向けて小さくなる。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。

電力用の半導体装置の一例として、ｐｎ接合を用いたＰＩＮダイオードがある。特に、高速動作を実現するＦＲＤ（ＦａｓｔＲｅｃｏｖｅｒｙＤｉｏｄｅ）には、逆回復特性の高速化と、アバランシェ耐量の向上の両立が要求される。

ｐ型のアノード領域のｐ型不純物濃度を低減したり、ｐ型のアノード領域の深さを浅くしたりすることで、少数キャリアの注入量を抑制し逆回復特性を高速化することが可能である。しかし、ｐ型のアノード領域のｐ型不純物濃度を低減したり、ｐ型のアノード領域の深さを浅くしたりすることで、素子領域とガードリング層との境界部の空間電荷分布が不均一となる恐れがある。素子領域とガードリング層との境界部の空間電荷分布が不均一になると、電界集中が生じ、ＰＩＮダイオードのアバランシェ耐量が低下する恐れがある。

特開２０００−２２１７６号公報

本発明が解決しようとする課題は、アバランシェ耐量の低下の抑制を可能とする半導体装置を提供することにある。

実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有する半導体基板と、前記半導体基板の前記第１の面側に設けられる第１のｐ型半導体領域と、前記第１のｐ型半導体領域内に選択的に設けられ、前記第１のｐ型半導体領域よりもｐ型不純物濃度が高く、前記第１のｐ型半導体領域よりも前記第１の面からの深さが深い複数の第２のｐ型半導体領域と、前記第１のｐ型半導体領域、及び、前記第２のｐ型半導体領域を囲んで設けられ、前記第１のｐ型半導体領域よりもｐ型不純物濃度が高く、前記第１のｐ型半導体領域よりも前記第１の面からの深さが深い第３のｐ型半導体領域と、前記半導体基板の前記第２の面側に設けられるｎ型半導体領域と、前記第１のｐ型半導体領域、前記第２のｐ型半導体領域、及び、前記第３のｐ型半導体領域に電気的に接続されるアノード電極と、前記ｎ型半導体領域に電気的に接続されるカソード電極と、を備え、前記第３のｐ型半導体領域に囲まれる領域内の単位面積あたりのｐ型不純物量が、前記第３のｐ型半導体領域の端部から、前記第３のｐ型半導体領域に囲まれる領域の中心部に向けて小さくなる。

第１の実施形態の半導体装置の模式断面図。比較形態の半導体装置の模式断面図。第１の実施形態の半導体装置の作用の説明図。第２の実施形態の半導体装置の模式断面図。第３の実施形態の半導体装置の模式断面図。

以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。

また、本明細書中、ｎ^＋型、ｎ型、ｎ⁻型の表記は、この順で、ｎ型の不純物濃度が低くなっていることを意味する。同様に、ｐ^＋型、ｐ型、ｐ⁻型の表記は、この順で、ｐ型の不純物濃度が低くなっていることを意味する。

また、本明細書中、「半導体基板」とは、例えば、基板上にエピタキシャル成長により形成された半導体層も含む概念とする。

（第１の実施形態）
本実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体基板と、半導体基板の第１の面側に設けられる第１のｐ型半導体領域と、第１のｐ型半導体領域内に選択的に設けられ、第１のｐ型半導体領域よりもｐ型不純物濃度が高く、第１のｐ型半導体領域よりも第１の面からの深さが深い複数の第２のｐ型半導体領域と、第１のｐ型半導体領域、及び、第２のｐ型半導体領域を囲んで設けられ、第１のｐ型半導体領域よりもｐ型不純物濃度が高く、第１のｐ型半導体領域よりも第１の面からの深さが深い第３のｐ型半導体領域と、半導体基板の第２の面側に設けられるｎ型半導体領域と、第１のｐ型半導体領域、第２のｐ型半導体領域、及び、第３のｐ型半導体領域に電気的に接続されるアノード電極と、ｎ型半導体領域に電気的に接続されるカソード電極と、を備える。そして、第３のｐ型半導体領域に囲まれる領域内の単位面積あたりのｐ型不純物量が、第３のｐ型半導体領域の端部から、第３のｐ型半導体領域に囲まれる領域の中心部に向けて小さくなる。

更に、本実施形態の半導体装置は、第３のｐ型半導体領域の端部から、第３のｐ型半導体領域に囲まれる領域の中心部に向けて、第２のｐ型半導体領域の間隔が広くなる。

図１は、本実施形態の半導体装置の模式断面図である。

本実施形態の半導体装置は、半導体基板を挟んでアノード電極とカソード電極が設けられたＰＩＮダイオードである。本実施形態のＰＩＮダイオード１００は、高速動作を実現するＦＲＤである。

本実施形態のＰＩＮダイオード１００は、素子領域と、素子領域を囲む終端領域とを備える。素子領域は、ＰＩＮダイオード１００のオン時に主に電流が流れる領域として機能する。終端領域は、ＰＩＮダイオード１００のオフ時に、素子領域の端部に印加される電界を緩和し、ＰＩＮダイオード１００の素子耐圧を向上させる領域として機能する。また、終端領域は、ＰＩＮダイオード１００のスイッチング時に、素子領域の端部の電界集中を緩和し、ＰＩＮダイオード１００のアバランシェ耐量を向上させる領域として機能する。

本実施形態のＰＩＮダイオード１００は、図１に示すように、半導体基板１０、ｐ⁻型のアノード領域（第１のｐ型半導体領域）１２、ｐ^＋型のアノード領域（第２のｐ型半導体領域）１４、ｐ^＋型の第１のガードリング（第３のｐ型半導体領域）１６、ｐ^＋型の第２のガードリング１８、ｎ⁻型のドリフト領域（ｎ型半導体領域）２０、ｎ^＋型のカソード領域２２、アノード電極２４、カソード電極２６、絶縁膜２８を備える。

本実施形態のＰＩＮダイオード１００は、第１の面と、第１の面に対向する第２の面とを有する半導体基板１０を備える。半導体基板１０は、例えば、単結晶シリコンである。半導体基板１０の膜厚は、例えば、５０μｍ以上３００μｍ以下である。

半導体基板１０の第１の面側には、ｐ⁻型のアノード領域１２が設けられる。ｐ⁻型のアノード領域１２は、素子領域の全面に設けられる。ｐ⁻型のアノード領域１２は、ｐ型不純物として、例えば、ボロン（Ｂ）を含む。ｐ⁻型のアノード領域１２のｐ型不純物の濃度は、例えば、１×１０^１６ｃｍ^−３以上１×１０^１７ｃｍ^−３以下である。

ｐ⁻型のアノード領域１２内に、複数のｐ^＋型のアノード領域１４が選択的に設けられる。第１の面におけるｐ^＋型のアノード領域１４の表面形状は、特に限定されるものではない。ｐ^＋型のアノード領域１４の表面形状は、例えば、環状、ストライプ状、又は、ドット状である。

ｐ^＋型のアノード領域１４は、ｐ⁻型のアノード領域１２よりもｐ型不純物濃度が高い。ｐ^＋型のアノード領域１４のｐ型不純物の濃度は、例えば、１×１０^１８ｃｍ^−３以上１×１０^２０ｃｍ^−３以下である。また、ｐ^＋型のアノード領域１４の第１の面からの深さは、ｐ⁻型のアノード領域１２の第１の面からの深さよりも深い。

ｐ⁻型のアノード領域１２、及び、ｐ^＋型のアノード領域１４を囲んで、ｐ^＋型の第１のガードリング１６が設けられる。第１の面における第１のガードリング１６の表面形状は、例えば、環状である。

第１のガードリング１６は、ｐ⁻型のアノード領域１２よりもｐ型不純物濃度が高い。第１のガードリング１６のｐ型不純物の濃度は、例えば、１×１０^１８ｃｍ^−３以上１×１０^２０ｃｍ^−３以下である。また、第１のガードリング１６の第１の面からの深さは、ｐ⁻型のアノード領域１２の第１の面からの深さよりも深い。

ｐ^＋型のアノード領域１４のｐ型不純物濃度が、第１のガードリング１６のｐ型不純物濃度と略同一であることが望ましい。また、ｐ^＋型のアノード領域１４の第１の面からの深さが、第１のガードリング１６の第１の面からの深さと略同一であることが望ましい。

ＰＩＮダイオード１００では、第１のガードリング１６の端部から、第１のガードリング１６に囲まれる領域（素子領域）の中心部に向けて、ｐ^＋型のアノード領域１４の間隔（図１中の“ｓ”）が広くなる。したがって、第１のガードリング１６に囲まれる領域内の、単位面積あたりのｐ型不純物量が、第１のガードリング１６の端部から、第１のガードリング１６に囲まれる領域の中心部に向けて小さくなる。言い換えれば、ｐ型不純物の第１の面における面密度が、第１のガードリング１６の端部から、第１のガードリング１６に囲まれる領域の中心部に向けて小さくなる。なお、本明細書中、「単位面積」とは、第１の面内における所定の面積で、ｐ型不純物量の変化をモニタできる程度に十分に広い面積である。

第１のガードリング１６を囲んで、複数の第２のガードリング１８が設けられる。第１の面における第２のガードリング１８の表面形状は、例えば、環状である。

第２のガードリング１８のｐ型不純物濃度が、第１のガードリング１６のｐ型不純物濃度と略同一であることが望ましい。また、第２のガードリング１８の第１の面からの深さが、第１のガードリング１６の第１の面からの深さと略同一であることが望ましい。

第２のガードリング１８の電位は、例えば、フローティングである。

半導体基板１０の第２の面側、ｐ⁻型のアノード領域１２の第２の面側には、ｎ⁻型のドリフト領域２０が設けられる。ｎ⁻型のドリフト領域２０は、ｎ型不純物として、例えば、リン（Ｐ）又はヒ素（Ａｓ）を含む。ｎ型不純物の濃度は、例えば、１×１０^１３ｃｍ^−３以上１×１０^１５ｃｍ^−３以下である。

ｎ⁻型のドリフト領域２０の第２の面側には、ｎ^＋型のカソード領域２２が設けられる。ｎ^＋型のカソード領域２２は、ｎ⁻型のドリフト領域２０よりもｎ型不純物濃度が高い。ｎ^＋型のカソード領域２２のｎ型不純物の濃度は、例えば、５×１０^１９ｃｍ^−３以上１×１０^２２ｃｍ^−３以下である。

ｐ⁻型のアノード領域１２、ｐ^＋型のアノード領域１４、ｎ⁻型のドリフト領域２０、及び、ｎ^＋型のカソード領域２２が、素子領域を構成する。

ＰＩＮダイオード１００は、ｐ⁻型のアノード領域１２、ｐ^＋型のアノード領域１４、及び、第１のガードリング１６に電気的に接続されるアノード電極２４を備えている。アノード電極２４は、半導体基板１０の第１の面上に設けられた絶縁膜２８に開口された開口部において、ｐ⁻型のアノード領域１２、ｐ^＋型のアノード領域１４、及び、第１のガードリング１６に接している。

ｐ^＋型のアノード領域１４のｐ型不純物濃度が高いことにより、アノード電極２４とｐ^＋型のアノード領域１４のコンタクト抵抗が低くなり、オーミックコンタクトが実現される。ｐ⁻型のアノード領域１２は、ｎ⁻型のドリフト領域２０と、アノード電極２４とを分離する。

また、ｎ^＋型のカソード領域２２に電気的に接続されるカソード電極２６を備えている。カソード電極２６は、半導体基板１０の第２の面でｎ^＋型のカソード領域２２に接している。ｎ^＋型のカソード領域２２のｎ型不純物濃度が高いことにより、カソード電極２６とｎ^＋型のカソード領域２２のコンタクト抵抗が低くなり、オーミックコンタクトが実現される。

次に、本実施形態のＰＩＮダイオードの作用及び効果について説明する。

ＰＩＮダイオードの逆回復特性を高速化させるためには、ｐ型のアノード領域のｐ型不純物濃度を低減したり、ｐ型のアノード領域の深さを浅くしたりすることで、少数キャリアのドリフト領域への注入量を抑制することが有効である。

図２は、比較形態の半導体装置の模式断面図である。比較形態の半導体装置は、ＰＩＮダイオードである。

比較形態のＰＩＮダイオード９００は、ｐ^＋型のアノード領域１４の第１の面からの深さが、ｐ⁻型のアノード領域１２の第１の面からの深さよりも浅い。高不純物濃度のｐ^＋型のアノード領域１４を備えることで、低抵抗のオーミックコンタクトを実現する。そして、ｐ^＋型のアノード領域１４の深さを浅くすることにより、少数キャリアのドリフト領域２０への注入を抑制し、逆回復特性を高速化させる。

しかし、ＰＩＮダイオード９００では、第１のガードリング１６の深さに対して、ｐ^＋型のアノード領域１４の深さが浅くなる。このため、素子領域と終端領域との境界部で電界集中が生じ、ＰＩＮダイオード９００のアバランシェ耐量が低下する恐れがある。

本実施形態のＰＩＮダイオード１００では、ｐ^＋型のアノード領域１４の第１の面からの深さを、ｐ⁻型のアノード領域１２の第１の面からの深さよりも深くする。したがって、素子領域と終端領域との境界部で空間電荷が素子領域側に向けて分散され、電界集中が緩和される。よって、ＰＩＮダイオード１００のアバランシェ耐量の低下が抑制される。

ＰＩＮダイオード１００のアバランシェ耐量の低下を抑制する観点から、ｐ^＋型のアノード領域１４のｐ型不純物濃度が、第１のガードリング１６のｐ型不純物濃度と略同一であることが望ましい。また、ｐ^＋型のアノード領域１４の第１の面からの深さが、第１のガードリング１６の第１の面からの深さと略同一であることが望ましい。

更に、ＰＩＮダイオード１００では、第１のガードリング１６に囲まれる領域（素子領域）の中心部に向けて、ｐ^＋型のアノード領域１４の間隔を広くする。これにより、素子全体としては少数キャリアのドリフト領域２０への注入が抑制される。よって、逆回復特性の高速化も実現される。

図３は、本実施形態の半導体装置の作用の説明図である。図３は、比較形態及び実施形態の半導体装置の空間電荷分布のシミュレーション結果を示す図である。図３（ａ）が比較形態、図３（ｂ）が実施形態である。

図３に示すように、実施形態の場合は、比較形態と比べ、素子領域と終端領域との境界部で空間電荷が素子領域側に向けて分散される。したがって、比較形態と比べ、電界集中する領域が分散され、アバランシェ耐量の低下が抑制される。

本実施形態によれば、アバランシェ耐量の低下の抑制と、逆回復特性の高速化とを両立可能なＰＩＮダイオード１００が実現される。

（第２の実施形態）
本実施形態の半導体装置は、第３のｐ型半導体領域の端部から、第３のｐ型半導体領域に囲まれる領域の中心部に向けて、第２のｐ型半導体領域の幅が狭くなる点で、第１の実施形態と異なっている。第１の実施形態と重複する内容については記述を省略する。

図４は、本実施形態の半導体装置の模式断面図である。

ＰＩＮダイオード２００では、第１のガードリング１６の端部から、第１のガードリング１６に囲まれる領域（素子領域）の中心部に向けて、ｐ^＋型のアノード領域１４の幅（図４中の“ｗ”）が狭くなる。したがって、第１のガードリング１６に囲まれる領域内の、単位面積あたりのｐ型不純物量が、第１のガードリング１６の端部から、第１のガードリング１６に囲まれる領域の中心部に向けて小さくなる。言い換えれば、ｐ型不純物の第１の面における面密度が、第１のガードリング１６の端部から、第１のガードリング１６に囲まれる領域の中心部に向けて小さくなる。

本実施形態によれば、第１の実施形態と同様の作用により、アバランシェ耐量の低下の抑制と、逆回復特性の高速化とを両立可能なＰＩＮダイオード２００が実現される。

（第３の実施形態）
本実施形態の半導体装置は、第３のｐ型半導体領域の端部から、第３のｐ型半導体領域に囲まれる領域の中心部に向けて、第２のｐ型半導体領域の第１の面からの深さが浅くなる点で、第１の実施形態と異なっている。第１の実施形態と重複する内容については記述を省略する。

図５は、本実施形態の半導体装置の模式断面図である。

ＰＩＮダイオード３００では、第１のガードリング１６の端部から、第１のガードリング１６に囲まれる領域（素子領域）の中心部に向けて、ｐ^＋型のアノード領域１４の第１の面からの深さ（図５中の“ｄ”）が浅くなる。したがって、第１のガードリング１６に囲まれる領域内の、単位面積あたりのｐ型不純物量が、第１のガードリング１６の端部から、第１のガードリング１６に囲まれる領域の中心部に向けて小さくなる。言い換えれば、ｐ型不純物の第１の面における面密度が、第１のガードリング１６の端部から、第１のガードリング１６に囲まれる領域の中心部に向けて小さくなる。

本実施形態によれば、第１の実施形態と同様の作用により、アバランシェ耐量の低下の抑制と、逆回復特性の高速化とを両立可能なＰＩＮダイオード３００が実現される。

以上、実施形態では、半導体基板の材料として単結晶シリコンを例に説明したが、その他の半導体材料、例えば、炭化珪素、窒化ガリウム等を本発明に適用することが可能である。

また、本実施形態では、単体のＰＩＮダイオードを例に説明したが、例えば、本発明をＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）とＰＩＮダイオードがワンチップ化されたＲＣ−ＩＧＢＴ（ＲｅｖｅｒｓｅＣｏｎｄｕｃｔｉｏｎｄｉｏｄｅ−ＩＧＢＴ）のＰＩＮダイオード部分に適用することも可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０半導体基板
１２ｐ⁻型のアノード領域（第１のｐ型半導体領域）
１４ｐ^＋型のアノード領域（第２のｐ型半導体領域）
１６ｐ^＋型の第１のガードリング（第３のｐ型半導体領域）
２０ｎ⁻型のドリフト領域（ｎ型半導体領域）
２４アノード電極
２６カソード電極
１００ＰＩＮダイオード（半導体装置）
２００ＰＩＮダイオード（半導体装置）
３００ＰＩＮダイオード（半導体装置）

Claims

第１の面と、前記第１の面と対向する第２の面を有する半導体基板と、
前記半導体基板の前記第１の面側に設けられる第１のｐ型半導体領域と、
前記第１のｐ型半導体領域内に選択的に設けられ、前記第１のｐ型半導体領域よりもｐ型不純物濃度が高く、前記第１のｐ型半導体領域よりも前記第１の面からの深さが深い複数の第２のｐ型半導体領域と、
前記第１のｐ型半導体領域、及び、前記第２のｐ型半導体領域を囲んで設けられ、前記第１のｐ型半導体領域よりもｐ型不純物濃度が高く、前記第１のｐ型半導体領域よりも前記第１の面からの深さが深い第３のｐ型半導体領域と、
前記半導体基板の前記第２の面側に設けられるｎ型半導体領域と、
前記第１のｐ型半導体領域、前記第２のｐ型半導体領域、及び、前記第３のｐ型半導体領域に電気的に接続されるアノード電極と、
前記ｎ型半導体領域に電気的に接続されるカソード電極と、を備え、
前記第３のｐ型半導体領域に囲まれる領域内の単位面積あたりのｐ型不純物量が、前記第３のｐ型半導体領域の端部から、前記第３のｐ型半導体領域に囲まれる領域の中心部に向けて小さくなる半導体装置。
前記第３のｐ型半導体領域の端部から、前記第３のｐ型半導体領域に囲まれる領域の中心部に向けて、前記第２のｐ型半導体領域の間隔が広くなる請求項１記載の半導体装置。
前記第３のｐ型半導体領域の端部から、前記第３のｐ型半導体領域に囲まれる領域の中心部に向けて、前記第２のｐ型半導体領域の幅が狭くなる請求項１又は請求項２記載の半導体装置。
前記第３のｐ型半導体領域の端部から、前記第３のｐ型半導体領域に囲まれる領域の中心部に向けて、前記第２のｐ型半導体領域の前記第１の面からの深さが浅くなる請求項１乃至請求項３いずれか一項記載の半導体装置。
前記第２のｐ型半導体領域のｐ型不純物濃度が、前記第３のｐ型半導体領域のｐ型不純物濃度と略同一であり、前記第２のｐ型半導体領域の前記第１の面からの深さが、前記第３のｐ型半導体領域の前記第１の面からの深さと略同一である請求項１乃至請求項４いずれか一項記載の半導体装置。