WO2014199465A1 - 半導体装置 - Google Patents

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史仁 増岡
中村　勝光
昭人 西井
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三菱電機株式会社
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    • H01L29/861—Diodes
    • H01L29/868—PIN diodes

Definitions

  • the present invention relates to a semiconductor device such as a diode used in a high voltage power module ( ⁇ 600 V).
  • Non-Patent Document 1 Since the dawn of the semiconductor in the 1950s, various studies have been conducted on high-frequency oscillation phenomena (see, for example, Non-Patent Document 1) and breakdown phenomena (see, for example, Non-Patent Document 2) in Si-based pin diodes. In recent years, these phenomena that cause malfunctions of peripheral circuits and surge destruction of the devices themselves have been attracting attention again in power devices that are operating at higher speeds (see, for example, Non-Patent Document 3).
  • the main characteristics of the diode are remarkably improved by a diode (see, for example, Non-Patent Documents 4, 8, and 9) in which a p + type layer is formed on the back surface including an RFC diode (for example, see Non-Patent Documents 10 to 14). It was. However, as further development issues, expansion of the operating temperature range to the high temperature side by lowering the leakage current, improvement of the maximum cut-off current density by lowering VF (voltage drop when the diode is on) in the high current density region, and Improvements in avalanche resistance by strengthening the buffer structure remained.
  • Patent Document 1 does not describe specific numerical values of the concentration gradient of the n-type buffer layer, it can be estimated from FIG. 3 of Patent Document 1 that the concentration gradient is 8 ⁇ 10 3 cm ⁇ 4 .
  • the n-type buffer layer of Patent Document 2 has the configuration described in Non-Patent Document 10, and the concentration gradient is 1 ⁇ 10 5 cm ⁇ 4 .
  • the slope of the carrier concentration at the connection portion between the n ⁇ -type drift layer and the n-type buffer layer is steep as 8 ⁇ 10 3 cm ⁇ 4 or 1 ⁇ 10 5 cm ⁇ 4 , the electric field at the connection portion is Increased strength causes snap-off. Furthermore, there has been a problem that high-frequency oscillation occurs using snap-off as a trigger.
  • the trade-off characteristics between the VF and the recovery loss EREC of the conventional diode have been adjusted by the lifetime control method using heavy metal diffusion or electron or ion irradiation.
  • variations in VF and EREC are large depending on the irradiation angle and temperature with the irradiated object during electron or ion irradiation.
  • the lattice characteristics change due to self-heating during the chip energization operation, and the electrical characteristics fluctuate.
  • a large amount of leakage current due to lattice defects causes thermal runaway during high temperature operation. For this reason, it has been desired to establish a control method for the VF-EREC trade-off characteristic that does not depend on the lifetime control method.
  • avalanche resistance has been required for IGBTs, diodes, and the like.
  • the avalanche resistance is reduced as compared with a semiconductor device without such a structure.
  • the thickness of the n ⁇ -type drift layer is reduced in order to improve the VF-EREC characteristics, the avalanche resistance is remarkably lowered.
  • the maximum controllable current density is lower than that of a semiconductor device without such a structure.
  • the present invention has been made to solve the above-described problems, and a first object is to obtain a semiconductor device capable of realizing high oscillation tolerance.
  • the second object is to obtain a semiconductor device capable of improving the VF-EREC trade-off characteristic without depending on the lifetime control method, and improving the avalanche resistance and the maximum controllable current density.
  • the semiconductor device includes an n-type drift layer, a p-type anode layer provided on the upper surface of the n-type drift layer, a cathode layer provided on the lower surface of the n-type drift layer, and the n-type drift. And an n-type buffer layer provided between the cathode layer and the n-type buffer layer, wherein the peak concentration of the n-type buffer layer is higher than the n-type drift layer and lower than the cathode layer,
  • the carrier concentration gradient at the connection portion of the n-type buffer layer is 20 to 2000 cm ⁇ 4 .
  • FIG. 1 is a bottom view showing a semiconductor device according to a first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view taken along the line II of FIG. 1 and FIG. It is a figure which shows the carrier concentration with respect to the depth.
  • FIG. 6 is a diagram showing V F , E REC , V snap-off , and J A (break) with respect to the gradient ⁇ n buffer of the carrier concentration.
  • It is sectional drawing which shows the semiconductor device which concerns on Embodiment 2 of this invention.
  • It is sectional drawing which shows the semiconductor device which concerns on Embodiment 3 of this invention.
  • FIG. 14 is a cross-sectional view taken along the line II of FIG. FIG.
  • FIG. 14 is a cross-sectional view taken along line III-IV in FIG. 13. It is a bottom view which shows the modification 1 of the semiconductor device which concerns on Embodiment 4 of this invention. It is a bottom view which shows the modification 2 of the semiconductor device which concerns on Embodiment 4 of this invention. It is sectional drawing which shows the semiconductor device which concerns on Embodiment 5 of this invention. It is sectional drawing which shows the semiconductor device which concerns on Embodiment 6 of this invention. It is sectional drawing which shows the semiconductor device which concerns on Embodiment 7 of this invention. It is sectional drawing which shows the semiconductor device which concerns on Embodiment 8 of this invention. It is sectional drawing which shows the semiconductor device which concerns on Embodiment 9 of this invention.
  • FIG. 1 and 2 are a top view and a bottom view, respectively, showing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view taken along the line II of FIG. 1 and FIG.
  • a p-type anode layer 2 is provided on the upper surface of the n ⁇ -type drift layer 1.
  • An n-type cathode layer 3 is provided on the lower surface of the n ⁇ -type drift layer 1.
  • An n-type buffer layer 4 is provided between the n ⁇ -type drift layer 1 and the n-type cathode layer 3.
  • the peak concentration of impurities in the n-type buffer layer 4 is higher than that of the n ⁇ -type drift layer 1 and lower than that of the n-type cathode layer 3.
  • the anode electrode 5 is in ohmic contact with the p-type anode layer 2, and the cathode electrode 6 is in ohmic contact with the n-type cathode layer 3.
  • FIG. 4 is a diagram showing the carrier concentration with respect to the depth.
  • the depth of the n-type buffer layer 4 is D buffer
  • the carrier concentration gradient at the connection portion of the n-type drift layer and the n-type buffer layer is the concentration gradient ⁇ n buffer [cm ⁇ 4 ]
  • the effective dose in the n-type buffer layer 4 The amount is ⁇ eff [cm ⁇ 2 ]
  • the carrier concentration of the n ⁇ -type drift layer 1 is n 0 [cm ⁇ 3 ].
  • FIG. 5 is a diagram showing V F , E REC , V snap-off , and J A (break) with respect to the carrier concentration gradient ⁇ n buffer .
  • V F is the voltage drop in the ON state
  • E REC is the recovery loss
  • V snap-off is the overshoot voltage at the time of recovery
  • J A (break) is the maximum controllable current density.
  • a deep buffer structure in which the carrier concentration at the connection portion between the n ⁇ -type drift layer 1 and the n-type buffer layer 4 is loose and broadly distributed as in this embodiment is called a CPL (Controlling Plasma Layer) buffer structure.
  • CPL Controlling Plasma Layer
  • the effective dose ⁇ eff of the n-type buffer layer 4 is set to 1 ⁇ 10 12 to 5 ⁇ 10 12 cm ⁇ 2 which is higher than the effective dose of the n ⁇ -type drift layer 1.
  • the total dose amount of the n ⁇ -type buffer layer 4 becomes approximately the same as the total dose amount of the n ⁇ -type drift layer 1, so that the breakdown voltage can be maintained in both the n ⁇ -type drift layer 1 and the n-type buffer layer 4. Therefore, the thickness of the n ⁇ -type drift layer 1 necessary for maintaining the equivalent breakdown voltage can be reduced as compared with the case where the n-type buffer layer 4 is not provided, and the total loss can be reduced.
  • the carrier concentration n 0 of the n ⁇ -type drift layer 1 is determined depending on the breakdown voltage class. As an example, in the case of the 600 to 6500 V class, the carrier concentration n 0 is 1 ⁇ 10 12 to 1 ⁇ 10 15 cm ⁇ 3 .
  • the surface concentration of the n-type cathode layer 3 is 1 ⁇ 10 19 to 5 ⁇ 10 20 cm 3 and the diffusion depth is 0.5 to 2 ⁇ m.
  • the thickness D buffer of the n-type buffer layer 4 is a function of n 0 , ⁇ n buffer , and ⁇ eff as shown in the above formula.
  • the ratio of the peak concentration of the n-type buffer layer 4 to the peak concentration of the n ⁇ -type drift layer 1 is 1 ⁇ 10 ⁇ 4 to 1 ⁇ 10 ⁇ 1 .
  • the depth ratio between the n-type buffer layer 4 and the n ⁇ -type drift layer 1 is 0.1 to 10.
  • FIG. FIG. 6 is a sectional view showing a semiconductor device according to the second embodiment of the present invention.
  • the first embodiment is a diode
  • this embodiment is an IGBT (Insulated Gate Bipolar Transistor).
  • the p-type anode layer 2 is a p-type base layer, and its peak concentration is 1.0 ⁇ 10 16 to 1.0 ⁇ 10 18 cm ⁇ 3 .
  • a p + type diffusion layer 7 and an n + type emitter layer 8 are partially formed on the surface of the wafer on the p type anode layer 2.
  • the n + -type emitter layer 8 has a peak concentration of 1.0 ⁇ 10 18 to 1.0 ⁇ 10 21 cm ⁇ 3 and a depth of 0.2 to 1.0 ⁇ m.
  • n + type layer 9 is formed between the p type anode layer 2 and the n ⁇ type drift layer 1.
  • the n + -type layer 9 has a peak concentration of 1.0 ⁇ 10 15 to 1.0 ⁇ 10 17 cm ⁇ 3 and a depth 0.5 to 1.0 ⁇ m deeper than the p-type anode layer 2.
  • a trench gate 10 is provided so as to penetrate the n + -type emitter layer 8, the p-type anode layer 2 and the n + -type layer 9.
  • An interlayer insulating film 11 is provided on the trench gate 10.
  • the anode electrode 5 is an emitter electrode and is connected to the p + type diffusion layer 7.
  • a p-type collector layer 12 is provided in place of the n-type cathode layer 3.
  • the cathode electrode 6 is a collector electrode and is in ohmic contact with the p-type collector layer 12.
  • the peak concentration of the n-type buffer layer 4 is higher than that of the n ⁇ -type drift layer 1 and lower than that of the p-type collector layer 12.
  • the carrier concentration gradient at the connection portion between the n ⁇ -type drift layer 1 and the n-type buffer layer 4 is set to 20 to 2000 cm ⁇ 4 .
  • the effective dose ⁇ eff of the n-type buffer layer 4 is set to 1 ⁇ 10 12 to 5 ⁇ 10 12 cm ⁇ 2 which is higher than the effective dose of the n ⁇ -type drift layer 1.
  • FIG. FIG. 7 is a cross-sectional view showing a semiconductor device according to Embodiment 3 of the present invention.
  • the n-type cathode layer 3 and the p-type cathode layer 13 are alternately arranged side by side.
  • the cathode electrode 6 is in ohmic contact with the n-type cathode layer 3 and the p-type cathode layer 13. Therefore, the p-type cathode layer 13 is short-circuited with the n-type cathode layer 3 through the cathode electrode 6.
  • the peak concentration of the n-type cathode layer 3 is higher than that of the p-type cathode layer 13.
  • FIG. 8 is a cross-sectional view showing a semiconductor device according to a comparative example.
  • the n-type buffer layer 4 is not provided, and the n-type cathode layer 3 is a single layer.
  • the tolerance of the recovery condition with respect to the peak voltage V snap-off in FIG. The higher the snap-off tolerance, the higher the allowable operation under so-called hard recovery conditions such as high applied voltage, low current, low temperature, and high-speed current interruption.
  • a safe operation region composed of the applied voltage Vcc and the maximum cut-off current density JA (break) shown in FIG. The higher the recovery tolerance, the more acceptable the recovery operation under high applied voltage and large current density conditions.
  • FIG. 9 is a diagram showing the peak concentration and diffusion depth of the n-type buffer layer used in the simulation. As shown in this figure, the dose was fixed at 3.75 ⁇ 10 12 cm ⁇ 2 , and the peak concentration and diffusion depth set by the triangle approximation were set to simulate the n-type buffer layer 4 having a Gaussian distribution. Regardless of the thickness of the n-type buffer layer 4, the thickness of the n ⁇ -type drift layer 1 is constant.
  • FIG. 10 is a diagram illustrating simulation results of the buffer layer thickness dependency of the withstand voltage waveform in the comparative example and the third embodiment. Both diodes are designed to withstand voltage 1700V.
  • 11 and 12 are diagrams illustrating simulation results of Vcc dependency of the snappy recovery waveform in the comparative example and the third embodiment.
  • the peak concentration of the n-type buffer layer 4 is 5 ⁇ 10 16 cm ⁇ 3
  • the thickness of the n-type buffer layer 4 is 1.5 ⁇ m in FIG. 11 and 50 ⁇ m in FIG.
  • a diode structure exhibiting NDR characteristics generates a voltage surge and snap-off due to the rise of the electric field on the cathode side during recovery, and high frequency oscillation is likely to occur using this as a trigger (see FIGS. 11 and 12). ). For this reason, the breakdown voltage waveform of the diode does not show an S-curve due to NDR characteristics or secondary breakdown, and needs to be close to a linear line. From FIG. 10, it is better that the n-type buffer layer 4 is thicker.
  • the gradient of the carrier concentration at the connection portion between the n ⁇ type drift layer 1 and the n type buffer layer 4 is set to 20 to 2000 cm ⁇ 4 .
  • the width represented by (Wn + Wp) is called the RFC cell pitch. If the RFC cell pitch is made finer, VF increases and EREC decreases. That is, the VF-EREC trade-off curve shifts to the high speed side. Therefore, when this embodiment is applied to a free wheel diode incorporated in an inverter, the VF-EREC trade-off characteristic can be adjusted by adjusting the RFC cell pitch according to the application. However, if the RFC cell pitch is set too fine, the snap-off resistance is reduced, and conversely if the setting is too coarse, the recovery resistance is reduced.
  • the ratio represented by (Wp / (Wn + Wp)) is called the RFC cell short-circuit rate.
  • the RFC cell short-circuit rate is reduced, VF increases and EREC decreases. That is, the VF-EREC trade-off curve shifts to the high speed side. Therefore, when this embodiment is applied to a free wheel diode incorporated in an inverter, the VF-EREC trade-off characteristic can be adjusted by adjusting the RFC cell short-circuit rate according to the application.
  • the RFC cell short-circuit rate is set too small, the snap-off resistance decreases, the cross point increases, and conversely if it is set too large, the recovery resistance decreases.
  • the VF-EREC trade-off characteristic can be controlled without depending on the lifetime control method by adjusting the RFC cell pitch or the RFC cell short-circuit rate.
  • the snap-off resistance is lowered, but the EREC and the leakage current can be suppressed.
  • Increasing the dose of the P-type cathode layer 13 gives the opposite result.
  • the snap-off resistance and the recovery resistance can be secured, and the allowable range for setting the dose amount of the p-type cathode layer 13 can be expanded.
  • the temperature dependence of VF is basically positive, and current easily flows as the temperature rises.
  • a positive feedback occurs in which more current flows through the chip that generates a large amount of heat and heat is generated, which may cause module destruction.
  • the current value (cross point) at which the room temperature VF curve intersects the high temperature VF curve is low.
  • the effective dose amount of the anode and the cathode can be lowered and the carrier injection efficiency from both can be lowered, a cross point at a low current value can be realized.
  • the cathode electrode 6 may be in ohmic contact with the n-type cathode layer 3 and may be in Schottky contact with the p-type cathode layer 13. Since the Schottky barrier difference between the cathode electrode 6 and the p-type cathode layer 13 is large, a state similar to that in which a resistance component is added to the parasitic pnp transistor is obtained, and the device vertical operation due to the parasitic pnp transistor operation is performed. Directional current can be suppressed. As a result, a high recovery SOA and a high avalanche resistance can be realized.
  • FIG. 13 is a back view showing the semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 14 is a cross-sectional view taken along the line II of FIG.
  • the n-type buffer layers 4 and the n-type buffer layers 14 are alternately arranged side by side.
  • the n-type buffer layer 4 is provided between the n ⁇ -type drift layer 1 and the n-type cathode layer 3
  • the n-type buffer layer 14 is provided between the n ⁇ -type drift layer 1 and the p-type cathode layer 13.
  • the n-type buffer layers 4 and 14 have a peak concentration higher than that of the n ⁇ -type drift layer 1 and lower than that of the n-type cathode layer 3.
  • the peak concentration of the n-type buffer layer 4 is higher than that of the n-type buffer layer 14.
  • Other configurations are the same as those of the third embodiment.
  • FIG. 15 is a sectional view taken along line III-IV in FIG.
  • the region where the p-type anode layer 2 is provided is an active region, and the region outside it is a termination region.
  • a general p-type guard ring layer 15 is provided on the anode side of the termination region, and an n-type channel stopper layer 16 is provided on the outermost periphery of the termination region.
  • the p-type guard ring layer 15 has a peak concentration higher than that of the p-type anode layer 2, and the n-type channel stopper layer 16 has a peak concentration higher than that of the n ⁇ -type drift layer 1.
  • the cathode structure of the termination region starts from a position WGR: 10 to 500 ⁇ m away from the outermost peripheral portion of the p-type anode layer 2 toward the active region.
  • the cathode structure of the termination region is a two-layer structure of an n-type layer 17 and a p-type layer 18.
  • the efficiency of electron injection from the cathode side in the on state is increased.
  • the depletion layer does not easily reach the p-type cathode layer 13, and NDR (secondary breakdown) of the breakdown voltage waveform is suppressed.
  • NDR secondary breakdown
  • n-type cathode layer 3 and the p-type cathode layer 13 have a stripe pattern. Thereby, a pattern reflecting the assumed ratio of the n-type cathode layer 3 and the p-type cathode layer 13 can be easily designed.
  • FIG. 16 is a bottom view showing Modification 1 of the semiconductor device according to Embodiment 4 of the present invention. As described above, the same effect as described above can be obtained even if the cathode of the termination region is n-type.
  • FIG. 17 is a bottom view showing a second modification of the semiconductor device according to the fourth embodiment of the present invention.
  • the n-type cathode layer 3 is a dot pattern.
  • a high recovery SOA can be realized.
  • the same effect can be obtained even if the p-type cathode layer 13 is a dot pattern.
  • FIG. FIG. 18 is a sectional view showing a semiconductor device according to the fifth embodiment of the present invention.
  • the n-type buffer layer 4 is deeper than the n-type buffer layer 14.
  • Other configurations are the same as those of the fourth embodiment. Even in this case, the same effect as in the fourth embodiment can be obtained.
  • FIG. 19 is a sectional view showing a semiconductor device according to the sixth embodiment of the present invention.
  • the p-type anode layer 2 and the p-type anode layer 19 are alternately arranged side by side.
  • the anode electrode 5 is in ohmic contact with the p-type anode layers 2 and 19. Therefore, the p-type anode layer 19 is short-circuited with the p-type anode layer 2 through the anode electrode 5.
  • the peak concentration of the p-type anode layer 19 is lower than that of the p-type anode layer 2.
  • the peak concentration ratio between the p-type anode layer 2 and the p-type anode layer 19 is 0.5 to 500.
  • the anode-side injection efficiency in the on-state is suppressed, so the carrier concentration on the anode-side in the on-state decreases, and the electric field strength on the cathode side that is the trigger for oscillation is reduced. Lifting can be suppressed.
  • the number of carriers in the n ⁇ type drift layer 1 is small in the on state, it is possible to suppress a phenomenon in which carriers are concentrated at the boundary portion between the termination region and the active region during the recovery and cause destruction. As a result, high recovery SOA, high oscillation tolerance, low VF, low crosspoint, and high surge current tolerance can be realized.
  • FIG. FIG. 20 is a sectional view showing a semiconductor device according to the seventh embodiment of the present invention.
  • the p-type anode layer 19 is provided only on a part of the upper surface of the p-type anode layer 2.
  • the ratio of the depth of the p-type anode layer 19 to the depth of the p-type anode layer 2 is 0.1 to 0.9. Even in this case, the same effect as in the sixth embodiment can be obtained.
  • FIG. 21 is a sectional view showing a semiconductor device according to the eighth embodiment of the present invention. Only a single n-type layer 17 is provided on the lower surface of the n ⁇ -type drift layer 1 in the termination region.
  • the cathode electrode 6 is in contact with and electrically connected to the n-type layer 17.
  • the n-type layer 17 has a peak concentration of 1 ⁇ 10 15 to 1 ⁇ 10 16 cm ⁇ 3 .
  • the contact resistance of the n-type buffer layer 14 with respect to the cathode electrode 6 increases. Therefore, in the ON state, injection of electrons from the cathode side of the termination region can be suppressed, and the recovery SOA can be increased.
  • FIG. FIG. 22 is a sectional view showing a semiconductor device according to the ninth embodiment of the present invention.
  • the n-type buffer layer 4 is a single layer, and the cathode structure of the termination region is also a single layer of the n-type layer 17. Thereby, the configuration can be further simplified as compared with the eighth embodiment.
  • FIG. FIG. 23 is a sectional view showing a semiconductor device according to the tenth embodiment of the present invention.
  • An n-type channel stopper buffer layer 20 is provided on the outermost periphery of the termination region.
  • An n-type channel stopper layer 21 and a p-type channel stopper layer 22 are provided in the n-type channel stopper buffer layer 20.
  • the peak concentration of the n-type channel stopper buffer layer 20 is higher than that of the n ⁇ -type drift layer 1.
  • the peak concentration of the n-type channel stopper layer 21 is higher than that of the n-type channel stopper buffer layer 20 and the p-type channel stopper layer 22. Thereby, a high recovery SOA can be realized.
  • FIG. FIG. 24 is a sectional view showing a semiconductor device according to the eleventh embodiment of the present invention.
  • an LNFLR (Linearly-Narrowed Field Limiting Ring) structure 23 is provided instead of a general p-type guard ring layer 15.
  • the LNFLR structure 23 is a plurality of p-type layers that are periodically arranged in parallel from the active region toward the termination region.
  • the plurality of p-type layers have a linear concentration gradient toward the termination region.
  • a RESURF (Reduced Surface Field) structure 24 is provided between the p-type anode layer 2 in the active region and the LNFLR structure 23.
  • the RESURF structure 24 has a deep p layer formed at the end of the active region and a p layer having the same diffusion depth as the diffusion layer of the LNFLR structure 23.
  • the dose of the RESURF structure 24 is 2 ⁇ 10 12 / m 2 and the width is 5 to 100 ⁇ m.
  • FIG. FIG. 25 is a cross-sectional view showing a semiconductor device according to Embodiment 12 of the present invention.
  • a VLD (Variation of Lateral Doping) structure 25 is provided in the present embodiment.
  • the VLD structure 25 has a deep p layer formed at the end of the active region, and a p layer having a gradient so as to connect the deep p layer and the depth of the LNFLR diffusion layer.
  • FIG. FIG. 26 is a sectional view showing a semiconductor device according to the thirteenth embodiment of the present invention.
  • An IGBT is provided in the active region, and an LNFLR structure 23 is provided in the termination region. Even in this case, an effect similar to that of the eleventh embodiment can be obtained.
  • the semiconductor device of the present application is not limited to one formed of silicon, and may be formed of a wide band gap semiconductor having a larger band gap than silicon.
  • the wide band gap semiconductor is, for example, silicon carbide, a gallium nitride-based material, or diamond.
  • a semiconductor device formed of such a wide band gap semiconductor has high voltage resistance and high allowable current density, and thus can be miniaturized.
  • a semiconductor module incorporating this device can also be miniaturized.
  • the heat resistance of the element is high, the heat dissipating fins of the heat sink can be miniaturized and the water cooling part can be air cooled, so that the semiconductor module can be further miniaturized.
  • the power loss of the element is low and the efficiency is high, the efficiency of the semiconductor module can be increased.
  • the low / medium withstand voltage class of 1200V or 1700V class has been described as an example.
  • the above effects can be obtained regardless of the breakdown voltage class.
  • n ⁇ type drift layer 1,19 p type anode layer, 3 n type cathode layer, 4,14 n type buffer layer, 6 cathode electrode, 12 p type collector layer, 13 p type cathode layer, 17 n type layer, 20 n-type channel stopper buffer layer, 21 n-type channel stopper layer, 22 p-type channel stopper layer, 23 LNFLR structure, 24 RESURF structure, 25 VLD structure

Landscapes

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Abstract

　ｎ－型ドリフト層（１）の上面にｐ型アノード層（２）が設けられている。ｎ－型ドリフト層（１）の下面にｎ型カソード層（３）が設けられている。ｎ－型ドリフト層（１）とｎ型カソード層（３）の間にｎ型バッファ層（４）が設けられている。ｎ型バッファ層（４）のピーク濃度は、ｎ－型ドリフト層（１）より高く、ｎ型カソード層（３）より低い。ｎ－型ドリフト層（１）とｎ型バッファ層（４）の接続部分におけるキャリア濃度の傾斜が２０～２０００ｃｍ－４である。

Description

半導体装置
　本発明は、高耐圧パワーモジュール（≧６００Ｖ）に用いられるダイオードなどの半導体装置に関する。
　１９５０年代の半導体黎明期以降、Ｓｉベースのｐ－ｉ－ｎダイオードにおける高周波発振現象（例えば非特許文献１参照）と破壊現象（例えば非特許文献２参照）について様々な研究がなされてきた。近年になって、高速動作化が進むパワーデバイスにおいて周辺回路の誤動作とデバイス自身のサージ破壊を招くこれらの現象が再び注目されてきた（例えば非特許文献３参照）。
　高速リカバリーダイオードにおいて、これらの現象が高Ｖｃｃ、高配線インダクタンス（Ｌｓ）、低動作温度、及び低電流密度（ＪＡ）等のハードリカバリー条件下で顕著になることが分かっている（例えば非特許文献５，１１参照）。高速リカバリーダイオードでは、厚いｎ－型ドリフト層又は厚いｎ型バッファ層の採用とライフタイム制御技術の適用等（例えば非特許文献５～７参照）、いわゆる”ソフトリカバリー化”によって、上記の課題が解決されてきた。しかし、これらの手法には、ＥＭＩ（Electromagnetic Compatibility）ノイズ、破壊耐量及びトータルロスのトレードオフ関係があり、高いレベルで両立させることが難しかった。
　一方、ＲＦＣダイオード（例えば非特許文献１０～１４参照）をはじめとする裏面にｐ＋型層を形成するダイオード（例えば非特許文献４，８，９参照）によって、ダイオードの主要特性は著しく向上された。しかし、さらなる開発課題として、リーク電流を下げることによる動作温度範囲の高温側への拡張、高電流密度領域のＶＦ（ダイオードのオン時の電圧降下）を下げることによる最大遮断電流密度の向上、及びバッファ構造を強化することによるアバランシェ耐量の向上が残されていた。
　また、ｎ－型ドリフト層とｎ型カソード層の間に両者の中間の不純物濃度を持つｎ型バッファ層を設けたダイオードが提案されている（例えば、特許文献１，２参照）。特許文献１にはｎ型バッファ層の濃度勾配の具体的な数値は記載されていないが、特許文献１の図３から濃度勾配は８×１０３ｃｍ－４と見積もることができる。また、特許文献２のｎ型バッファ層は非特許文献１０に記載の構成であり、その濃度勾配は１×１０５ｃｍ－４である。
日本特開２００７－１５８３２０号公報 日本特開２０１０－２８３１３２号公報
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　従来の半導体装置では、ｎ－型ドリフト層とｎ型バッファ層の接続部分におけるキャリア濃度の傾斜が８×１０３ｃｍ－４又は１×１０５ｃｍ－４と急峻であるため、接続部分の電界強度の高まりによってスナップオフが生じる。さらに、スナップオフをトリガーとして高周波発振が生じるという問題があった。
　また、従来のダイオードのＶＦとリカバリー損失ＥＲＥＣのトレードオフ特性は、重金属拡散や電子又はイオンの照射を用いライフタイム制御手法により調整されていた。しかし、電子又はイオン照射時の被照射体との照射角度や温度等により、ＶＦ、ＥＲＥＣのばらつきが大きい。また、チップ通電動作時の自己発熱により格子欠陥が変化して電気的特性が変動する。さらに、格子欠陥起因のリーク電流が大きいことにより高温動作時に熱暴走が発生する。このため、ライフタイム制御手法に頼らないＶＦ－ＥＲＥＣトレードオフ特性の制御手法の確立が望まれてきた。
　様々な用途にパワーデバイスが用いられるようになり、ＩＧＢＴ、ダイオード等にもアバランシェ耐量が要求されてきている。しかし、寄生のバイポーラトランジスタ構造を有する半導体装置では、そのような構造が無い半導体装置に比べてアバランシェ耐量が減少する。また、ＶＦ－ＥＲＥＣ特性の改善を狙ってｎ－型ドリフト層の厚みを薄くするとアバランシェ耐量が著しく低下する。また、寄生のバイポーラトランジスタ構造を有する半導体装置では、そのような構造が無い半導体装置に比べて最大可制御電流密度が低下する。
　本発明は、上述のような課題を解決するためになされたもので、第１の目的は高発振耐量を実現することができる半導体装置を得るものである。第２の目的は、ライフタイム制御手法に頼らずにＶＦ－ＥＲＥＣトレードオフ特性を改善し、アバランシェ耐量と最大可制御電流密度を向上することができる半導体装置を得るものである。
　本発明に係る半導体装置は、ｎ型ドリフト層と、前記ｎ型ドリフト層の上面に設けられたｐ型アノード層と、前記ｎ型ドリフト層の下面に設けられたカソード層と、前記ｎ型ドリフト層と前記カソード層の間に設けられたｎ型バッファ層とを備え、前記ｎ型バッファ層のピーク濃度は、前記ｎ型ドリフト層より高く、前記カソード層より低く、前記ｎ型ドリフト層と前記ｎ型バッファ層の接続部分におけるキャリア濃度の傾斜が２０～２０００ｃｍ－４であることを特徴とする。
　本発明により、高発振耐量を実現することができる。
本発明の実施の形態１に係る半導体装置を示す上面図である。 本発明の実施の形態１に係る半導体装置を示す下面図である。 図１及び図２のＩ－ＩＩに沿った断面図である。 深さに対するキャリア濃度を示す図である。 キャリア濃度の傾斜∇ｎｂｕｆｆｅｒに対するＶＦ、ＥＲＥＣ、Ｖｓｎａｐ－ｏｆｆ、ＪＡ（ｂｒｅａｋ）を示す図である。 本発明の実施の形態２に係る半導体装置を示す断面図である。 本発明の実施の形態３に係る半導体装置を示す断面図である。 比較例に係る半導体装置を示す断面図である。 シミュレーションに用いたｎ型バッファ層のピーク濃度と拡散深さを示す図である。 比較例と実施の形態３における耐圧波形のバッファ層の厚み依存性のシミュレーション結果を示す図である。 比較例と実施の形態３におけるｓｎａｐｐｙ　ｒｅｃｏｖｅｒｙ波形のＶｃｃ依存性のシミュレーション結果を示す図である。 比較例と実施の形態３におけるｓｎａｐｐｙ　ｒｅｃｏｖｅｒｙ波形のＶｃｃ依存性のシミュレーション結果を示す図である。 本発明の実施の形態４に係る半導体装置を示す裏面図である。 図１３のＩ－ＩＩに沿った断面図である。 図１３のＩＩＩ－ＩＶに沿った断面図である。 本発明の実施の形態４に係る半導体装置の変形例１を示す下面図である。 本発明の実施の形態４に係る半導体装置の変形例２を示す下面図である。 本発明の実施の形態５に係る半導体装置を示す断面図である。 本発明の実施の形態６に係る半導体装置を示す断面図である。 本発明の実施の形態７に係る半導体装置を示す断面図である。 本発明の実施の形態８に係る半導体装置を示す断面図である。 本発明の実施の形態９に係る半導体装置を示す断面図である。 本発明の実施の形態１０に係る半導体装置を示す断面図である。 本発明の実施の形態１１に係る半導体装置を示す断面図である。 本発明の実施の形態１２に係る半導体装置を示す断面図である。 本発明の実施の形態１３に係る半導体装置を示す断面図である。
　本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
　図１及び図２は、それぞれ本発明の実施の形態１に係る半導体装置を示す上面図及び下面図である。図３は、図１及び図２のＩ－ＩＩに沿った断面図である。ｎ－型ドリフト層１の上面にｐ型アノード層２が設けられている。ｎ－型ドリフト層１の下面にｎ型カソード層３が設けられている。
　ｎ－型ドリフト層１とｎ型カソード層３の間にｎ型バッファ層４が設けられている。ｎ型バッファ層４の不純物のピーク濃度は、ｎ－型ドリフト層１より高く、ｎ型カソード層３より低い。ｐ型アノード層２にアノード電極５がオーミック接触し、ｎ型カソード層３にカソード電極６がオーミック接触している。
　図４は、深さに対するキャリア濃度を示す図である。ｎ型バッファ層４の深さをＤｂｕｆｆｅｒ、ｎ型ドリフト層とｎ型バッファ層の接続部分におけるキャリア濃度の傾斜を濃度勾配∇ｎｂｕｆｆｅｒ［ｃｍ－４］、ｎ型バッファ層４中の実効ドーズ量をφｅｆｆ[ｃｍ－２]、ｎ－型ドリフト層１のキャリア濃度をｎ０[ｃｍ－３]とする。これらの関係は以下の数式で表される。
Figure JPOXMLDOC01-appb-M000001
　図５は、キャリア濃度の傾斜∇ｎｂｕｆｆｅｒに対するＶＦ、ＥＲＥＣ、Ｖｓｎａｐ－ｏｆｆ、ＪＡ（ｂｒｅａｋ）を示す図である。ＶＦはオン状態での電圧降下、ＥＲＥＣはリカバリー損失、Ｖｓｎａｐ－ｏｆｆはリカバリー時のオーバーシュート電圧、ＪＡ（ｂｒｅａｋ）は最大可制御電流密度である。このデータに基づいて、ＶＦ、ＥＲＥＣ、Ｖｓｎａｐ－ｏｆｆを低くし、ＪＡ（ｂｒｅａｋ）を高くするために、濃度勾配∇ｎｂｕｆｆｅｒを２０～２０００ｃｍ－４にする。なお、従来技術では濃度勾配が１０５ｃｍ－４程度であり、本実施の形態に比べて急峻であった。
　本実施の形態のようにｎ－型ドリフト層１とｎ型バッファ層４の接続部分のキャリア濃度が緩くブロードに分布した深いバッファ構造をＣＰＬ（Controlling Plasma Layer）バッファ構造と呼ぶ。このＣＰＬバッファ構造によりリカバリー時における同境界部分での電界強度の高まりを抑制することができる。この結果、カソード側の電界強度の高まりによって生じるスナップオフと、それをトリガーとして発生する高周波発振を防ぐことができるため、高発振耐量を実現することができる。
　また、ｎ型バッファ層４の実効ドーズ量φｅｆｆを、ｎ－型ドリフト層１の実効ドーズ量よりも高い１×１０１２～５×１０１２ｃｍ－２に設定する。これにより、ｎ型バッファ層４の総ドーズ量がｎ－型ドリフト層１の総ドーズ量と同程度になるため、ｎ－型ドリフト層１とｎ型バッファ層４の双方で耐圧を保持できる。従って、ｎ型バッファ層４が無い場合に比べて同等耐圧を保持するのに必要なｎ－型ドリフト層１の厚みを薄くでき、トータルロスを低減することができる。
　なお、ｎ－型ドリフト層１のキャリア濃度ｎ０は、耐圧クラスに依存して決定される。一例として、６００～６５００Ｖクラスの場合、キャリア濃度ｎ０は１×１０１２～１×１０１５ｃｍ－３である。ｎ型カソード層３の表面濃度は１×１０１９～５×１０２０ｃｍ３、拡散深さは０．５～２μｍである。ｎ型バッファ層４の厚みＤｂｕｆｆｅｒは上記の数式のとおりｎ０、∇ｎｂｕｆｆｅｒ、φｅｆｆの関数である。
　また、ｎ型バッファ層４のピーク濃度とｎ－型ドリフト層１のピーク濃度の比は１×１０－４～１×１０－１である。ｎ型バッファ層４とｎ－型ドリフト層１の深さの比は０．１～１０である。
実施の形態２．
　図６は、本発明の実施の形態２に係る半導体装置を示す断面図である。実施の形態１はダイオードであったが、本実施の形態はＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
　ｐ型アノード層２はｐ型ベース層であり、そのピーク濃度は１．０×１０１６～１．０×１０１８ｃｍ－３である。ｐ型アノード層２上のウエハ表面部に部分的にｐ＋型拡散層７とｎ＋型エミッタ層８が形成されている。ｎ＋型エミッタ層８のピーク濃度は１．０×１０１８～１．０×１０２１ｃｍ－３、深さは０．２～１．０μｍである。
　ｐ型アノード層２とｎ－型ドリフト層１の間にｎ＋型層９が形成されている。ｎ＋型層９は、ピーク濃度が１．０×１０１５～１．０×１０１７ｃｍ－３であり、深さがｐ型アノード層２より０．５～１．０μｍ深い。
　ｎ＋型エミッタ層８、ｐ型アノード層２及びｎ＋型層９を貫通するようにトレンチゲート１０が設けられている。トレンチゲート１０上には層間絶縁膜１１が設けられている。アノード電極５はエミッタ電極であり、ｐ＋型拡散層７に接続されている。ｎ型カソード層３の代わりにｐ型コレクタ層１２が設けられている。カソード電極６はコレクタ電極であり、ｐ型コレクタ層１２にオーミック接触する。
　ｎ型バッファ層４のピーク濃度は、ｎ－型ドリフト層１より高く、ｐ型コレクタ層１２より低い。そして、実施の形態１と同様に、ｎ－型ドリフト層１とｎ型バッファ層４の接続部分におけるキャリア濃度の傾斜を２０～２０００ｃｍ－４にする。そして、ｎ型バッファ層４の実効ドーズ量φｅｆｆを、ｎ－型ドリフト層１の実効ドーズ量よりも高い１×１０１２～５×１０１２ｃｍ－２に設定する。これにより、ＩＧＢＴの場合であっても実施の形態１と同様の効果を得ることができる。
実施の形態３．
　図７は、本発明の実施の形態３に係る半導体装置を示す断面図である。実施の形態１の単層のｎ型カソード層３の代わりに、ｎ型カソード層３とｐ型カソード層１３が横に並んで交互に配置されている。カソード電極６はｎ型カソード層３とｐ型カソード層１３にオーミック接触する。従って、ｐ型カソード層１３はカソード電極６を通じてｎ型カソード層３と短絡している。ｎ型カソード層３のピーク濃度はｐ型カソード層１３よりも高い。
　ｎ－型ドリフト層１の深さｔｎ－、ｎ型カソード層３の幅Ｗｎ、ｐ型カソード層１３の幅Ｗｐの間に以下の関係が成り立つ。
２ｔｎ－≧（Ｗｎ＋Ｗｐ）≧ｔｎ－／１０
　本実施の形態の効果を比較例と比較して説明する。具体的には、耐圧１７００Ｖに設計した本実施の形態と比較例のダイオードにおけるＶｒｒｍ、スナップオフ耐量とリカバリー耐量に対するｎ型バッファ層４のピーク濃度と拡散深さの依存性について説明する。図８は、比較例に係る半導体装置を示す断面図である。比較例にはｎ型バッファ層４が無く、ｎ型カソード層３が単層である。
　ここで、非特許文献１４の図４のピーク電圧Ｖｓｎａｐ－ｏｆｆに対するリカバリー条件の許容度合いをスナップオフ耐量と呼ぶ。スナップオフ耐量が高いほど、高印加電圧、低電流、低温、高速電流遮断等、いわゆるハードリカバリー条件下での動作が許容できる。また、非特許文献１４の図７に表される印加電圧Ｖｃｃと最大遮断電流密度ＪＡ（ｂｒｅａｋ）からなる安全動作領域をリカバリー耐量と呼ぶ。リカバリー耐量が高いほど、高印加電圧、大電流密度条件でのリカバリー動作が許容できる。
　図９は、シミュレーションに用いたｎ型バッファ層のピーク濃度と拡散深さを示す図である。この図のようにドーズ量を３．７５×１０１２ｃｍ－２に固定し、三角形近似で設定したピーク濃度と拡散深さを設定してガウス分布に近いｎ型バッファ層４を模擬した。また、ｎ型バッファ層４の厚みに関わらず、ｎ－型ドリフト層１の厚みは一定とした。
　図１０は、比較例と実施の形態３における耐圧波形のバッファ層の厚み依存性のシミュレーション結果を示す図である。何れのダイオードも耐圧１７００Ｖに設計している。図１１，１２は、比較例と実施の形態３におけるｓｎａｐｐｙ　ｒｅｃｏｖｅｒｙ波形のＶｃｃ依存性のシミュレーション結果を示す図である。ｎ型バッファ層４のピーク濃度は５×１０１６ｃｍ－３、ｎ型バッファ層４の厚みは図１１では１．５μｍ、図１２では５０μｍである。
　比較例では、主接合部での電界強度の高まりによるインパクトイオン化で発生した電子がｎ－型ドリフト層１中の高電界によってカソード側に走行する。これにより、電子の濃度がバッファ層中のキャリア濃度を上回ることで、ポアソン方程式の関係からｎ型バッファ層４中の電界の傾きが逆になり、主接合に加えてカソード側でも電界強度が高まる。従って、比較例では、ｎ型バッファ層４が厚いほど、ＪＲ＝１０Ａ／ｃｍ２程度から負性微分抵抗ＮＤＲの特性がより顕著に現れる。ＪＲ＝１００～１０００Ａ／ｃｍ２辺りでは、主接合とカソード側の両方でインパクトイオン化が発生し、主接合側とカソード側の双方からｎ－型ドリフト層１中に電子と正孔が供給され、２次降伏に至る。
　一方、本実施の形態では、耐圧波形にＮＤＲ特性が現れず、ｎ型バッファ層４が薄い場合には耐圧波形のＪＲ＝１Ａ／ｃｍ２あたりで２次降伏が現れる。この小電流領域での２次降伏は、ダイオードのリカバリーＳＯＡにおける最大遮断電流密度の低下やアバランシェ耐量の低下を招くことから、２次降伏の発生ポイントを大電流化することが求められる。その一方で、ＮＤＲ特性を示すようなダイオード構造は、リカバリー時にカソード側の電界が持ち上がることで電圧サージとスナップオフが発生し、それをトリガーとして高周波発振が発生しやすい（図１１，１２を参照）。このため、ダイオードの耐圧波形は、ＮＤＲ特性や２次降伏によるＳ字カーブを示さず、直線的なラインに近づける必要がある。図１０から読み取るとｎ型バッファ層４は厚いほうが良いことになる。
　しかし、ｎ－型ドリフト層１の厚みを一定として単にｎ型バッファ層４を厚くすると、オン状態における抵抗成分が大きくなり、ＶＦの増加（悪化）を招く。そこで、本実施の形態ではｎ－型ドリフト層１とｎ型バッファ層４の接続部分におけるキャリア濃度の傾斜を２０～２０００ｃｍ－４とする。このように接続部分における濃度変化を緩くすることで、耐圧波形の２次降伏及びＮＤＲを防ぎ、ＶＦの増加を抑えながら、リカバリー時における接続部分での電界強度の高まりを抑制することができる。この結果、カソード側の電界強度の高まりによって生じるスナップオフと、それをトリガーとして発生する高周波発振を防ぐことができるため、高発振耐量を実現することができる。
　また、（Ｗｎ＋Ｗｐ）で表される幅をＲＦＣセルピッチと呼ぶ。ＲＦＣセルピッチを細かくすると、ＶＦは増加し、ＥＲＥＣは減少する。即ち、ＶＦ－ＥＲＥＣトレードオフカーブが高速側にシフトする。従って、インバータへ組み込むフリーホイールダイオードに本実施の形態を適用する場合に、用途に合わせてＲＦＣセルピッチを調整することでＶＦ－ＥＲＥＣトレードオフ特性を調整することができる。ただし、ＲＦＣセルピッチを細かく設定し過ぎると、スナップオフ耐量が低下し、逆に粗く設定し過ぎるとリカバリー耐量が低下する。
　また、（Ｗｐ／（Ｗｎ＋Ｗｐ））で表される割合をＲＦＣセルショート率と呼ぶ。ＲＦＣセルショート率を小さくすると、ＶＦは増加し、ＥＲＥＣは減少する。即ち、ＶＦ－ＥＲＥＣトレードオフカーブが高速側にシフトする。従って、インバータへ組み込むフリーホイールダイオードに本実施の形態を適用する場合に、用途に合わせてＲＦＣセルショート率を調整することでＶＦ－ＥＲＥＣトレードオフ特性を調整することができる。ただし、ＲＦＣセルショート率を小さく設定し過ぎると、スナップオフ耐量が低下し、クロスポイントが増加し、逆に大きく設定し過ぎるとリカバリー耐量が低下する。
　このように、本実施の形態では、ＲＦＣセルピッチ又はＲＦＣセルショート率を調整することで、ライフタイム制御手法に頼らずにＶＦ－ＥＲＥＣトレードオフ特性を制御することができる。
　また、ｐ型カソード層１３のドーズ量を少なくすると、スナップオフ耐量は低下するが、ＥＲＥＣとリーク電流を抑制することができる。Ｐ型カソード層１３のドーズ量を増やすとその逆の結果が得られる。これに対して本実施の形態ではスナップオフ耐量とリカバリー耐量が確保でき、ｐ型カソード層１３のドーズ量の設定許容範囲を拡大することができる。
　単純なｐ－ｎ接合ではＶＦの温度依存性は基本的に正であり、温度が上がると電流が流れやすくなる。パワーチップを並列に接続した大容量のパワーモジュールにおいてチップの温度分布に偏りが生じると、発熱量が大きいチップにさらに電流が流れて発熱するという正の帰還が発生し、モジュールの破壊を引き起こす可能性がある。そこで、室温のＶＦカーブと高温のＶＦカーブが交差する電流値（クロスポイント）は低いほうが望ましい。本実施の形態では、アノードとカソードの実効的なドーズ量を下げ、双方からのキャリア注入効率を下げることができるため、低い電流値でのクロスポイントを実現することができる。
　また、カソード電極６がｎ型カソード層３にオーム接触し、ｐ型カソード層１３にショットキー接触するようにしてもよい。カソード電極６とｐ型カソード層１３の間のショットキー障壁差が大きいことで、寄生のｐｎｐトランジスタに対して抵抗成分が付加されたのと同様の状態になり、寄生のｐｎｐトランジスタ動作によるデバイス縦方向の電流を抑制することができる。この結果、高リカバリーＳＯＡと高アバランシェ耐量を実現することができる。
実施の形態４．
　図１３は、本発明の実施の形態４に係る半導体装置を示す裏面図である。図１４は図１３のＩ－ＩＩに沿った断面図である。実施の形態３の単層のｎ型バッファ層４の代わりに、ｎ型バッファ層４とｎ型バッファ層１４が横に並んで交互に配置されている。ｎ型バッファ層４はｎ－型ドリフト層１とｎ型カソード層３の間に設けられ、ｎ型バッファ層１４はｎ－型ドリフト層１とｐ型カソード層１３の間に設けられている。ｎ型バッファ層４，１４のピーク濃度は、ｎ－型ドリフト層１より高く、ｎ型カソード層３より低い。ｎ型バッファ層４のピーク濃度はｎ型バッファ層１４よりも高い。その他の構成は実施の形態３と同様である。
　図１５は図１３のＩＩＩ－ＩＶに沿った断面図である。ｐ型アノード層２が設けられた領域が活性領域であり、それより外側の領域が終端領域である。終端領域のアノード側には一般的なｐ型ガードリング層１５が設けられ、終端領域の最外周部にｎ型チャネルストッパ層１６が設けられている。ｐ型ガードリング層１５のピーク濃度はｐ型アノード層２より高く、ｎ型チャネルストッパ層１６のピーク濃度はｎ－型ドリフト層１より高い。
　終端領域のカソード構造は、ｐ型アノード層２の最外周部から活性領域側に距離ＷＧＲ：１０～５００ｕｍ離れた位置から始まる。終端領域のカソード構造はｎ型層１７とｐ型層１８の二層構造である。
　本実施の形態では、ｎ型カソード層３上のｎ型バッファ層４のドーズ量を高くすることで、オン状態でのカソード側からの電子の注入効率が高まる。また、Ｌ負荷回路での誘導起電力を印加して装置をアバランシェ状態に至らせた際に空乏層がｐ型カソード層１３まで到達し難くなり、耐圧波形のＮＤＲ（２次降伏）が抑制される。この結果、低ＶＦと高アバランシェ耐量を実現することができる。アバランシェ状態の許容度合いをアバランシェ耐量と呼ぶ。
　また、ｎ型カソード層３とｐ型カソード層１３はストライプパターンである。これにより、想定するｎ型カソード層３とｐ型カソード層１３の比を反映させたパターンを簡単に設計することができる。
　図１６は、本発明の実施の形態４に係る半導体装置の変形例１を示す下面図である。このように終端領域のカソードがｎ型であっても上記と同様の効果を得ることができる。
　図１７は、本発明の実施の形態４に係る半導体装置の変形例２を示す下面図である。ｎ型カソード層３がドットパターンである。これにより、コーナー部にも配慮したパターン設計が可能となり、均一なデバイス動作を実現することができる。この結果、高リカバリーＳＯＡを実現することができる。なお、ｐ型カソード層１３がドットパターンでも同様の効果を得ることができる。
実施の形態５．
　図１８は、本発明の実施の形態５に係る半導体装置を示す断面図である。ｎ型バッファ層４の深さがｎ型バッファ層１４よりも深い。その他の構成は実施の形態４と同じである。この場合でも実施の形態４と同様の効果を得ることができる。
実施の形態６．
　図１９は、本発明の実施の形態６に係る半導体装置を示す断面図である。実施の形態４の単層のｐ型アノード層２の代わりに、ｐ型アノード層２とｐ型アノード層１９が横に並んで交互に配置されている。アノード電極５はｐ型アノード層２，１９にオーミック接触する。従って、ｐ型アノード層１９はアノード電極５を通じてｐ型アノード層２と短絡している。ｐ型アノード層１９のピーク濃度はｐ型アノード層２よりも低い。ｐ型アノード層２とｐ型アノード層１９のピーク濃度比が０．５～５００である。
　低濃度のｐ型アノード層１９を設けたことでオン状態におけるアノード側の注入効率が抑制されるため、オン状態のアノード側のキャリア濃度が低下し、発振のトリガーであるカソード側の電界強度の持ち上がりを抑制することができる。また、オン状態にｎ－型ドリフト層１内のキャリアが少ないため、リカバリー時に終端領域と活性領域の境界部にキャリアが集中して破壊に至る現象を抑制することができる。この結果、高リカバリーＳＯＡ、高発振耐量、低ＶＦ、低クロスポイント、高サージ電流耐量を実現することができる。
実施の形態７．
　図２０は、本発明の実施の形態７に係る半導体装置を示す断面図である。ｐ型アノード層１９がｐ型アノード層２の上面の一部のみに設けられている。ｐ型アノード層２の深さに対するｐ型アノード層１９の深さの比が０．１～０．９である。この場合でも実施の形態６と同様の効果を得ることができる。
実施の形態８．
　図２１は、本発明の実施の形態８に係る半導体装置を示す断面図である。終端領域のｎ－型ドリフト層１の下面に単層のｎ型層１７のみが設けられている。カソード電極６がｎ型層１７に接触して電気的に接続されている。ｎ型層１７は１×１０１５～１×１０１６ｃｍ－３のピーク濃度を持つ。これにより、ｎ型バッファ層１４はカソード電極６に対して接触抵抗が大きくなる。従って、オン状態において終端領域のカソード側からの電子の注入を抑え、リカバリーＳＯＡを高めることができる。
実施の形態９．
　図２２は、本発明の実施の形態９に係る半導体装置を示す断面図である。ｎ型バッファ層４が単層であり、かつ終端領域のカソード構造もｎ型層１７の単層である。これにより実施の形態８よりも更に構成を簡略化できる。
実施の形態１０．
　図２３は、本発明の実施の形態１０に係る半導体装置を示す断面図である。終端領域の最外周部にｎ型チャネルストッパバッファ層２０が設けられている。ｎ型チャネルストッパバッファ層２０中にｎ型チャネルストッパ層２１及びｐ型チャネルストッパ層２２が設けられている。ｎ型チャネルストッパバッファ層２０のピーク濃度はｎ－型ドリフト層１より高い。ｎ型チャネルストッパ層２１のピーク濃度はｎ型チャネルストッパバッファ層２０及びｐ型チャネルストッパ層２２より高い。これにより、高リカバリーＳＯＡを実現することができる。
実施の形態１１．
　図２４は、本発明の実施の形態１１に係る半導体装置を示す断面図である。一般的なｐ型ガードリング層１５の代わりにＬＮＦＬＲ（Linearly-Narrowed Field Limiting Ring）構造２３が設けられている。ＬＮＦＬＲ構造２３は、活性領域から終端領域に向かって周期的に並列する複数のｐ型層である。この複数のｐ型層は終端領域に向かって線形な濃度勾配を持つ。
　活性領域のｐ型アノード層２とＬＮＦＬＲ構造２３の間にＲＥＳＵＲＦ(Reduced Surface Field)構造２４が設けられている。ＲＥＳＵＲＦ構造２４は、活性領域端に形成した深いｐ層と、ＬＮＦＬＲ構造２３の拡散層と同じ拡散深さのｐ層を有する。ＲＥＳＵＲＦ構造２４のドーズ量は２×１０１２／ｍ２、幅は５～１００ｕｍである。ＲＥＳＵＲＦ構造２４を設けることでリカバリー時の電界ピークを緩和することができる。
実施の形態１２．
　図２５は、本発明の実施の形態１２に係る半導体装置を示す断面図である。実施の形態１１のＲＥＳＵＲＦ構造２４の代わりに、本実施の形態ではＶＬＤ(Variation of Lateral Doping)構造２５が設けられている。ＶＬＤ構造２５は活性領域端に形成した深いｐ層と、この深いｐ層とＬＮＦＬＲ拡散層の深さを接続するように勾配を持たせたｐ層とを有する。
実施の形態１３．
　図２６は、本発明の実施の形態１３に係る半導体装置を示す断面図である。活性領域にＩＧＢＴが設けられ、終端領域にＬＮＦＬＲ構造２３が設けられている。この場合でも実施の形態１１と同様の効果を得ることができる。
　なお、本願の半導体装置は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体装置は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された装置を用いることで、この装置を組み込んだ半導体モジュールも小型化できる。また、素子の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、素子の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
　また、上記の実施の形態では１２００Ｖ又は１７００Ｖクラスの低・中耐圧クラスを例にとって説明した。しかし、耐圧クラスに関係なく上記の効果を得ることができる。
１　ｎ－型ドリフト層、２，１９　ｐ型アノード層、３　ｎ型カソード層、４，１４　ｎ型バッファ層、６　カソード電極、１２　ｐ型コレクタ層、１３　ｐ型カソード層、１７　ｎ型層、２０　ｎ型チャネルストッパバッファ層、２１　ｎ型チャネルストッパ層、２２　ｐ型チャネルストッパ層、２３　ＬＮＦＬＲ構造、２４　ＲＥＳＵＲＦ構造、２５　ＶＬＤ構造

Claims (15)

  1. 　ｎ型ドリフト層と、
    　前記ｎ型ドリフト層の上面に設けられたｐ型アノード層と、
    　前記ｎ型ドリフト層の下面に設けられたカソード層と、
    　前記ｎ型ドリフト層と前記カソード層の間に設けられたｎ型バッファ層とを備え、
    　前記ｎ型バッファ層のピーク濃度は、前記ｎ型ドリフト層より高く、前記カソード層より低く、
    　前記ｎ型ドリフト層と前記ｎ型バッファ層の接続部分におけるキャリア濃度の傾斜が２０～２０００ｃｍ－４であることを特徴とする半導体装置。
  2. 　前記ｎ型バッファ層の実効ドーズ量は１×１０１２～５×１０１２ｃｍ－２であり、前記ｎ型ドリフト層よりも高いことを特徴とする請求項１に記載の半導体装置。
  3. 　前記カソード層はｎ型であることを特徴とする請求項１又は２に記載の半導体装置。
  4. 　前記カソード層はｐ型であることを特徴とする請求項１又は２に記載の半導体装置。
  5. 　前記カソード層は、横に並んで配置されたｎ型カソード層とｐ型カソード層を有することを特徴とする請求項１又は２に記載の半導体装置。
  6. 　前記ｎ型バッファ層は、前記ｎ型ドリフト層と前記ｎ型カソード層の間に設けられた第１のｎ型バッファ層と、前記ｎ型ドリフト層と前記ｐ型カソード層の間に設けられた第２のｎ型バッファ層とを有し、
    　前記第１のｎ型バッファ層のピーク濃度は、前記第２のｎ型バッファ層よりも高いことを特徴とする請求項５に記載の半導体装置。
  7. 　前記ｎ型カソード層にオーム接触し、前記ｐ型カソード層にショットキー接触するカソード電極を更に備えることを特徴とする請求項５又は６に記載の半導体装置。
  8. 　前記ｎ型カソード層と前記ｐ型カソード層がストライプパターンであることを特徴とする請求項５～７の何れか１項に記載の半導体装置。
  9. 　前記ｎ型カソード層又は前記ｐ型カソード層がドットパターンであることを特徴とする請求項５～７の何れか１項に記載の半導体装置。
  10. 　前記ｐ型アノード層は、第１のｐ型アノード層と、前記第１のｐ型アノード層よりもピーク濃度が低い第２のｐ型アノード層とを有し、
    　前記第１のｐ型アノード層と前記第２のｐ型アノード層のピーク濃度比が０．５～５００であることを特徴とする請求項１～９の何れか１項に記載の半導体装置。
  11. 　前記第１のｐ型アノード層の深さに対する前記第２のｐ型アノード層の深さの比が０．１～０．９であることを特徴とする請求項１０に記載の半導体装置。
  12. 　終端領域において前記ｎ型ドリフト層の下面に設けられ、１×１０１５～１×１０１６ｃｍ－３のピーク濃度を持つｎ型層と、
    　前記カソード層と前記ｎ型層に接触して電気的に接続されたカソード電極とを備えることを特徴とする請求項１～１１の何れか１項に記載の半導体装置。
  13. 　終端領域の最外周部に設けられたｎ型チャネルストッパバッファ層と、
    　前記ｎ型チャネルストッパバッファ層中に設けられたｎ型チャネルストッパ層及びｐ型チャネルストッパ層とを有し、
    　前記ｎ型チャネルストッパバッファ層のピーク濃度は前記ｎ型ドリフト層より高く、
    　前記ｎ型チャネルストッパ層のピーク濃度は前記ｎ型チャネルストッパバッファ層及び前記ｐ型チャネルストッパ層より高いことを特徴とする請求項１～１２の何れか１項に記載の半導体装置。
  14. 　終端領域に設けられたＬＮＦＬＲ（Linearly-Narrowed Field Limiting Ring）構造と、
    　前記ｐ型アノード層の外端部に設けられたＲＥＳＵＲＦ（Reduced Surface Field）構造とを更に備えることを特徴とする請求項１～１３の何れか１項に記載の半導体装置。
  15. 　終端領域に設けられたＬＮＦＬＲ構造と、
    　前記ｐ型アノード層の外端部に設けられたＶＬＤ（Variation of Lateral Doping）構造とを更に備えることを特徴とする請求項１～１３の何れか１項に記載の半導体装置。
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