JP2001326830A - デジタルフェーズロックループ - Google Patents
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- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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-
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- H03L2207/50—All digital phase-locked loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【課題】 デジタルフェーズロックループを使用した改
良したシステムを提供する。 【解決手段】 本システムは、全デジタル回路構成及び
スタンダードセル構造から構成されたデジタルフェーズ
ロックループ(PLL)を有している。該デジタルPL
Lはデジタル周波数合成器とデジタル位相検知器とを有
している。該デジタル位相合成器は、複数個のデジタル
チェーンを包含するデジタルDLLと、非グリッチMU
Xと、位相アキュムレータとを包含している。該デジタ
ル位相検知器はデジタル周波数合成器と電気的に結合さ
れており、入力基準信号のエッジを合成された信号のエ
ッジと比較して該入力基準信号のエッジと該合成された
信号のエッジとの間の位相エラーを表すデジタルコード
情報を供給する。
良したシステムを提供する。 【解決手段】 本システムは、全デジタル回路構成及び
スタンダードセル構造から構成されたデジタルフェーズ
ロックループ(PLL)を有している。該デジタルPL
Lはデジタル周波数合成器とデジタル位相検知器とを有
している。該デジタル位相合成器は、複数個のデジタル
チェーンを包含するデジタルDLLと、非グリッチMU
Xと、位相アキュムレータとを包含している。該デジタ
ル位相検知器はデジタル周波数合成器と電気的に結合さ
れており、入力基準信号のエッジを合成された信号のエ
ッジと比較して該入力基準信号のエッジと該合成された
信号のエッジとの間の位相エラーを表すデジタルコード
情報を供給する。
Description
【0001】
【発明の属する技術分野】本発明は、大略、フェーズロ
ックループを使用するシステムに関するものであって、
更に詳細には、デジタルフェーズロックループを利用す
るシステムに関するものである。
ックループを使用するシステムに関するものであって、
更に詳細には、デジタルフェーズロックループを利用す
るシステムに関するものである。
【0002】
【従来の技術】コンピュータ、モニタ、フラットパネル
ディスプレイ、無線通信装置、携帯電話、高速二方向デ
ジタルトランシーバ、ページング装置等の多様な電子装
置は、例えばクロック信号、垂直同期及び水平同期信
号、拡散スペクトル及びデジタル無線通信信号等のこの
ような装置と関連する他の信号と位相同期された複数個
の同期信号を使用する。同期機能の重要な部分は、通
常、フェーズロックループ回路によって取扱われる。位
相比較器又は位相検知器が単一位相同期処理における主
要な機能的なコンポーネントを構成している。
ディスプレイ、無線通信装置、携帯電話、高速二方向デ
ジタルトランシーバ、ページング装置等の多様な電子装
置は、例えばクロック信号、垂直同期及び水平同期信
号、拡散スペクトル及びデジタル無線通信信号等のこの
ような装置と関連する他の信号と位相同期された複数個
の同期信号を使用する。同期機能の重要な部分は、通
常、フェーズロックループ回路によって取扱われる。位
相比較器又は位相検知器が単一位相同期処理における主
要な機能的なコンポーネントを構成している。
【0003】フェーズロックループ回路は、従来、全て
アナログ回路構成を使用して製造されている。フェーズ
ロックループにおけるアナログ位相検知器は位相差を表
すために例えば電圧信号等のアナログ出力信号を発生す
る。フェーズロックループにおいては、例えば、このア
ナログ信号は例えば電圧制御型オシレータ(VCO)等
の周波数源を制御することが可能である。VCOから出
力される周波数信号における高精度の調節はアナログ位
相検知器用の非常に精密なカスタムアナログ回路設計及
びコンポーネントに依存する場合がある。
アナログ回路構成を使用して製造されている。フェーズ
ロックループにおけるアナログ位相検知器は位相差を表
すために例えば電圧信号等のアナログ出力信号を発生す
る。フェーズロックループにおいては、例えば、このア
ナログ信号は例えば電圧制御型オシレータ(VCO)等
の周波数源を制御することが可能である。VCOから出
力される周波数信号における高精度の調節はアナログ位
相検知器用の非常に精密なカスタムアナログ回路設計及
びコンポーネントに依存する場合がある。
【0004】殆どのアナログ回路設計の場合におけるよ
うに、アナログフェーズロックループはノイズ信号、温
度変動、製造処理変動によって影響される。更に、アナ
ログ回路の精度を増加させることは、著しい付加的なコ
ンポーネントコスト及び多数の製造繰返しを必要とする
場合がある。更に、アナログ回路設計は精密なフェーズ
ロックループ回路を構成する場合に大きな回路面積を必
要とする傾向がある。更に、どのようなアナログ回路設
計の場合にもそうであるように、ある設計を新たな回路
製造プロセスへ移植するために設計時間が長くなる傾向
がある。あるアナログフェーズロックループを新たな製
造プロセスへ移す場合に、設計努力及び危険性は元の設
計の場合と実質的に同じである。
うに、アナログフェーズロックループはノイズ信号、温
度変動、製造処理変動によって影響される。更に、アナ
ログ回路の精度を増加させることは、著しい付加的なコ
ンポーネントコスト及び多数の製造繰返しを必要とする
場合がある。更に、アナログ回路設計は精密なフェーズ
ロックループ回路を構成する場合に大きな回路面積を必
要とする傾向がある。更に、どのようなアナログ回路設
計の場合にもそうであるように、ある設計を新たな回路
製造プロセスへ移植するために設計時間が長くなる傾向
がある。あるアナログフェーズロックループを新たな製
造プロセスへ移す場合に、設計努力及び危険性は元の設
計の場合と実質的に同じである。
【0005】前述した装置の全てにおいてデジタル回路
の人気が高まると共に、(1)より小さな面積の回路設
計を占有するより小型でよりコンパクトな装置となり、
(2)新たな技術に対して容易に適合可能な回路設計を
必要とする回路製造技術において連続して改良がなさ
れ、(3)より高い精度の信号位相同期に対する要求が
増加する傾向となる。然しながら、このような電子装置
用の高精度の全デジタル位相比較器回路が存在しておら
ず、且つ上述したような従来技術の欠点を解消する技術
が存在していない。
の人気が高まると共に、(1)より小さな面積の回路設
計を占有するより小型でよりコンパクトな装置となり、
(2)新たな技術に対して容易に適合可能な回路設計を
必要とする回路製造技術において連続して改良がなさ
れ、(3)より高い精度の信号位相同期に対する要求が
増加する傾向となる。然しながら、このような電子装置
用の高精度の全デジタル位相比較器回路が存在しておら
ず、且つ上述したような従来技術の欠点を解消する技術
が存在していない。
【0006】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、高精度で同期信号間の位相差を測定するこ
とが可能な技術を提供することを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、高精度で同期信号間の位相差を測定するこ
とが可能な技術を提供することを目的とする。
【0007】
【課題を解決するための手段】PC内部のグラフィック
カードは、典型的に、グラフィックアクセリレータIC
及びフレームバッファを包含している。グラフィックア
クセリレータは、メモリ内においてデータのフレームを
発生し、次いでアナログへ変換し且つアナログVGAケ
ーブルを介してLCDモニタへ送信する。アナログデー
タに加えて、水平及び垂直同期信号が送信される。アナ
ログ出力ストリームを発生するために使用されるクロッ
クデータは送信されず、LCDモニタにおいて正確に再
生することの困難性を増加させる。液晶ディスプレイ
(LCD)技術に基づいたフラットパネルモニタがパソ
コンディスプレイ市場に迅速に浸透している。フラット
パネルモニタは従来のCRTモニタと比較して性能上の
有益性を提供するものであるが、PC業界は、それをデ
スクトップPC環境内へしっくりと組込む上でチャレン
ジに直面している。寸法、重量、パワーの点での利点に
加えて、フラットパネルモニタは画像の鮮明さを改善す
る。フラットパネルモニタはデジタル装置であり、且つ
アナログCRT技術と比較して、パネルエレクトロニク
スにおいてデジタル技術の利点を有している。フラット
パネルモニタにおける各ピクセル要素はマイクロリソグ
ラフィによって画定されており、その結果、CRTにお
ける電子ビームと蛍光体ドットの曖昧なオーバーラップ
と異なり、ピクセル面積は精密に画定されている。
カードは、典型的に、グラフィックアクセリレータIC
及びフレームバッファを包含している。グラフィックア
クセリレータは、メモリ内においてデータのフレームを
発生し、次いでアナログへ変換し且つアナログVGAケ
ーブルを介してLCDモニタへ送信する。アナログデー
タに加えて、水平及び垂直同期信号が送信される。アナ
ログ出力ストリームを発生するために使用されるクロッ
クデータは送信されず、LCDモニタにおいて正確に再
生することの困難性を増加させる。液晶ディスプレイ
(LCD)技術に基づいたフラットパネルモニタがパソ
コンディスプレイ市場に迅速に浸透している。フラット
パネルモニタは従来のCRTモニタと比較して性能上の
有益性を提供するものであるが、PC業界は、それをデ
スクトップPC環境内へしっくりと組込む上でチャレン
ジに直面している。寸法、重量、パワーの点での利点に
加えて、フラットパネルモニタは画像の鮮明さを改善す
る。フラットパネルモニタはデジタル装置であり、且つ
アナログCRT技術と比較して、パネルエレクトロニク
スにおいてデジタル技術の利点を有している。フラット
パネルモニタにおける各ピクセル要素はマイクロリソグ
ラフィによって画定されており、その結果、CRTにお
ける電子ビームと蛍光体ドットの曖昧なオーバーラップ
と異なり、ピクセル面積は精密に画定されている。
【0008】フラットパネルモニタ適用において使用さ
れている殆どのLCDモジュールはデジタルインターフ
ェースを必要とする。これらのデジタルインターフェー
スは今日のパソコンのアナロググラフィック出力へ接続
する上で困難性を発生させている。PCからフラットパ
ネルによって必要とされるデジタル信号へアナログ信号
を変換するために高価で且つ複雑なアナログ回路ボード
が使用されている。従来、ユーザはフラットパネルモニ
タの画像品質の利点の全てを実現することが可能なもの
ではなかった。何故ならば、これらのボードはデジタル
ソースデータをそれがPC内に存在したように完全に再
生することが可能なものではなかったからである。
れている殆どのLCDモジュールはデジタルインターフ
ェースを必要とする。これらのデジタルインターフェー
スは今日のパソコンのアナロググラフィック出力へ接続
する上で困難性を発生させている。PCからフラットパ
ネルによって必要とされるデジタル信号へアナログ信号
を変換するために高価で且つ複雑なアナログ回路ボード
が使用されている。従来、ユーザはフラットパネルモニ
タの画像品質の利点の全てを実現することが可能なもの
ではなかった。何故ならば、これらのボードはデジタル
ソースデータをそれがPC内に存在したように完全に再
生することが可能なものではなかったからである。
【0009】これらのインターフェースのチャレンジ及
びユーザの期待がフラットパネルモニタのエレクトロニ
クス条件を設定している。PC環境との互換性即ち適合
性は、クロックを適切に再生させ且つPCからのアナロ
グデータをデジタル形式へ変換させることから始まる。
びユーザの期待がフラットパネルモニタのエレクトロニ
クス条件を設定している。PC環境との互換性即ち適合
性は、クロックを適切に再生させ且つPCからのアナロ
グデータをデジタル形式へ変換させることから始まる。
【0010】同期信号が再生プロセッサによって使用さ
れてピクセルクロックを発生する。新たなピクセルクロ
ックがアナログ・デジタル変換器によって使用されてデ
ジタル形式における入力データを捕獲する。デジタル信
号再生プロセスは3つのステップからなっている。同期
及びビデオタイミング情報が、最初に、使用されてアナ
ログケーブルを駆動するグラフィックカードのビデオモ
ードを決定する。次いで、モード検知回路がクロック回
復回路、即ちフェーズロックループ(PLL)をプログ
ラムしてピクセルクロックを発生する。最後に、ピクセ
ルクロックがアナログ・デジタル変換器へ供給され、そ
れは、入力したアナログ赤、緑、青(RGB)信号をデ
ジタルフォーマットへ変換する。LCDモニタにおいて
の第一ステップにおいて、アナログサブシステムがグラ
フィックICのビデオモードを検知すべく試みる。検知
されたモードに基づいて、フェーズロックループは水平
同期当たりある数のピクセルクロックを発生すべくプロ
グラムされる。次いで、アナログ・デジタル変換器がこ
の再生されたクロックを使用してデジタル出力を発生す
る。
れてピクセルクロックを発生する。新たなピクセルクロ
ックがアナログ・デジタル変換器によって使用されてデ
ジタル形式における入力データを捕獲する。デジタル信
号再生プロセスは3つのステップからなっている。同期
及びビデオタイミング情報が、最初に、使用されてアナ
ログケーブルを駆動するグラフィックカードのビデオモ
ードを決定する。次いで、モード検知回路がクロック回
復回路、即ちフェーズロックループ(PLL)をプログ
ラムしてピクセルクロックを発生する。最後に、ピクセ
ルクロックがアナログ・デジタル変換器へ供給され、そ
れは、入力したアナログ赤、緑、青(RGB)信号をデ
ジタルフォーマットへ変換する。LCDモニタにおいて
の第一ステップにおいて、アナログサブシステムがグラ
フィックICのビデオモードを検知すべく試みる。検知
されたモードに基づいて、フェーズロックループは水平
同期当たりある数のピクセルクロックを発生すべくプロ
グラムされる。次いで、アナログ・デジタル変換器がこ
の再生されたクロックを使用してデジタル出力を発生す
る。
【0011】本発明は従来技術の欠点を解消する高精度
の全デジタルフェーズロックループ及び高精度のデジタ
ル位相比較器回路を具備する電子装置を提供するもので
ある。本発明の好適実施例に基づくデジタル位相測定シ
ステムは、例えば1ナノ秒より小さな高精度で2つのデ
ジタル信号の間の位相差を測定する。本システムは通常
のデジタル応用特定集積回路(ASIC)設計の流れに
よって合成することが可能な全デジタル位相比較器回路
を使用する。
の全デジタルフェーズロックループ及び高精度のデジタ
ル位相比較器回路を具備する電子装置を提供するもので
ある。本発明の好適実施例に基づくデジタル位相測定シ
ステムは、例えば1ナノ秒より小さな高精度で2つのデ
ジタル信号の間の位相差を測定する。本システムは通常
のデジタル応用特定集積回路(ASIC)設計の流れに
よって合成することが可能な全デジタル位相比較器回路
を使用する。
【0012】本発明の好適実施例によれば、デジタル位
相比較器回路は、以下に詳細に説明するように、対称的
な組の組合わせ論理ゲートと結合されている複数個の遅
延要素チェーンの新規な形態を使用している。この新規
な回路構成は例えば1ナノ秒以下で2つのデジタル信号
のエッジ間の到着時間における差を正確に測定する。そ
の測定値はデジタル時間遅延ビットパターンへエンコー
ドされ、該パターンは、例えば、デジタル信号周波数発
生回路を調節するために制御器によって使用することが
可能である。この新規な回路構成は、好適には、スタン
ダードセルを使用して集積回路装置内に組込まれる。こ
のような構成はカスタム設計及びコンポーネントを効果
的に回避することが可能である。本発明の特定の利点と
しては、遅延要素チェーンが、好適には、非常に微細に
細分化されているということである。換言すると、離散
遅延要素の場合であっても、各遅延要素に対する非常に
短い時間遅延が非常に微細な時間分解能とすることを可
能としている。従って、時間において微細な分解能を得
るためにアナログ設計に対する条件が緩和されている。
更に、例えば平均化等の更なる数値的フィルタ処理によ
って高い実効精度とするためにデジタル測定を洗練させ
ることが可能である。
相比較器回路は、以下に詳細に説明するように、対称的
な組の組合わせ論理ゲートと結合されている複数個の遅
延要素チェーンの新規な形態を使用している。この新規
な回路構成は例えば1ナノ秒以下で2つのデジタル信号
のエッジ間の到着時間における差を正確に測定する。そ
の測定値はデジタル時間遅延ビットパターンへエンコー
ドされ、該パターンは、例えば、デジタル信号周波数発
生回路を調節するために制御器によって使用することが
可能である。この新規な回路構成は、好適には、スタン
ダードセルを使用して集積回路装置内に組込まれる。こ
のような構成はカスタム設計及びコンポーネントを効果
的に回避することが可能である。本発明の特定の利点と
しては、遅延要素チェーンが、好適には、非常に微細に
細分化されているということである。換言すると、離散
遅延要素の場合であっても、各遅延要素に対する非常に
短い時間遅延が非常に微細な時間分解能とすることを可
能としている。従って、時間において微細な分解能を得
るためにアナログ設計に対する条件が緩和されている。
更に、例えば平均化等の更なる数値的フィルタ処理によ
って高い実効精度とするためにデジタル測定を洗練させ
ることが可能である。
【0013】
【発明の実施の形態】図1を参照すると、本発明の好適
実施例に基づいて、新規なフラットパネルモニタシステ
ム100がデジタル位相検知器を包含しているデジタル
フェーズロックループ108を有している。新規なフラ
ットパネルモニタシステム100は、例えば、グラフィ
ック制御器から受取った(ビデオインターフェース10
2を介して)アナログ信号104,106を同期させる
ためにデジタルフェーズロックループ108を使用して
おり且つこれらのアナログ信号の高精度デジタル表現を
フラットパネルモニタ120における動作回路へ結合さ
せる。アナログ信号はモニタディスプレイ120におけ
るピクセルを駆動するための赤、緑、青の情報106か
ら構成されている。例えば、3つの異なるワイヤ上の3
つの異なる電圧レベルが赤、緑、青の情報106を供給
し、それがアナログ・デジタル変換器(ADC)モジュ
ール112を介してモニタディスプレイ120へ結合さ
れる。制御器110がデジタルPLL108及びADC
モジュール112へ電気的に結合されており、システム
100のデジタル動作及びモードをモニタし且つシステ
ム100の動作モードに従ってデジタルPLL108の
動作を制御する。
実施例に基づいて、新規なフラットパネルモニタシステ
ム100がデジタル位相検知器を包含しているデジタル
フェーズロックループ108を有している。新規なフラ
ットパネルモニタシステム100は、例えば、グラフィ
ック制御器から受取った(ビデオインターフェース10
2を介して)アナログ信号104,106を同期させる
ためにデジタルフェーズロックループ108を使用して
おり且つこれらのアナログ信号の高精度デジタル表現を
フラットパネルモニタ120における動作回路へ結合さ
せる。アナログ信号はモニタディスプレイ120におけ
るピクセルを駆動するための赤、緑、青の情報106か
ら構成されている。例えば、3つの異なるワイヤ上の3
つの異なる電圧レベルが赤、緑、青の情報106を供給
し、それがアナログ・デジタル変換器(ADC)モジュ
ール112を介してモニタディスプレイ120へ結合さ
れる。制御器110がデジタルPLL108及びADC
モジュール112へ電気的に結合されており、システム
100のデジタル動作及びモードをモニタし且つシステ
ム100の動作モードに従ってデジタルPLL108の
動作を制御する。
【0014】垂直同期信号(V−sync)及び水平同
期信号(H−sync)は、典型的に2つの付加的な別
々のワイヤ上に存在しており、モニタディスプレイのス
クリーン上の画像をラスター化するために一般的なディ
スプレイ同期を与える。H−sync信号104はデジ
タルPLL108へ電気的に結合される。然しながら、
ディスプレイスクリーンのピクセルにわたって画像を同
期的にラスター化させるためにモニタディスプレイ12
0を駆動するためのピクセルクロックは信号ケーブル上
において入手可能なものではない。フラットパネルモニ
タシステム100は部分的に基準H−sync信号に基
づいたデジタルピクセルクロック信号を発生するために
グラフィックディスプレイエンジンを使用している。例
えば、システム100の動作モードに基づいて、グラフ
ィックディスプレイエンジンはフラットパネルディスプ
レイモニタ120のピクセルを同期的に駆動するために
H−sync信号間において1,000個のピクセルク
ロックを発生する。即ち、システム100はH−syn
c時間期間(周期)を1,000で分割し、非常に微細
な位相分解能でフラットパネルモニタディスプレイ12
0における例えばLCDピクセル要素等のピクセルを駆
動する。従って、合成されたピクセルクロック信号は非
常に正確な周波数及び位相分解能を有しており、典型的
に、1ナノ秒以下である。システム100は、この例に
おいては、フラットパネルモニタ120用に予め選択し
たビデオモードに依存してH−sync期間と合成した
クロック期間との間に1,000又は2,000又はそ
れより高い分割比で分割するために非常に精密なフェー
ズルックループ108を必要とする。
期信号(H−sync)は、典型的に2つの付加的な別
々のワイヤ上に存在しており、モニタディスプレイのス
クリーン上の画像をラスター化するために一般的なディ
スプレイ同期を与える。H−sync信号104はデジ
タルPLL108へ電気的に結合される。然しながら、
ディスプレイスクリーンのピクセルにわたって画像を同
期的にラスター化させるためにモニタディスプレイ12
0を駆動するためのピクセルクロックは信号ケーブル上
において入手可能なものではない。フラットパネルモニ
タシステム100は部分的に基準H−sync信号に基
づいたデジタルピクセルクロック信号を発生するために
グラフィックディスプレイエンジンを使用している。例
えば、システム100の動作モードに基づいて、グラフ
ィックディスプレイエンジンはフラットパネルディスプ
レイモニタ120のピクセルを同期的に駆動するために
H−sync信号間において1,000個のピクセルク
ロックを発生する。即ち、システム100はH−syn
c時間期間(周期)を1,000で分割し、非常に微細
な位相分解能でフラットパネルモニタディスプレイ12
0における例えばLCDピクセル要素等のピクセルを駆
動する。従って、合成されたピクセルクロック信号は非
常に正確な周波数及び位相分解能を有しており、典型的
に、1ナノ秒以下である。システム100は、この例に
おいては、フラットパネルモニタ120用に予め選択し
たビデオモードに依存してH−sync期間と合成した
クロック期間との間に1,000又は2,000又はそ
れより高い分割比で分割するために非常に精密なフェー
ズルックループ108を必要とする。
【0015】ノイズ、温度、製造処理変動等によって比
較的影響されることのないアナログ回路設計によって精
密なフェーズロック周波数源を提供することは非常にチ
ャレンジに富んでおり且つ高価である。本発明の顕著な
利点は、全デジタル解決方法を提供しており、それがノ
イズ、温度、製造処理変動に対する影響の多くを回避し
ているということである。本発明の好適実施例に基づく
精密な計算は精密なアナログコンポーネントを使用する
のではなく全てデジタル領域において行われる。本発明
の別の顕著な利点は、それが全デジタル領域解決方法で
あるので、信号合成の精度及び安定性を非常に高い且つ
任意の大きさへ増加させることが可能であるということ
である。
較的影響されることのないアナログ回路設計によって精
密なフェーズロック周波数源を提供することは非常にチ
ャレンジに富んでおり且つ高価である。本発明の顕著な
利点は、全デジタル解決方法を提供しており、それがノ
イズ、温度、製造処理変動に対する影響の多くを回避し
ているということである。本発明の好適実施例に基づく
精密な計算は精密なアナログコンポーネントを使用する
のではなく全てデジタル領域において行われる。本発明
の別の顕著な利点は、それが全デジタル領域解決方法で
あるので、信号合成の精度及び安定性を非常に高い且つ
任意の大きさへ増加させることが可能であるということ
である。
【0016】図2を参照すると、本発明の実施例に基づ
くデジタルフェーズロックループ(DPLL)108
が、出力212において合成されたH−sync信号を
発生するデジタル周波数シンセサイザー発生器を有して
いる。DPLL108は、更に、デジタル位相検知器2
24を有しており、それは入力223における基準H−
sync信号と相対的なH−sync信号の位相を測定
する。デジタル制御器及びデジタルループフィルタ21
8が高度に精密な周波数の合成を発生する全体的なプロ
セスを制御する。デジタル位相検知器224は位相エラ
ー信号を発生し且つその位相エラー信号を制御バス22
2を介してシステム制御器218へ結合させる。制御器
218は、例えばローパスフィルタ等のデジタルループ
フィルタを動作させて信号周波数及び位相における不所
望な変化を積分し、且つ制御器218は、次いで、周波
数合成モジュール202へフィードバック信号を供給す
る。本発明の好適実施例によれば、システム全体はフィ
ードバック制御システムとして動作する。
くデジタルフェーズロックループ(DPLL)108
が、出力212において合成されたH−sync信号を
発生するデジタル周波数シンセサイザー発生器を有して
いる。DPLL108は、更に、デジタル位相検知器2
24を有しており、それは入力223における基準H−
sync信号と相対的なH−sync信号の位相を測定
する。デジタル制御器及びデジタルループフィルタ21
8が高度に精密な周波数の合成を発生する全体的なプロ
セスを制御する。デジタル位相検知器224は位相エラ
ー信号を発生し且つその位相エラー信号を制御バス22
2を介してシステム制御器218へ結合させる。制御器
218は、例えばローパスフィルタ等のデジタルループ
フィルタを動作させて信号周波数及び位相における不所
望な変化を積分し、且つ制御器218は、次いで、周波
数合成モジュール202へフィードバック信号を供給す
る。本発明の好適実施例によれば、システム全体はフィ
ードバック制御システムとして動作する。
【0017】精度を増加させ、設計の移植性を与え、変
動する温度、ノイズ及び製造プロセスによる影響を受け
ないために、システム100がデジタルモードで動作す
るために、位相検知器224は、好適には、デジタル出
力を発生する。従って、この位相検知器224は非常に
精密な時間・デジタル変換を発生する位相検知器のカテ
ゴリに属する。本発明の好適実施例によれば、位相検知
器224の付加的な特徴は、位相検知器224が全てデ
ジタルコンポーネント又は合成可能なコンポーネントか
ら構成されているということである。
動する温度、ノイズ及び製造プロセスによる影響を受け
ないために、システム100がデジタルモードで動作す
るために、位相検知器224は、好適には、デジタル出
力を発生する。従って、この位相検知器224は非常に
精密な時間・デジタル変換を発生する位相検知器のカテ
ゴリに属する。本発明の好適実施例によれば、位相検知
器224の付加的な特徴は、位相検知器224が全てデ
ジタルコンポーネント又は合成可能なコンポーネントか
ら構成されているということである。
【0018】デジタルフェーズロックループ108は周
波数合成器、位相検知器224、ループフィルタ218
を有している。この例においては、周波数合成器は遅延
測定・コンフィギュレーション(形態)調節ブロック
(デジタルDLL)202、位相アキュムレータ20
8、非グリッチマルチプレクサ206、トグルフリップ
フロップ210、及び不図示の基準クロック発生器を有
している。これらのデジタルコンポーネントの結合はデ
ジタル周波数合成器を構成している。32ビット数が位
相アキュムレータ208へ供給される場合には、高精度
の周波数信号が合成されたクロック出力212において
発生される。この周波数合成器サブシステムは32ビッ
トの固定された精度数をとり且つ最大で1/2基準クロ
ックまでの精密な周波数において50%デューティサイ
クルクロックを発生する。一方、該サブシステムは最大
で基準クロック周波数までの精密な周波数において低デ
ューティサイクルパルストレーンを発生する。
波数合成器、位相検知器224、ループフィルタ218
を有している。この例においては、周波数合成器は遅延
測定・コンフィギュレーション(形態)調節ブロック
(デジタルDLL)202、位相アキュムレータ20
8、非グリッチマルチプレクサ206、トグルフリップ
フロップ210、及び不図示の基準クロック発生器を有
している。これらのデジタルコンポーネントの結合はデ
ジタル周波数合成器を構成している。32ビット数が位
相アキュムレータ208へ供給される場合には、高精度
の周波数信号が合成されたクロック出力212において
発生される。この周波数合成器サブシステムは32ビッ
トの固定された精度数をとり且つ最大で1/2基準クロ
ックまでの精密な周波数において50%デューティサイ
クルクロックを発生する。一方、該サブシステムは最大
で基準クロック周波数までの精密な周波数において低デ
ューティサイクルパルストレーンを発生する。
【0019】デジタルDLL202は基準クロックの位
相遅延されたものを発生し、基準クロックを均等に分割
し、例えば8個の位相に分割する。デジタルDLL20
2はデジタル的にプログラム可能な遅延要素から構成さ
れている複数個(この例においては2個)の遅延チェー
ン、及び該遅延をフェーズロックさせ且つ活性化させる
べき1個の遅延チェーンを選択するべく形態を特定する
制御システムから構成されている。このサブシステムに
ついて後により詳細に説明する。
相遅延されたものを発生し、基準クロックを均等に分割
し、例えば8個の位相に分割する。デジタルDLL20
2はデジタル的にプログラム可能な遅延要素から構成さ
れている複数個(この例においては2個)の遅延チェー
ン、及び該遅延をフェーズロックさせ且つ活性化させる
べき1個の遅延チェーンを選択するべく形態を特定する
制御システムから構成されている。このサブシステムに
ついて後により詳細に説明する。
【0020】位相アキュムレータ208は精密な数で基
準クロック期間を分割し且つ時間において正確な時刻に
おいて1個のパルスを得るためにデジタルDLL202
の1つのタップを選択する。このパルスは、50%デュ
ーティサイクルクロックが必要である場合には、トグル
フリップフロップ210を介して進行する。位相アキュ
ムレータ208は、好適には、パイプライン型アーキテ
クチャカウンタである。位相アキュムレータ208は非
グリッチMUX206と補間を行って基準クロック周波
数まで全てグリッチが存在しないパルスを選択する。こ
のことは従来技術のシステムにおいて得ることが不可能
な本発明の顕著な利点である。このサブシステムについ
ては後により詳細に説明する。このエッジ選択用周波数
合成回路は、従来、サンプルした基準クロックを出力ク
ロックへ変換するためにデジタル・アナログ変換器、フ
ィルタ、比較器を使用していた典型的なデジタル周波数
合成回路と比較して著しく良好である。それはポータブ
ル即ち移植可能であるという利点を有しており、より少
ないチップ面積を使用し、且つ50%のデューティサイ
クルにおいて最大で1/2基準クロックの高い出力周波
数範囲を有している。この周波数合成回路の欠点は、遅
延細分化及び同期ノイズによる影響に起因する本質的な
ジッターが存在しているということである。
準クロック期間を分割し且つ時間において正確な時刻に
おいて1個のパルスを得るためにデジタルDLL202
の1つのタップを選択する。このパルスは、50%デュ
ーティサイクルクロックが必要である場合には、トグル
フリップフロップ210を介して進行する。位相アキュ
ムレータ208は、好適には、パイプライン型アーキテ
クチャカウンタである。位相アキュムレータ208は非
グリッチMUX206と補間を行って基準クロック周波
数まで全てグリッチが存在しないパルスを選択する。こ
のことは従来技術のシステムにおいて得ることが不可能
な本発明の顕著な利点である。このサブシステムについ
ては後により詳細に説明する。このエッジ選択用周波数
合成回路は、従来、サンプルした基準クロックを出力ク
ロックへ変換するためにデジタル・アナログ変換器、フ
ィルタ、比較器を使用していた典型的なデジタル周波数
合成回路と比較して著しく良好である。それはポータブ
ル即ち移植可能であるという利点を有しており、より少
ないチップ面積を使用し、且つ50%のデューティサイ
クルにおいて最大で1/2基準クロックの高い出力周波
数範囲を有している。この周波数合成回路の欠点は、遅
延細分化及び同期ノイズによる影響に起因する本質的な
ジッターが存在しているということである。
【0021】位相比較器サブシステム224はH−sy
nc信号エッジを合成したH−sync(出力クロック
周波数をカウンタで割算することによって発生される)
と比較し且つ時間における位相エラーを表すデジタル数
を出力する。このサブシステムは近似ロック条件にある
場合に広い調節範囲と高い精度(ns以下)の両方を与
える。このことを達成するために、それは粗及び微細位
相測定に分解される。粗位相測定は、この例において
は、2つのH−syncパルス到着の間のクロック期間
をカウントするカウンタを有している。微細位相調節
は、本発明によれば、2つの長い遅延チェーンを介して
2つのH−syncパルスを送給し且つ遅延タップの単
位で位相差を決定する。この新規な微細位相測定サブシ
ステムは従来得ることが不可能であった顕著な利点を与
えている。それについては後に詳細に説明する。
nc信号エッジを合成したH−sync(出力クロック
周波数をカウンタで割算することによって発生される)
と比較し且つ時間における位相エラーを表すデジタル数
を出力する。このサブシステムは近似ロック条件にある
場合に広い調節範囲と高い精度(ns以下)の両方を与
える。このことを達成するために、それは粗及び微細位
相測定に分解される。粗位相測定は、この例において
は、2つのH−syncパルス到着の間のクロック期間
をカウントするカウンタを有している。微細位相調節
は、本発明によれば、2つの長い遅延チェーンを介して
2つのH−syncパルスを送給し且つ遅延タップの単
位で位相差を決定する。この新規な微細位相測定サブシ
ステムは従来得ることが不可能であった顕著な利点を与
えている。それについては後に詳細に説明する。
【0022】位相検知器224は2つのH−sync信
号、即ち基準H−sync信号と合成したH−sync
信号との間の位相差を測定する。注意すべきことである
が、この適用例においては、合成したH−sync信号
はNで割算した合成したクロック出力周波数であり、尚
NはH−sync信号の間のクロック信号の数である。
想起されるように、この適用例においては、合成したク
ロック信号はフラットパネルモニタ120用のLCDデ
ィスプレイのピクセル要素に対するタイミングを駆動す
る。次いで、マイクロ制御器218内部のコードの一部
であるループフィルタがデジタルループフィルタ機能を
実行し、それは任意のフィルタ機能に対してプログラム
可能である。この例においては、該フィルタは位相エラ
ー信号をフィルタし且つ新たな位相アキュムレータ値を
形成し、次いでバス222を介して位相アキュムレータ
208をアップデートするための一次ローパスフィルタ
である。更に、周波数測定ブロック226は出力212
において合成されたクロック信号の実際の周波数を肯定
的にチェックする手段を提供している。このことは、位
相のみの測定は不明確な場合があり、一方周波数は明確
な測定であるので有用なものである。
号、即ち基準H−sync信号と合成したH−sync
信号との間の位相差を測定する。注意すべきことである
が、この適用例においては、合成したH−sync信号
はNで割算した合成したクロック出力周波数であり、尚
NはH−sync信号の間のクロック信号の数である。
想起されるように、この適用例においては、合成したク
ロック信号はフラットパネルモニタ120用のLCDデ
ィスプレイのピクセル要素に対するタイミングを駆動す
る。次いで、マイクロ制御器218内部のコードの一部
であるループフィルタがデジタルループフィルタ機能を
実行し、それは任意のフィルタ機能に対してプログラム
可能である。この例においては、該フィルタは位相エラ
ー信号をフィルタし且つ新たな位相アキュムレータ値を
形成し、次いでバス222を介して位相アキュムレータ
208をアップデートするための一次ローパスフィルタ
である。更に、周波数測定ブロック226は出力212
において合成されたクロック信号の実際の周波数を肯定
的にチェックする手段を提供している。このことは、位
相のみの測定は不明確な場合があり、一方周波数は明確
な測定であるので有用なものである。
【0023】デジタルループフィルタは、好適には、シ
ステム全体を制御する埋込型マイクロコントローラ(μ
C)218内においてソフトウエアで実現される。ソフ
トウエアデジタルループフィルタは、ASICの内部又
は外部で抵抗及びコンデンサから構成されるRCループ
フィルタと比較した場合に、プログラム可能性、及びノ
イズ及び温度のドリフトに対する免疫性という利点を有
している。該マイクロコントローラは、通常、H−sy
nc位相測定の間に数1,000個のプロセッサクロッ
クが使用可能であるので、計算性能の低いものとするこ
とが可能である。このサブシステムについては後により
詳細に説明する。
ステム全体を制御する埋込型マイクロコントローラ(μ
C)218内においてソフトウエアで実現される。ソフ
トウエアデジタルループフィルタは、ASICの内部又
は外部で抵抗及びコンデンサから構成されるRCループ
フィルタと比較した場合に、プログラム可能性、及びノ
イズ及び温度のドリフトに対する免疫性という利点を有
している。該マイクロコントローラは、通常、H−sy
nc位相測定の間に数1,000個のプロセッサクロッ
クが使用可能であるので、計算性能の低いものとするこ
とが可能である。このサブシステムについては後により
詳細に説明する。
【0024】例えばI/Oマッピング228及びプログ
ラム及びデータメモリ220等のその他のサポート回路
ブロックが存在している。メモリ220は図2に示した
ような揮発性メモリとすることが可能である。一方、メ
モリ220は制御器218に対するプログラム及びパラ
メータを収容することの可能な非揮発性メモリとするこ
とが可能である。制御器218によって行われるループ
フィルタ機能は、例えば、メモリ220における再形態
特定可能なパラメータ及びプログラムコードによって調
節することが可能である。
ラム及びデータメモリ220等のその他のサポート回路
ブロックが存在している。メモリ220は図2に示した
ような揮発性メモリとすることが可能である。一方、メ
モリ220は制御器218に対するプログラム及びパラ
メータを収容することの可能な非揮発性メモリとするこ
とが可能である。制御器218によって行われるループ
フィルタ機能は、例えば、メモリ220における再形態
特定可能なパラメータ及びプログラムコードによって調
節することが可能である。
【0025】出力216における合成されたH−syn
c信号は入力223において基準H−sync信号の位
相整合された同期したものを供給する。合成されたH−
sync信号は入力基準H−sync信号の同期したも
のとして使用することが可能である。アナログ・デジタ
ル変換器モジュール112は入力106において赤、
緑、青電圧レベルをデジタル化する。フラットパネルモ
ニタ120におけるディスプレイはデジタル型であり且
つそれはディスプレイのクロック源として例えば出力1
16におけるこのDPLL108から出力される合成さ
れたクロックを使用する。更に、合成されたH−syn
c信号及び合成されたV−sync信号はRGBデジタ
ルクロック信号でディスプレイのピクセルのラスター化
を同期的に駆動し且つディスプレイスクリーンにおける
全てのラインの垂直リフレッシュ及び各水平ラインのリ
フレッシュを駆動するために使用される。従って、ビデ
オインピーダンス102からのアナログビデオデータ
は、全て、デジタル形態へ変換され、次いで、アナログ
・デジタル変換器112の下流側のデジタル論理回路へ
同期的に送給されてフラットパネルモニタディスプレイ
120をアナログビデオデータを非常に精密に表現する
同期デジタル信号で駆動する。上述した全デジタル解決
方法は従来のシステムにおいては得られることが不可能
であった本発明の顕著な利点である。
c信号は入力223において基準H−sync信号の位
相整合された同期したものを供給する。合成されたH−
sync信号は入力基準H−sync信号の同期したも
のとして使用することが可能である。アナログ・デジタ
ル変換器モジュール112は入力106において赤、
緑、青電圧レベルをデジタル化する。フラットパネルモ
ニタ120におけるディスプレイはデジタル型であり且
つそれはディスプレイのクロック源として例えば出力1
16におけるこのDPLL108から出力される合成さ
れたクロックを使用する。更に、合成されたH−syn
c信号及び合成されたV−sync信号はRGBデジタ
ルクロック信号でディスプレイのピクセルのラスター化
を同期的に駆動し且つディスプレイスクリーンにおける
全てのラインの垂直リフレッシュ及び各水平ラインのリ
フレッシュを駆動するために使用される。従って、ビデ
オインピーダンス102からのアナログビデオデータ
は、全て、デジタル形態へ変換され、次いで、アナログ
・デジタル変換器112の下流側のデジタル論理回路へ
同期的に送給されてフラットパネルモニタディスプレイ
120をアナログビデオデータを非常に精密に表現する
同期デジタル信号で駆動する。上述した全デジタル解決
方法は従来のシステムにおいては得られることが不可能
であった本発明の顕著な利点である。
【0026】図3及び4を参照すると、粗及び微細位相
エラー測定モジュール224のより詳細な構成が本発明
の好適実施例に基づいて示されている。粗及び微細位相
エラー測定モジュール224は時間・デジタル変換器と
して呼称される位相検知器のタイプのものである。図3
に示した微細位相測定回路及び図4に示した粗位相測定
回路は、各々、時間・デジタル変換器である。時間測定
値はデジタルコードへ変換される。
エラー測定モジュール224のより詳細な構成が本発明
の好適実施例に基づいて示されている。粗及び微細位相
エラー測定モジュール224は時間・デジタル変換器と
して呼称される位相検知器のタイプのものである。図3
に示した微細位相測定回路及び図4に示した粗位相測定
回路は、各々、時間・デジタル変換器である。時間測定
値はデジタルコードへ変換される。
【0027】粗位相エラー測定はカウンタ402を比較
用の2つの相対的な信号でトリガすることによって行わ
れる。カウンタ402は合成信号か又は基準H−syn
c信号のいずれかの最初に到着するH−sync信号で
トリガし且つカウント動作を開始する。カウンタ402
は、次のH−sync信号が到着し且つカウント停止を
トリガするまで、時間インクリメント(増分)をカウン
トする。このことは使用中のクロックの非常に粗い細分
化を与え、それは、例えば、システム100において1
00MHzとすることが可能である。この粗位相測定は
2つの相対的な信号の位相を比較するための非常に大き
な時間範囲を与える。然しながら、システム100が2
つの相対的な信号の位相の間におけるロックに近づく
と、位相比較器224は例えば1ナノ秒以下の2つの相
対的な信号の位相の間の非常に微細な差異を測定する。
本発明の好適実施例に基づく状態マシン404が位相比
較器224を制御して位相エラー測定値に到達する。
用の2つの相対的な信号でトリガすることによって行わ
れる。カウンタ402は合成信号か又は基準H−syn
c信号のいずれかの最初に到着するH−sync信号で
トリガし且つカウント動作を開始する。カウンタ402
は、次のH−sync信号が到着し且つカウント停止を
トリガするまで、時間インクリメント(増分)をカウン
トする。このことは使用中のクロックの非常に粗い細分
化を与え、それは、例えば、システム100において1
00MHzとすることが可能である。この粗位相測定は
2つの相対的な信号の位相を比較するための非常に大き
な時間範囲を与える。然しながら、システム100が2
つの相対的な信号の位相の間におけるロックに近づく
と、位相比較器224は例えば1ナノ秒以下の2つの相
対的な信号の位相の間の非常に微細な差異を測定する。
本発明の好適実施例に基づく状態マシン404が位相比
較器224を制御して位相エラー測定値に到達する。
【0028】次いで、システム100が、図3に示した
ような、高精度微細位相エラー測定回路を使用して2つ
の相対的な信号の間の位相における非常に小さな差異を
測定する。微細位相エラー測定回路301は全デジタル
回路構成を有している。それは、従って、上述した全デ
ジタル構成の全ての利点を有している。注意すべきこと
であるが、このような時間における小さな差異において
は、カウンタ回路は、通常、実際的なものではなく、従
って、微細位相エラー測定は2つの信号の間の時間にお
けるサブナノ秒即ち1ナノ秒以下の差異を計算するため
に新規な回路構成を使用している。
ような、高精度微細位相エラー測定回路を使用して2つ
の相対的な信号の間の位相における非常に小さな差異を
測定する。微細位相エラー測定回路301は全デジタル
回路構成を有している。それは、従って、上述した全デ
ジタル構成の全ての利点を有している。注意すべきこと
であるが、このような時間における小さな差異において
は、カウンタ回路は、通常、実際的なものではなく、従
って、微細位相エラー測定は2つの信号の間の時間にお
けるサブナノ秒即ち1ナノ秒以下の差異を計算するため
に新規な回路構成を使用している。
【0029】2つの遅延チェーン302が対向する時間
配向状態で配列されており、2つの夫々の相対的な信号
によって駆動され、例えば、第一遅延チェーンは基準H
−sync信号によって駆動され且つ第二遅延チェーン
は合成されたH−sync信号によって駆動される。第
一遅延チェーンにおける第一遅延要素306の出力がD
フリップフロップ310の第一入力を駆動し、一方第二
遅延チェーンの最後の遅延要素308の出力がDフリッ
プフロップ310の例えばクロック入力等の第二入力を
駆動する。図3に示したように、2つの遅延チェーン3
02における遅延要素の構成、及びDフリップフロップ
の入力の駆動が2つの相対的な信号の比較を与える。
配向状態で配列されており、2つの夫々の相対的な信号
によって駆動され、例えば、第一遅延チェーンは基準H
−sync信号によって駆動され且つ第二遅延チェーン
は合成されたH−sync信号によって駆動される。第
一遅延チェーンにおける第一遅延要素306の出力がD
フリップフロップ310の第一入力を駆動し、一方第二
遅延チェーンの最後の遅延要素308の出力がDフリッ
プフロップ310の例えばクロック入力等の第二入力を
駆動する。図3に示したように、2つの遅延チェーン3
02における遅延要素の構成、及びDフリップフロップ
の入力の駆動が2つの相対的な信号の比較を与える。
【0030】特に、2つの遅延チェーン302の各々は
「反対の方向」に走行しておりそれらの位相が比較され
る信号のうちの1つを担持する。各対のタップ(各遅延
チェーンから1個のタップ)が対称的なフリップフロッ
プ310として作用する1組の組合わせ論理へ接続され
ている。換言すると、1つの信号が「D」ポートへ移行
し且つ1つの信号が「クロック」ヘ移行する。信号エッ
ジ到着イベントの終りにおいて(制御ブロック310に
よって制御される)、各フリップフロップ310の出力
ビットはどの信号が最初に到着したかを表す1ビット結
果を有している。フリップフロップ310の対称的な側
面は、各信号が同一の(可及的にカスタムレイアウトな
しで)負荷を経験し且つそれが「公正なレース」である
ように遅延させることである。この例においては、64
個のこのようなタップ対及びフリップフロップ310が
存在しているので、64個の全出力ビットは2つの信号
エッジの間の相対的な時間又は位相遅延の温度計型測定
値を表す。これら2つの信号の間のゼロ遅延値、即ちゼ
ロの時間差は半分の温度計ビットをオンとさせ、且つ半
分のビットをオフとさせる。時間遅延測定の精度は各遅
延チェーン要素の遅延時間に依存し、それは、例えば、
約0.2nsである。
「反対の方向」に走行しておりそれらの位相が比較され
る信号のうちの1つを担持する。各対のタップ(各遅延
チェーンから1個のタップ)が対称的なフリップフロッ
プ310として作用する1組の組合わせ論理へ接続され
ている。換言すると、1つの信号が「D」ポートへ移行
し且つ1つの信号が「クロック」ヘ移行する。信号エッ
ジ到着イベントの終りにおいて(制御ブロック310に
よって制御される)、各フリップフロップ310の出力
ビットはどの信号が最初に到着したかを表す1ビット結
果を有している。フリップフロップ310の対称的な側
面は、各信号が同一の(可及的にカスタムレイアウトな
しで)負荷を経験し且つそれが「公正なレース」である
ように遅延させることである。この例においては、64
個のこのようなタップ対及びフリップフロップ310が
存在しているので、64個の全出力ビットは2つの信号
エッジの間の相対的な時間又は位相遅延の温度計型測定
値を表す。これら2つの信号の間のゼロ遅延値、即ちゼ
ロの時間差は半分の温度計ビットをオンとさせ、且つ半
分のビットをオフとさせる。時間遅延測定の精度は各遅
延チェーン要素の遅延時間に依存し、それは、例えば、
約0.2nsである。
【0031】温度計結果をエンコードするのに幾つかの
態様が存在している。最も簡単なものは、1つの状態か
ら別の状態への温度計に沿っての遷移点を見つけ出すこ
とである。然しながら、この場合には、例えば温度計が
単調的なものでない場合には、ビットの和のアプローチ
が堅牢性を与える。
態様が存在している。最も簡単なものは、1つの状態か
ら別の状態への温度計に沿っての遷移点を見つけ出すこ
とである。然しながら、この場合には、例えば温度計が
単調的なものでない場合には、ビットの和のアプローチ
が堅牢性を与える。
【0032】8個の遅延要素が示されているが、遅延要
素の好適な数は例えば64,128又はそれ以上の大き
なものである。より大きな数の遅延要素は比較されるべ
き2つの信号のエッジに対してより大きな「ランディン
グゾーン(着地ゾーン)」を与える。サンプルラッチ3
16がフリップフロップ310の出力を捕獲する。制御
器312がラッチ制御線314を介してサンプルラッチ
イベントを制御する。ビット加算ツリー318が、温度
計型測定値、即ちこの例においてはラッチ316からの
測定値を5ビット又は6ビットのコードへ変換する。従
って、例えば、対称的なフリップフロップ310の出力
における遅延チェーン上に64個のタップがある場合に
は、64ビットである。該ビットのうちの幾つかはオン
であり且つそのうちの幾つかはオフである。図3におい
て上から下にかけてフリップフロップ310の出力は温
度計のように表われる。ビット加算ツリー318へ移行
する数は1へ設定される出力の数へ加算される。この和
は2つの相対的な信号のうちのどのエッジが最初に到着
したかを表すスコアを与える。従って、例えば、2つの
信号エッジが同じ時間に到着した場合には、その出力は
同数の0及び1であり、且つそのスコアは合計で数32
となる(即ち、全部で64個の可能な出力のうちの半
分)。この数は6ビットでエンコードされる。従って、
32のスコアはゼロの差異を表す。
素の好適な数は例えば64,128又はそれ以上の大き
なものである。より大きな数の遅延要素は比較されるべ
き2つの信号のエッジに対してより大きな「ランディン
グゾーン(着地ゾーン)」を与える。サンプルラッチ3
16がフリップフロップ310の出力を捕獲する。制御
器312がラッチ制御線314を介してサンプルラッチ
イベントを制御する。ビット加算ツリー318が、温度
計型測定値、即ちこの例においてはラッチ316からの
測定値を5ビット又は6ビットのコードへ変換する。従
って、例えば、対称的なフリップフロップ310の出力
における遅延チェーン上に64個のタップがある場合に
は、64ビットである。該ビットのうちの幾つかはオン
であり且つそのうちの幾つかはオフである。図3におい
て上から下にかけてフリップフロップ310の出力は温
度計のように表われる。ビット加算ツリー318へ移行
する数は1へ設定される出力の数へ加算される。この和
は2つの相対的な信号のうちのどのエッジが最初に到着
したかを表すスコアを与える。従って、例えば、2つの
信号エッジが同じ時間に到着した場合には、その出力は
同数の0及び1であり、且つそのスコアは合計で数32
となる(即ち、全部で64個の可能な出力のうちの半
分)。この数は6ビットでエンコードされる。従って、
32のスコアはゼロの差異を表す。
【0033】典型的なアナログ位相検知器は、電源ノイ
ズ及び例えば温度及び製造プロセスに起因するその他の
遅延変動源を拒否するために差動遅延要素を使用する場
合がある。デジタル遅延要素は、通常、このような特徴
を有するものではない。然しながら、本明細書に記載し
たカウンタ伝搬構成(反対方向に走行する2つの遅延チ
ェーン)は、ノイズ源を拒絶するために差動信号の能力
の幾らかを回復する。この場合には、各差動遅延チェー
ンは例えば電源変動等のノイズによってほぼ等しく影響
される。然しながら、出力位相エラー値に関する変動
は、該信号がゼロの位相オフセット点に近づくに従って
ゼロに近づく。
ズ及び例えば温度及び製造プロセスに起因するその他の
遅延変動源を拒否するために差動遅延要素を使用する場
合がある。デジタル遅延要素は、通常、このような特徴
を有するものではない。然しながら、本明細書に記載し
たカウンタ伝搬構成(反対方向に走行する2つの遅延チ
ェーン)は、ノイズ源を拒絶するために差動信号の能力
の幾らかを回復する。この場合には、各差動遅延チェー
ンは例えば電源変動等のノイズによってほぼ等しく影響
される。然しながら、出力位相エラー値に関する変動
は、該信号がゼロの位相オフセット点に近づくに従って
ゼロに近づく。
【0034】微細位相エラースコアが計算された後に、
それは出力320において使用可能なものとされ、且つ
出力信号測定レディ出力が、該データが制御器218に
よって読取られる準備がされていることを表す。この例
においては、マイクロコントローラ218が回路ブロッ
ク224における微細位相エラー測定をイネーブル即ち
動作可能とさせるために1ビット信号(不図示)を送給
する。測定値がとられた後に、上述した如く、測定レデ
ィ信号322が、バス222上に有効な位相エラー値3
20が存在していることを表す。次いで、制御器218
がバス222から値320を読取る。
それは出力320において使用可能なものとされ、且つ
出力信号測定レディ出力が、該データが制御器218に
よって読取られる準備がされていることを表す。この例
においては、マイクロコントローラ218が回路ブロッ
ク224における微細位相エラー測定をイネーブル即ち
動作可能とさせるために1ビット信号(不図示)を送給
する。測定値がとられた後に、上述した如く、測定レデ
ィ信号322が、バス222上に有効な位相エラー値3
20が存在していることを表す。次いで、制御器218
がバス222から値320を読取る。
【0035】図5を参照すると、本発明の好適実施例に
基づくデジタル遅延ロックループ(DLL)システムが
示されている。デジタルDLLは、スタンダードの論理
セルから構成されているシステムであって、少なくとも
1個のコンフィギャラブル即ち形態特定可能な遅延チェ
ーン502及び位相測定及び制御サブシステムを有して
いる。デジタルDLLシステムは基準クロック504に
対してフェーズロックし且つ基準クロック期間を遅延チ
ェーン502における遅延要素に等しい位相数に分割す
る。クロック位相は例えば周波数合成器等の別のシステ
ムによって消費するために下流側において使用可能とさ
れる。デジタルDLLシステムはカステム混合信号レイ
アウトではなく合成可能なスタンダード論理ゲートによ
って構成されているので、その設計(構成)及びポート
時間は著しく減少されている。
基づくデジタル遅延ロックループ(DLL)システムが
示されている。デジタルDLLは、スタンダードの論理
セルから構成されているシステムであって、少なくとも
1個のコンフィギャラブル即ち形態特定可能な遅延チェ
ーン502及び位相測定及び制御サブシステムを有して
いる。デジタルDLLシステムは基準クロック504に
対してフェーズロックし且つ基準クロック期間を遅延チ
ェーン502における遅延要素に等しい位相数に分割す
る。クロック位相は例えば周波数合成器等の別のシステ
ムによって消費するために下流側において使用可能とさ
れる。デジタルDLLシステムはカステム混合信号レイ
アウトではなく合成可能なスタンダード論理ゲートによ
って構成されているので、その設計(構成)及びポート
時間は著しく減少されている。
【0036】デジタルDLLシステムの3個のサブシス
テムコンポーネントは、以下に詳細に説明するように、
遅延チェーン502、位相検知器505、制御サブシス
テム506である。遅延チェーン502は個別的にプロ
グラム可能な遅延要素から構成されている。使用される
基準クロック周期(期間)の範囲及び論理セルの速度に
依存して、遅延要素の種々のコンフィギュレーション即
ち形態が所望され、好適には2乃至4の遅延設定であ
る。各遅延設定は遅延要素507を介して異なる経路を
介し入力基準クロック信号を送給する。遅延チェーン5
02における要素の全てを形態特定することは、遅延チ
ェーン502を介しての全体的な遅延を制御し、且つ、
位相検知器505の結果と結合される場合には、デジタ
ルDLLシステムが基準クロック504とフェーズロッ
クすることを可能とする。
テムコンポーネントは、以下に詳細に説明するように、
遅延チェーン502、位相検知器505、制御サブシス
テム506である。遅延チェーン502は個別的にプロ
グラム可能な遅延要素から構成されている。使用される
基準クロック周期(期間)の範囲及び論理セルの速度に
依存して、遅延要素の種々のコンフィギュレーション即
ち形態が所望され、好適には2乃至4の遅延設定であ
る。各遅延設定は遅延要素507を介して異なる経路を
介し入力基準クロック信号を送給する。遅延チェーン5
02における要素の全てを形態特定することは、遅延チ
ェーン502を介しての全体的な遅延を制御し、且つ、
位相検知器505の結果と結合される場合には、デジタ
ルDLLシステムが基準クロック504とフェーズロッ
クすることを可能とする。
【0037】位相検知器505は遅延チェーン502上
の種々のタップ点における位相を基準クロック504の
位相と比較する。主位相検知器508は遅延チェーン5
02の終りから出て来る信号を基準クロック504と比
較し且つ基準クロック504の上昇エッジが、主遅延要
素509の出力における遅延チェーン信号の前(遅延チ
ェーン502は遅すぎる)又は主遅延要素509の出力
における遅延チェーン信号の後(遅延チェーン502は
速すぎる)に到着したか否かを表す1個のビットを活性
化させる。位相の不明確性をチェックする幾つかのその
他の位相検知器510が使用可能である。注意すべきこ
とであることが、この例示的な形態においては、遅延チ
ェーン502における全ての遅延要素上の負荷を等しく
させるために遅延チェーン502に対して付加的な遅延
要素511が付加されている。好適には、位相検知器5
05の各々はデジタル遅延ロックループシステムを有す
るより大型のデジタルフェーズロックループシステムの
H−sync位相検知器において使用されている対称的
なフリップフロップに類似している。
の種々のタップ点における位相を基準クロック504の
位相と比較する。主位相検知器508は遅延チェーン5
02の終りから出て来る信号を基準クロック504と比
較し且つ基準クロック504の上昇エッジが、主遅延要
素509の出力における遅延チェーン信号の前(遅延チ
ェーン502は遅すぎる)又は主遅延要素509の出力
における遅延チェーン信号の後(遅延チェーン502は
速すぎる)に到着したか否かを表す1個のビットを活性
化させる。位相の不明確性をチェックする幾つかのその
他の位相検知器510が使用可能である。注意すべきこ
とであることが、この例示的な形態においては、遅延チ
ェーン502における全ての遅延要素上の負荷を等しく
させるために遅延チェーン502に対して付加的な遅延
要素511が付加されている。好適には、位相検知器5
05の各々はデジタル遅延ロックループシステムを有す
るより大型のデジタルフェーズロックループシステムの
H−sync位相検知器において使用されている対称的
なフリップフロップに類似している。
【0038】制御システム506は位相検知器505の
結果を取り且つ、必要である場合に、遅延形態アップデ
ートを決定する。制御システム506は継続的に結果に
対する位相検知器505の結果をモニタし、且つ遅延チ
ェーン502の個々の要素をアップデートして遅延チェ
ーン502の遅延要素の各々に対する個別的な遅延設定
を設定する。この遅延チェーン要素の継続的な調節は遅
延チェーン502を基準クロック504とフェーズロッ
ク状態に維持する。制御システム506は、速すぎる遅
延形態と遅すぎる遅延形態との間のハンチングを検知す
ることによって遅延チェーン502がフェーズロックさ
れた時を決定する。遅延値におけるゆっくりした変化
(温度変化に起因する)は無視可能な付加的なジッター
を伴い且つシステムをリセットする必要性なしにデジタ
ルDLLシステムによって追従される。然しながら、ど
のようなフェーズロックタイプのシステムにおける場合
もそうであるように、位相の不明確性を発生させる可能
性のある予測困難な条件に対して別個のアウトオブロッ
ク(out−of−lock)即ちロック外検知器が挿
入されている。注意すべきことであるが、このことが発
生すると、デジタルDLLシステムは厳しく同期から外
され、且つ周期(期間)が再度発生するまでジッターは
過剰なものとなる。この条件に対する好適な対処方法は
(即ち、それが発生しないことを確かなものとすること
は)、遅延チェーン502に対してノイズのない電源を
供給することである。
結果を取り且つ、必要である場合に、遅延形態アップデ
ートを決定する。制御システム506は継続的に結果に
対する位相検知器505の結果をモニタし、且つ遅延チ
ェーン502の個々の要素をアップデートして遅延チェ
ーン502の遅延要素の各々に対する個別的な遅延設定
を設定する。この遅延チェーン要素の継続的な調節は遅
延チェーン502を基準クロック504とフェーズロッ
ク状態に維持する。制御システム506は、速すぎる遅
延形態と遅すぎる遅延形態との間のハンチングを検知す
ることによって遅延チェーン502がフェーズロックさ
れた時を決定する。遅延値におけるゆっくりした変化
(温度変化に起因する)は無視可能な付加的なジッター
を伴い且つシステムをリセットする必要性なしにデジタ
ルDLLシステムによって追従される。然しながら、ど
のようなフェーズロックタイプのシステムにおける場合
もそうであるように、位相の不明確性を発生させる可能
性のある予測困難な条件に対して別個のアウトオブロッ
ク(out−of−lock)即ちロック外検知器が挿
入されている。注意すべきことであるが、このことが発
生すると、デジタルDLLシステムは厳しく同期から外
され、且つ周期(期間)が再度発生するまでジッターは
過剰なものとなる。この条件に対する好適な対処方法は
(即ち、それが発生しないことを確かなものとすること
は)、遅延チェーン502に対してノイズのない電源を
供給することである。
【0039】本発明の好適実施例に基づく制御システム
506は、以下に説明するように、多数のサブシステム
を有している。遅延測定・不明確性解決器(DM&A
R)512は遅延チェーン位相検知器505からの結果
を受取り、且つ遅延チェーン502の測定された遅延が
速すぎるか又は遅すぎるかに基づいて平均化カウンタ5
14へインクリメント又はデクリメント信号を発生す
る。DM&AR512は、又、遅延の終りの検知器50
8以外の位相検知器510をサンプリングすることによ
って本システムを不明確な位相条件から抜け出させるた
めにリセット初期化シーケンスを制御する。本発明の好
適実施例によれば、各基準クロック上昇エッジにおい
て、Dフリップフロップ505の各々が基準クロック上
昇エッジの到着時間を遅延チェーン502のタップのう
ちの1つから得られる基準クロックの時間遅延されたも
のの到着時間と比較する。この比較の1ビット結果が、
どちらのエッジが最初に到着したか、即ち基準クロック
又は時間遅延された基準クロックであるかを表す。通常
の定常動作モードにおいて、デジタル遅延ロックループ
がロックされると、全遅延チェーンを介しての遅延は1
つの基準クロック周期即ち期間とほぼ等しくなる。この
条件において、遅延502の終りに取付けられているD
フリップフロップ508は基準クロックエッジの到着時
間及び遅延チェーン502を介して1個のクロック周期
即ち期間だけ遅延された前の基準クロックエッジと比較
する。
506は、以下に説明するように、多数のサブシステム
を有している。遅延測定・不明確性解決器(DM&A
R)512は遅延チェーン位相検知器505からの結果
を受取り、且つ遅延チェーン502の測定された遅延が
速すぎるか又は遅すぎるかに基づいて平均化カウンタ5
14へインクリメント又はデクリメント信号を発生す
る。DM&AR512は、又、遅延の終りの検知器50
8以外の位相検知器510をサンプリングすることによ
って本システムを不明確な位相条件から抜け出させるた
めにリセット初期化シーケンスを制御する。本発明の好
適実施例によれば、各基準クロック上昇エッジにおい
て、Dフリップフロップ505の各々が基準クロック上
昇エッジの到着時間を遅延チェーン502のタップのう
ちの1つから得られる基準クロックの時間遅延されたも
のの到着時間と比較する。この比較の1ビット結果が、
どちらのエッジが最初に到着したか、即ち基準クロック
又は時間遅延された基準クロックであるかを表す。通常
の定常動作モードにおいて、デジタル遅延ロックループ
がロックされると、全遅延チェーンを介しての遅延は1
つの基準クロック周期即ち期間とほぼ等しくなる。この
条件において、遅延502の終りに取付けられているD
フリップフロップ508は基準クロックエッジの到着時
間及び遅延チェーン502を介して1個のクロック周期
即ち期間だけ遅延された前の基準クロックエッジと比較
する。
【0040】初期化期間中に、中間のタップ点は、全
て、位相の不明確性を解決するために使用される。初期
化は、任意の遅延形態から開始し且つ定常動作に対する
ロックされた形態に到達するプロセスである。電圧、温
度及び製造プロセスの極端な変動は与えられた遅延形態
に対する遅延チェーンを介して極端な遅延の変動を発生
する場合があり、それは、遅延端部のタップのみが使用
された場合に不明確な位相比較結果を与える場合があ
る。例えば、遅延502を介しての遅延が2つの基準ク
ロックサイクルを超えるものである場合がある。その不
明確な場合において、システムが誤ったエッジにロック
する場合があり且つシステムが適切な形態に到達しない
場合がある。付加的なタップ点は、遅延502を介して
の遅延が正確に1個の基準クロックサイクル又はそのほ
ぼ近傍のものであることをDM&ARブロック512が
検証することを可能とする。定常状態期間中に、中間遅
延タップ点に取付けられているDフリップフロップ51
2は使用されない。第一及び第二タップ点に取付けられ
ているDフリップフロップ505は、遅延要素を介して
遅延時間における変化を発生し且つ不明確な位相条件を
発生する可能性のある急激な電圧変化における場合の位
相の不明確性を検知するために使用することが可能であ
る。
て、位相の不明確性を解決するために使用される。初期
化は、任意の遅延形態から開始し且つ定常動作に対する
ロックされた形態に到達するプロセスである。電圧、温
度及び製造プロセスの極端な変動は与えられた遅延形態
に対する遅延チェーンを介して極端な遅延の変動を発生
する場合があり、それは、遅延端部のタップのみが使用
された場合に不明確な位相比較結果を与える場合があ
る。例えば、遅延502を介しての遅延が2つの基準ク
ロックサイクルを超えるものである場合がある。その不
明確な場合において、システムが誤ったエッジにロック
する場合があり且つシステムが適切な形態に到達しない
場合がある。付加的なタップ点は、遅延502を介して
の遅延が正確に1個の基準クロックサイクル又はそのほ
ぼ近傍のものであることをDM&ARブロック512が
検証することを可能とする。定常状態期間中に、中間遅
延タップ点に取付けられているDフリップフロップ51
2は使用されない。第一及び第二タップ点に取付けられ
ているDフリップフロップ505は、遅延要素を介して
遅延時間における変化を発生し且つ不明確な位相条件を
発生する可能性のある急激な電圧変化における場合の位
相の不明確性を検知するために使用することが可能であ
る。
【0041】平均化カウンタ514は現在の位相測定に
基づいてカウントアップ又はカウントダウンする。平均
化カウンタ514は遅れ/待ち時間(Lag/Late
ncy)カウンタ516によってイネーブルされ且つリ
セットされる測定平均化フィルタとして作用する。遅れ
/待ち時間カウンタ516は、最初に、測定におけるポ
ーズ即ち休止時間を強制し、最新のアップデートがシス
テムを介して伝搬したことを確保し(遅れ)、次いで、
それは測定時間の期間を制御する(待ち時間)。遅延チ
ェーン502がアップデートに従って形態特定された後
に、遅れ/待ち時間カウンタ516は、その変化が効果
を奏するまで、サンプリングをディスエーブルさせるこ
とによってシステムの不安定性を防止するために該アッ
プデートが伝搬することを許容する。該待ち時間(サン
プル時間)はシステム応答時間に対するノイズ平均化と
のトレードオフである。
基づいてカウントアップ又はカウントダウンする。平均
化カウンタ514は遅れ/待ち時間(Lag/Late
ncy)カウンタ516によってイネーブルされ且つリ
セットされる測定平均化フィルタとして作用する。遅れ
/待ち時間カウンタ516は、最初に、測定におけるポ
ーズ即ち休止時間を強制し、最新のアップデートがシス
テムを介して伝搬したことを確保し(遅れ)、次いで、
それは測定時間の期間を制御する(待ち時間)。遅延チ
ェーン502がアップデートに従って形態特定された後
に、遅れ/待ち時間カウンタ516は、その変化が効果
を奏するまで、サンプリングをディスエーブルさせるこ
とによってシステムの不安定性を防止するために該アッ
プデートが伝搬することを許容する。該待ち時間(サン
プル時間)はシステム応答時間に対するノイズ平均化と
のトレードオフである。
【0042】遅れ/待ち時間カウンタ516は継続して
サイクル動作し、各サイクルは遅延チェーン形態のアッ
プデートを表す。1つのサイクルの始めにおいて、遅延
チェーン形態のアップデートの直後に、該カウンタはカ
ウント動作を開始する。カウンタ516が「遅れ」設定
点に到達すると、それは平均化カウンタ514をイネー
ブルさせ、それはDM&ARブロック512の出力に基
づいてカウントアップ又はカウントダウンする。平均化
カウンタ514は、該遅延が遅すぎる場合にカウントア
ップし、且つ該遅延が速すぎる場合にはカウントダウン
する。その前に、該サイクルの始めから「遅れ」点ま
で、位相測定値は平均化カウンタ514によって無視さ
れて遅延チェーン形態アップデートが本システムを介し
て伝搬することを可能とさせる。「遅れ」点の後に、平
均化カウンタ514は、遅れ/待ち時間カウンタ516
が「待ち時間」設定点に到達するまで継続してDM&A
R512出力位相測定値を加算し、その点において、状
態アップデート論理ブロック520が平均化カウンタ5
14の出力和をチェックし且つアップデートパルスを遅
延状態カウンタ518へ送る。平均化カウンタ514の
和が0より大きい場合には、該遅延チェーンは平均的に
遅すぎ、且つ状態アップデート論理は遅延状態カウンタ
518へデクリメントパルスを送り、その結果より速い
遅延チェーンとなる。一方、平均化カウンタ514の和
がゼロより小さい場合には、その遅延チェーンが速すぎ
ることを意味し、従って、アップデートパルスは該遅延
をより遅い形態のものとさせるインクリメントパルスで
ある。その和がゼロである場合には、遅延チェーンは平
均的に正しい遅延を有しているので何等変化が発生する
ことはない。状態アップデート論理ブロック520から
のアップデートパルスは遅延状態カウンタ518及びコ
ンフィギュレーション(形態)LUT522を介して伝
搬し且つ新たな遅延チェーン形態を発生させる。「待ち
時間」設定に到達すると、遅れ/待ち時間カウンタ51
6はゼロへリセットし且つ新たなアップデートサイクル
を開始させる。
サイクル動作し、各サイクルは遅延チェーン形態のアッ
プデートを表す。1つのサイクルの始めにおいて、遅延
チェーン形態のアップデートの直後に、該カウンタはカ
ウント動作を開始する。カウンタ516が「遅れ」設定
点に到達すると、それは平均化カウンタ514をイネー
ブルさせ、それはDM&ARブロック512の出力に基
づいてカウントアップ又はカウントダウンする。平均化
カウンタ514は、該遅延が遅すぎる場合にカウントア
ップし、且つ該遅延が速すぎる場合にはカウントダウン
する。その前に、該サイクルの始めから「遅れ」点ま
で、位相測定値は平均化カウンタ514によって無視さ
れて遅延チェーン形態アップデートが本システムを介し
て伝搬することを可能とさせる。「遅れ」点の後に、平
均化カウンタ514は、遅れ/待ち時間カウンタ516
が「待ち時間」設定点に到達するまで継続してDM&A
R512出力位相測定値を加算し、その点において、状
態アップデート論理ブロック520が平均化カウンタ5
14の出力和をチェックし且つアップデートパルスを遅
延状態カウンタ518へ送る。平均化カウンタ514の
和が0より大きい場合には、該遅延チェーンは平均的に
遅すぎ、且つ状態アップデート論理は遅延状態カウンタ
518へデクリメントパルスを送り、その結果より速い
遅延チェーンとなる。一方、平均化カウンタ514の和
がゼロより小さい場合には、その遅延チェーンが速すぎ
ることを意味し、従って、アップデートパルスは該遅延
をより遅い形態のものとさせるインクリメントパルスで
ある。その和がゼロである場合には、遅延チェーンは平
均的に正しい遅延を有しているので何等変化が発生する
ことはない。状態アップデート論理ブロック520から
のアップデートパルスは遅延状態カウンタ518及びコ
ンフィギュレーション(形態)LUT522を介して伝
搬し且つ新たな遅延チェーン形態を発生させる。「待ち
時間」設定に到達すると、遅れ/待ち時間カウンタ51
6はゼロへリセットし且つ新たなアップデートサイクル
を開始させる。
【0043】遅延状態カウンタ518は待ち時間期間の
終りにおいて平均化カウンタ514内の結果に基づいて
遅延状態カウントをインクリメント又はデクリメントさ
せる。それは遅延チェーン502の最も長い遅延形態に
対応する上限か、又は遅延チェーン502の最も短い遅
延形態に対応する0の下限へカウントアップする。遅延
状態カウンタ518はこれらの限界のうちのいずれかに
到達した場合に限界到達信号をアサート即ち活性化さ
せ、且つインクリメント又はデクリメントパルスが到着
して該カウンタを該限界を超えて送る。
終りにおいて平均化カウンタ514内の結果に基づいて
遅延状態カウントをインクリメント又はデクリメントさ
せる。それは遅延チェーン502の最も長い遅延形態に
対応する上限か、又は遅延チェーン502の最も短い遅
延形態に対応する0の下限へカウントアップする。遅延
状態カウンタ518はこれらの限界のうちのいずれかに
到達した場合に限界到達信号をアサート即ち活性化さ
せ、且つインクリメント又はデクリメントパルスが到着
して該カウンタを該限界を超えて送る。
【0044】遅延状態カウンタ518のカウントパター
ンはコンフィギュレーション(形態)ルックアップテー
ブル(LUT)値(以下の表1参照)とマッチし、その
目標とするところは遅延の終り選択周りにハンチングし
且つ全てのその他の遅延選択を凍結することである。遅
延の終り要素ではなく中間遅延要素を変化させる遅延チ
ェーンコンフィギュレーション(形態)周りでのハンチ
ングは、遅延要素が再形態特定する場合に、遅延下側へ
グリッチを伝搬させる場合がある。これらのグリッチは
デジタル遅延ロックループの出力波形において、従っ
て、より大きなフェーズロックループシステムにおいて
許容不可能なジッターを発生させる場合がある。
ンはコンフィギュレーション(形態)ルックアップテー
ブル(LUT)値(以下の表1参照)とマッチし、その
目標とするところは遅延の終り選択周りにハンチングし
且つ全てのその他の遅延選択を凍結することである。遅
延の終り要素ではなく中間遅延要素を変化させる遅延チ
ェーンコンフィギュレーション(形態)周りでのハンチ
ングは、遅延要素が再形態特定する場合に、遅延下側へ
グリッチを伝搬させる場合がある。これらのグリッチは
デジタル遅延ロックループの出力波形において、従っ
て、より大きなフェーズロックループシステムにおいて
許容不可能なジッターを発生させる場合がある。
【0045】本発明の好適実施例に基づいて、遅延の終
り設定周りにおいてのみハンチング即ち探索するため
に、遅延状態カウンタ518が偶数から奇数へ1つのス
テップ上方へ且つ奇数から偶数へ1つのステップ下方へ
インクリメントする。これは定常状態ハンチング条件で
ある。奇数値から上方へインクリメントするか又は偶数
値から下方へインクリメントすることは、遅延の終り要
素以外に別の遅延要素が変化されねばならないことを意
味しており、且つ遅延状態カウンタ518は2つのステ
ップだけ変化する。いずれかの方向における2つのステ
ップの変化はチェーン再形態特定であり、定常状態条件
として意図されているものではない。
り設定周りにおいてのみハンチング即ち探索するため
に、遅延状態カウンタ518が偶数から奇数へ1つのス
テップ上方へ且つ奇数から偶数へ1つのステップ下方へ
インクリメントする。これは定常状態ハンチング条件で
ある。奇数値から上方へインクリメントするか又は偶数
値から下方へインクリメントすることは、遅延の終り要
素以外に別の遅延要素が変化されねばならないことを意
味しており、且つ遅延状態カウンタ518は2つのステ
ップだけ変化する。いずれかの方向における2つのステ
ップの変化はチェーン再形態特定であり、定常状態条件
として意図されているものではない。
【0046】コンフィギュレーション(形態)LUT5
22は遅延状態カウンタ518から各遅延チェーン要素
に対する設定に対してコンフィギュレーション即ち形態
特定ステップをデコードする。コンフィギュレーション
LUTの1例を4要素遅延チェーンに対して以下の表
(以下の表1参照)に示してあり、その場合に各遅延チ
ェーンは4個の遅延設定を有している。コンフィギュレ
ーションLUT522は遅延状態カウンタ518出力値
を各遅延要素設定に対する特定のコンフィギュレーショ
ン即ち形態特定設定に対してマッピングする。チェーン
コンフィギュレーションのアップデートが発生すると、
コンフィギュレーションLUT522は、インデックス
として遅延状態カウンタ518出力値を使用して新たな
遅延コンフィギュレーションをルックアップする。
22は遅延状態カウンタ518から各遅延チェーン要素
に対する設定に対してコンフィギュレーション即ち形態
特定ステップをデコードする。コンフィギュレーション
LUTの1例を4要素遅延チェーンに対して以下の表
(以下の表1参照)に示してあり、その場合に各遅延チ
ェーンは4個の遅延設定を有している。コンフィギュレ
ーションLUT522は遅延状態カウンタ518出力値
を各遅延要素設定に対する特定のコンフィギュレーショ
ン即ち形態特定設定に対してマッピングする。チェーン
コンフィギュレーションのアップデートが発生すると、
コンフィギュレーションLUT522は、インデックス
として遅延状態カウンタ518出力値を使用して新たな
遅延コンフィギュレーションをルックアップする。
【0047】該ルックアップテーブルの選択(例えば、
以下の表1参照)の意図するところは、遅延チェーン5
02を遅延の終り設定(遅延要素3)周りでハンチング
即ち探索するコンフィギュレーションとさせることであ
る。ハンチングの間に、コンフィギュレーションカウン
タは偶数から奇数へ1つのステップインクリメントさ
せ、且つ奇数から偶数へ1つのステップデクリメントさ
せる。然しながら、奇数からのインクリメント動作は次
の奇数値に対して2つのステップからなるインクリメン
トである。同様に、偶数カウンタ値からのデクリメント
動作は次の偶数値への下方へのステップである。このよ
うに、システムが次のハンチングレベルに到達するまで
2つづつジャンプし、その後に2つの隣接するステップ
の間でハンチング即ち探索を行う。
以下の表1参照)の意図するところは、遅延チェーン5
02を遅延の終り設定(遅延要素3)周りでハンチング
即ち探索するコンフィギュレーションとさせることであ
る。ハンチングの間に、コンフィギュレーションカウン
タは偶数から奇数へ1つのステップインクリメントさ
せ、且つ奇数から偶数へ1つのステップデクリメントさ
せる。然しながら、奇数からのインクリメント動作は次
の奇数値に対して2つのステップからなるインクリメン
トである。同様に、偶数カウンタ値からのデクリメント
動作は次の偶数値への下方へのステップである。このよ
うに、システムが次のハンチングレベルに到達するまで
2つづつジャンプし、その後に2つの隣接するステップ
の間でハンチング即ち探索を行う。
【0048】
【表1】
【0049】図6を参照すると、本発明の好適実施例に
基づくプログラマブル(プログラム可能)遅延要素50
2が示されている。最小ゲート遅延は、典型的に、0.
1nsの程度である。プログラム可能性を達成するため
に、付加的なゲートが挿入されており、従って一般的な
プログラマブル遅延要素の絶対的な最小遅延は2個のゲ
ート、即ち、大略0.2nsである。上述した時間の推
定は単に1つの例に対するものであって何等特定の具体
例に制限されるものとして理解されるべきではない。図
6に示したように、プログラマブル遅延要素502にお
ける全体的な信号遅延は、3入力NAND、4入力NA
ND、バッファを横断しての遅延から構成されており、
それらは、一体的に、この例においては、0.12ns
のインクリメントにおいて0.25ns乃至0.62n
sの遅延要素範囲となる。
基づくプログラマブル(プログラム可能)遅延要素50
2が示されている。最小ゲート遅延は、典型的に、0.
1nsの程度である。プログラム可能性を達成するため
に、付加的なゲートが挿入されており、従って一般的な
プログラマブル遅延要素の絶対的な最小遅延は2個のゲ
ート、即ち、大略0.2nsである。上述した時間の推
定は単に1つの例に対するものであって何等特定の具体
例に制限されるものとして理解されるべきではない。図
6に示したように、プログラマブル遅延要素502にお
ける全体的な信号遅延は、3入力NAND、4入力NA
ND、バッファを横断しての遅延から構成されており、
それらは、一体的に、この例においては、0.12ns
のインクリメントにおいて0.25ns乃至0.62n
sの遅延要素範囲となる。
【0050】遅延されるべき信号に加えて、3入力NA
NDへのその他の入力は遅延インバータ組合わせ及び選
択信号である。遅延インバータ組合わせは入力幅に拘わ
らずにパルスを1.15nsへチョップ即ち切り取る。
このことは、遅延チェーンを介して進行する信号のデュ
ーティサイクルが100%へ増加し、遅延の終りに向か
ってクロックエッジを除去することとなるNANDを介
しての非対称的なライズタイム(上昇時間)及びフォー
ルタイム(下降時間)のために必要である。このパルス
の最小幅はトグルフリップフロップクロックパルスタイ
ミング条件によって決定される。
NDへのその他の入力は遅延インバータ組合わせ及び選
択信号である。遅延インバータ組合わせは入力幅に拘わ
らずにパルスを1.15nsへチョップ即ち切り取る。
このことは、遅延チェーンを介して進行する信号のデュ
ーティサイクルが100%へ増加し、遅延の終りに向か
ってクロックエッジを除去することとなるNANDを介
しての非対称的なライズタイム(上昇時間)及びフォー
ルタイム(下降時間)のために必要である。このパルス
の最小幅はトグルフリップフロップクロックパルスタイ
ミング条件によって決定される。
【0051】3入力NANDへ進む選択信号はワンホッ
ト(one−hot)デコードネットワークから来るも
のであり、該ネットワークは2ビット入力選択信号60
8,610をデコードする。該選択信号は出力パルスが
行ってしまい且つ出力が選択遷移期間中に低であること
を確保するのに充分長く遅延された入力信号のバージョ
ンによってラッチされる。このことは選択変化期間中に
グリッチのない出力パルスを確保しながら、遅延選択が
異なるクロック領域において発生することを可能とす
る。
ト(one−hot)デコードネットワークから来るも
のであり、該ネットワークは2ビット入力選択信号60
8,610をデコードする。該選択信号は出力パルスが
行ってしまい且つ出力が選択遷移期間中に低であること
を確保するのに充分長く遅延された入力信号のバージョ
ンによってラッチされる。このことは選択変化期間中に
グリッチのない出力パルスを確保しながら、遅延選択が
異なるクロック領域において発生することを可能とす
る。
【0052】プログラマブル遅延要素の2つの出力は同
一の論理信号を有しているが、そのうちの一方は次の遅
延要素の入力へのみ接続されることが意図されており、
一方他方はバッファにより駆動され且つより大きなファ
ンアウトを有することが可能である。この出力コンフィ
ギュレーション即ち形態は遅延チェーンにおける別のゲ
ート遅延を回避し且つ4入力NANDのファンアウトを
可及的に低い最小遅延を維持すべく制限する。
一の論理信号を有しているが、そのうちの一方は次の遅
延要素の入力へのみ接続されることが意図されており、
一方他方はバッファにより駆動され且つより大きなファ
ンアウトを有することが可能である。この出力コンフィ
ギュレーション即ち形態は遅延チェーンにおける別のゲ
ート遅延を回避し且つ4入力NANDのファンアウトを
可及的に低い最小遅延を維持すべく制限する。
【0053】プログラマブル遅延要素からなる遅延は、
カスタムレイアウトなしで可及的に全てのタップ型遅延
要素に関する遅延及び負荷を対称的なものに維持するた
めに最後のタップ型遅延要素に電気的に接続されている
1個の付加的な要素を有している。例えば、8個のタッ
プ型プログラマブル遅延要素からなる遅延チェーンは、
全部で9個の同一のプログラマブル遅延要素を有してお
り、最後の要素は単にローディング即ち負荷の対称性の
ために使用されているに過ぎない。
カスタムレイアウトなしで可及的に全てのタップ型遅延
要素に関する遅延及び負荷を対称的なものに維持するた
めに最後のタップ型遅延要素に電気的に接続されている
1個の付加的な要素を有している。例えば、8個のタッ
プ型プログラマブル遅延要素からなる遅延チェーンは、
全部で9個の同一のプログラマブル遅延要素を有してお
り、最後の要素は単にローディング即ち負荷の対称性の
ために使用されているに過ぎない。
【0054】図7を参照すると、本発明の好適実施例に
基づく非グリッチMUX206が示されている。イネー
ブルを具備したワンホットデコーダ702が位相カウン
タ208から来るエッジ選択をデコードする。この選択
信号は各タップ点におけるラッチによってタップ遅延信
号の下降エッジにおいてラッチされる。このラッチング
メカニズムは、全てのタップ出力イネーブル遷移が出力
信号がゼロである場合にのみ発生することを確保する。
1つ又はそれ以上の遅延チェーンからの出力パルスはN
AND及び最後のORからなるネットワークによって集
められる(OR処理される)。その結果は、遅延チェー
ンの時間分解能内において、出力クロックの周期の1/
2離隔されている上昇エッジを具備するパルストレイン
である。全てのタップ選択線は、デコーダ702への不
活性化させたイネーブル信号704によってディスエー
ブルさせることが可能である。このことは出力エッジ間
において完全なる参照クロック周期(期間)を付加す
る。1つのタップ点においてイネーブル信号を固定させ
ることは、基準クロック201の正確に1/2の出力周
波数を発生する。これはシステムの最大出力周波数であ
る。全てのその他の(より低い)周波数は、時折基準ク
ロックエッジをスキップして、タップ点が時間において
「前方」へ進むことを必要とする。
基づく非グリッチMUX206が示されている。イネー
ブルを具備したワンホットデコーダ702が位相カウン
タ208から来るエッジ選択をデコードする。この選択
信号は各タップ点におけるラッチによってタップ遅延信
号の下降エッジにおいてラッチされる。このラッチング
メカニズムは、全てのタップ出力イネーブル遷移が出力
信号がゼロである場合にのみ発生することを確保する。
1つ又はそれ以上の遅延チェーンからの出力パルスはN
AND及び最後のORからなるネットワークによって集
められる(OR処理される)。その結果は、遅延チェー
ンの時間分解能内において、出力クロックの周期の1/
2離隔されている上昇エッジを具備するパルストレイン
である。全てのタップ選択線は、デコーダ702への不
活性化させたイネーブル信号704によってディスエー
ブルさせることが可能である。このことは出力エッジ間
において完全なる参照クロック周期(期間)を付加す
る。1つのタップ点においてイネーブル信号を固定させ
ることは、基準クロック201の正確に1/2の出力周
波数を発生する。これはシステムの最大出力周波数であ
る。全てのその他の(より低い)周波数は、時折基準ク
ロックエッジをスキップして、タップ点が時間において
「前方」へ進むことを必要とする。
【0055】図8を参照すると、本発明の好適実施例に
基づくシステム制御及びループフィルタ218が示され
ている。該システム制御及びループフィルタは位相速度
フォーメーションを出力し且つそれを制御バス222を
介して位相アキュムレータ208へ供給する。初期的な
位相速度は入力水平同期信号の間において発生する1/
2基準クロックの数をカウントすることによって直接的
に計算される。この測定値を、ライン当たりのクロック
のターゲット数であるNで割算し1でスケーリングする
ことによって、初期的な位相速度値が与えられ、それは
実際のH−syncの1つの1/2基準クロック内にお
いて合成したH−syncを発生する。又、入力H−s
yncと位相が整合した最初の合成したH−syncを
得るために、H−sync合成装置が最初の位相速度計
算に続く次のH−syncに可及的に近接してトリガさ
れる。この最初の位相速度値は、幾つかのラインにわた
って1/2基準クロックをカウントし且つ平均化するこ
とによって初期的測定の精度を改善することにより改善
させることが可能である。
基づくシステム制御及びループフィルタ218が示され
ている。該システム制御及びループフィルタは位相速度
フォーメーションを出力し且つそれを制御バス222を
介して位相アキュムレータ208へ供給する。初期的な
位相速度は入力水平同期信号の間において発生する1/
2基準クロックの数をカウントすることによって直接的
に計算される。この測定値を、ライン当たりのクロック
のターゲット数であるNで割算し1でスケーリングする
ことによって、初期的な位相速度値が与えられ、それは
実際のH−syncの1つの1/2基準クロック内にお
いて合成したH−syncを発生する。又、入力H−s
yncと位相が整合した最初の合成したH−syncを
得るために、H−sync合成装置が最初の位相速度計
算に続く次のH−syncに可及的に近接してトリガさ
れる。この最初の位相速度値は、幾つかのラインにわた
って1/2基準クロックをカウントし且つ平均化するこ
とによって初期的測定の精度を改善することにより改善
させることが可能である。
【0056】初期的な位相速度及び位相は小さいがゼロ
でない位相エラーを有しており、且つ入力信号及びシス
テムは時間にわたって特性を変化させる場合があるの
で、位相エラーを0へ駆動するためにループフィルタ制
御システムが使用されている。図8に示したように、H
−sync位相検知器からの位相エラー及び位相エラー
率は8ライン時間にわたって平均化されて特にレート
(速度)測定において、位相検知器224の離散化ノイ
ズ及びH−sync入力ジッターノイズを減少させる。
平均位相エラー804及び平均位相速度エラー806は
重み付けされ且つ結合されて全体的な補正信号を発生
し、それは単一タップ二次フィルタへ適用される。フィ
ルタされた出力は8個のライン毎にアップデートされ且
つクロック位相カウンタ即ち位相アキュムレータ208
へ送られる。
でない位相エラーを有しており、且つ入力信号及びシス
テムは時間にわたって特性を変化させる場合があるの
で、位相エラーを0へ駆動するためにループフィルタ制
御システムが使用されている。図8に示したように、H
−sync位相検知器からの位相エラー及び位相エラー
率は8ライン時間にわたって平均化されて特にレート
(速度)測定において、位相検知器224の離散化ノイ
ズ及びH−sync入力ジッターノイズを減少させる。
平均位相エラー804及び平均位相速度エラー806は
重み付けされ且つ結合されて全体的な補正信号を発生
し、それは単一タップ二次フィルタへ適用される。フィ
ルタされた出力は8個のライン毎にアップデートされ且
つクロック位相カウンタ即ち位相アキュムレータ208
へ送られる。
【0057】本発明は従来技術と比較して著しい利点を
提供している。例えば、全デジタルPLL及び高精度全
デジタル位相検知器装置を組込むことによって、非常に
高い精度で且つ温度、ノイズ及び製造プロセスにおける
変動によって影響されることなしに周波数を発生させる
ことが可能である。その結果、本発明を組込んだ装置の
性能は著しく改善され、且つアナログ技術を使用した従
来のものと比較して著しくコストが低下される。
提供している。例えば、全デジタルPLL及び高精度全
デジタル位相検知器装置を組込むことによって、非常に
高い精度で且つ温度、ノイズ及び製造プロセスにおける
変動によって影響されることなしに周波数を発生させる
ことが可能である。その結果、本発明を組込んだ装置の
性能は著しく改善され、且つアナログ技術を使用した従
来のものと比較して著しくコストが低下される。
【0058】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図1】 本発明の好適実施例に基づく例えばフラット
パネルモニタディスプレイ装置等の例示的な電子装置を
例示した概略ブロック図。
パネルモニタディスプレイ装置等の例示的な電子装置を
例示した概略ブロック図。
【図2】 本発明の好適実施例に基づく高精度デジタル
位相比較器を使用したデジタルフェーズロックループ
(PLL)を実現した図1の例示的な電子装置の概略回
路ブロック図。
位相比較器を使用したデジタルフェーズロックループ
(PLL)を実現した図1の例示的な電子装置の概略回
路ブロック図。
【図3】 本発明の好適実施例に基づく図2に示した位
相比較器のより詳細な回路ブロック図。
相比較器のより詳細な回路ブロック図。
【図4】 本発明の好適実施例に基づく図2に示した位
相比較器のより詳細な回路ブロック図。
相比較器のより詳細な回路ブロック図。
【図5】 本発明の好適実施例に基づく図2に示したデ
ジタルPLL及び制御器のより詳細な回路ブロック図。
ジタルPLL及び制御器のより詳細な回路ブロック図。
【図6】 本発明の好適実施例に基づく図2に示したプ
ログラマブル遅延チェーンにおけるデジタル的にプログ
ラム可能な遅延要素のより詳細な回路ブロック図。
ログラマブル遅延チェーンにおけるデジタル的にプログ
ラム可能な遅延要素のより詳細な回路ブロック図。
【図7】 本発明の好適実施例に基づく図2に示した非
グリッチMUXのより詳細な回路ブロック図。
グリッチMUXのより詳細な回路ブロック図。
【図8】 本発明の好適実施例に基づく図2に示したシ
ステム制御器及びループフィルタのより詳細な回路ブロ
ック図。
ステム制御器及びループフィルタのより詳細な回路ブロ
ック図。
100 フラットパネルモニタシステム 102 ビデオインターフェース 108 デジタルフェーズロックループ 112 アナログ・デジタル変換器モジュール 120 フラットパネルモニタディスプレイ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) (72)発明者 ウイリアム ディー. エリオット アメリカ合衆国, カリフォルニア 94086, サニーベル, ジュニパー コ ート 446 (72)発明者 チャールズ エフ. ヌーゲバウアー アメリカ合衆国, カリフォルニア 94301, パロ アルト, クーパー ス トリート 360, ナンバー 8
Claims (27)
- 【請求項1】 デジタルフェーズロックループにおい
て、 デジタル周波数合成器であって、 各々が入力基準信号とのフェーズロックを達成するため
に複数個の遅延チェーンの形態特定を行う少なくとも1
個のデジタル的にプログラム可能な遅延要素を具備して
いる複数個の遅延チェーンを包含しているデジタルDL
Lと、 選択した出力タップからグリッチのない少なくとも1個
のパルスを選択するために前記少なくとも1個のデジタ
ル的にプログラム可能な遅延要素のうちの1つからのタ
ップ出力を選択するために前記デジタルDLLへ電気的
に結合されている非グリッチMUXと、 前記入力基準信号のタイミング周期を精密に分割し且つ
前記出力タップから前記タイミング周期における精密な
点において少なくとも1個のパルスを選択するために前
記少なくとも1個のデジタル的にプログラム可能な遅延
要素のうちの1つからのタップ出力を選択するために前
記非グリッチMUXへ電気的に結合されている位相アキ
ュムレータと、を具備しているデジタル周波数合成器、 前記入力基準信号のエッジと合成された信号のエッジと
の間の位相エラーを表すデジタルコード情報を供給する
ために前記入力基準信号のエッジと前記合成信号のエッ
ジとを比較するために前記デジタル周波数合成器へ電気
的に結合されているデジタル位相検知器、を有している
ことを特徴とするデジタルフェーズロックループ。 - 【請求項2】 請求項1において、前記選択された少な
くとも1個のパルスが前記合成された信号に対応してい
ることを特徴とするデジタルフェーズロックループ。 - 【請求項3】 請求項1において、更に、 前記デジタル位相検知器及び前記デジタル周波数合成器
へ電気的に結合されているデジタル制御器、 前記制御器へ電気的に結合されており、且つ前記制御器
に対して合成された信号を発生するために前記デジタル
周波数合成器を制御し且つ前記入力基準信号の位相と一
致させるために前記合成された信号の位相を調節するた
めに前記デジタルコードを使用する命令を包含している
メモリ、を有していることを特徴とするデジタルフェー
ズロックループ。 - 【請求項4】 請求項3において、前記メモリが、更
に、前記コントローラが前記デジタルコード情報に関し
てデジタルループフィルタ機能を実行するための命令を
包含していることを特徴とするデジタルフェーズロック
ループ。 - 【請求項5】 請求項4において、前記デジタルループ
フィルタ機能がローパスフィルタ機能を有していること
を特徴とするデジタルフェーズロックループ。 - 【請求項6】 請求項1において、前記デジタルDL
L、前記非グリッチMUX、前記位相アキュムレータ、
及びデジタル位相検知器が、全て、全デジタル回路構成
を使用して構成されていることを特徴とするデジタルフ
ェーズロックループ。 - 【請求項7】 請求項6において、前記全デジタル回路
構成が集積回路用のスタンダードセル構造を有している
ことを特徴とするデジタルフェーズロックループ。 - 【請求項8】 請求項1において、前記デジタルDL
L、前記非グリッチMUX、前記位相アキュムレータ、
前記デジタル位相検知器が1個の集積回路内に組込まれ
ていることを特徴とするデジタルフェーズロックルー
プ。 - 【請求項9】 請求項1において、前記入力基準信号が
基準水平同期信号であり且つ前記合成された信号がディ
スプレイモニタを駆動するための合成された水平同期信
号であることを特徴とするデジタルフェーズロックルー
プ。 - 【請求項10】 システムにおいて、 制御器、 第一エッジを具備している入力基準信号を受取る第一入
力、 前記制御器及び前記第一入力へ電気的に結合されている
デジタルフェーズロックループであって、 各々が入力基準信号とのフェーズロックを達成するため
に複数個の遅延チェーンの形態特定を行うための少なく
とも1個のデジタル的にプログラム可能な遅延要素を具
備している複数個の遅延要素を包含しているデジタルD
LLと、選択された出力タップからグリッチのない少な
くとも1個のパルスを選択するために前記少なくとも1
個のデジタル的にプログラム可能な遅延要素のうちの1
つからのタップ出力を選択するために前記デジタルDL
Lへ電気的に結合されている非グリッチMUXと、前記
入力基準信号のタイミング周期を精密に分割し且つ出力
タップからタイミング周期において精密な点においての
少なくとも1個のパルスを選択するために前記少なくと
も1個のデジタル的にプログラム可能な遅延要素のうち
の1つからのタップ出力を選択するために前記非グリッ
チMUXへ電気的に結合されている位相アキュムレータ
とを具備しているデジタル周波数合成器、を有している
デジタルフェーズロックループ、 前記入力基準信号のエッジと前記合成された信号のエッ
ジとの間の位相エラーを表すデジタルコード情報を供給
するために前記入力基準信号のエッジと前記合成された
信号のエッジとを比較するために前記デジタル周波数合
成器へ電気的に結合されているデジタル位相検知器、を
有していることを特徴とするシステム。 - 【請求項11】 請求項10において、前記選択された
少なくとも1個のパルスが前記合成された信号に対応し
ていることを特徴とするシステム。 - 【請求項12】 請求項10において、更に、 前記デジタル位相検知器及び前記デジタル周波数合成器
へ電気的に結合されているデジタル制御器、 前記制御器へ電気的に結合されており、且つ合成された
信号を発生するために前記デジタル周波数合成器を制御
するため及び前記入力基準信号の位相と一致させるため
に前記合成された信号の位相を調節するために前記デジ
タルコードを使用するための前記制御器に対する命令を
包含しているメモリ、を有していることを特徴とするシ
ステム。 - 【請求項13】 請求項12において、前記メモリが、
更に、前記制御器が前記デジタルコード情報に関してデ
ジタルループフィルタ機能を実施するための命令を有し
ていることを特徴とするシステム。 - 【請求項14】 請求項13において、前記デジタルル
ープフィルタ機能がローパスフィルタ機能を有している
ことを特徴とするシステム。 - 【請求項15】 請求項10において、前記デジタルD
LL、前記非グリッチMUX、前記位相アキュムレー
タ、及びデジタル位相検知器が、全て、全デジタル回路
構成を使用して構成されていることを特徴とするシステ
ム。 - 【請求項16】 請求項15において、前記全デジタル
回路構成が集積回路用のスタンダードセル構造を有して
いることを特徴とするシステム。 - 【請求項17】 請求項10において、前記デジタルD
LL、前記非グリッチMUX、前記位相アキュムレー
タ、及び前記デジタル位相検知器が1個の集積回路内に
組み込まれていることを特徴とするシステム。 - 【請求項18】 請求項10において、前記入力基準信
号が基準水平同期信号であり且つ前記合成された信号が
ディスプレイモニタを駆動するための合成された水平同
期信号であることを特徴とするシステム。 - 【請求項19】 フラットパネルモニタにおいて、 前記フラットパネルモニタの機能を制御する制御器、 情報を表示するディスプレイ、 第一エッジを具備する第一信号を受取る第一入力を包含
しているビデオインターフェース、 前記ビデオインターフェースと、前記制御器と、前記デ
ィスプレイとに電気的に結合されており第二入力におい
て第二エッジを具備する第二信号を発生するデジタルP
LL、を有しており、前記デジタルPLLが、 デジタル周波数合成器、 前記デジタル周波数合成器へ結合されており、前記入力
基準信号のエッジと合成された信号のエッジとの間の位
相エラーを表すデジタルコード情報を供給するために前
記入力基準信号のエッジと前記合成された信号のエッジ
とを比較するデジタル位相検知器、を有しており、 前記デジタル周波数合成器が、 各々が入力基準信号とのフェーズロックを達成するため
に複数個の遅延チェーンを形態特定するために少なくと
も1個のデジタル的にプログラム可能な遅延要素を有し
ている複数個の遅延チェーンを包含しているデジタルD
LLと、 選択した出力タップからグリッチのない少なくとも1個
のパルスを選択するために前記少なくとも1個のデジタ
ル的にプログラム可能な遅延要素のうちの1つからのタ
ップ出力を選択するために前記デジタルDLLへ電気的
に結合されている非グリッチMUXと、 前記入力基準信号のタイミング周期を精密に分割し且つ
出力タップから前記タイミング周期における精密な点に
おいて少なくとも1個のパルスを選択するために前記少
なくとも1個のデジタル的にプログラム可能な遅延要素
のうちの1つからのタップ出力を選択するために前記非
グリッチMUXへ電気的に結合されている位相検知器
と、を有していることを特徴とするフラットパネルモニ
タ。 - 【請求項20】 請求項19において、前記選択された
少なくとも1個のパルスが前記合成された信号に対応し
ていることを特徴とするフラットパネルモニタ。 - 【請求項21】 請求項19において、更に、 前記デジタル位相検知器及び前記デジタル周波数合成器
へ電気的に結合されているデジタル制御器、 前記制御器へ電気的に結合されており、且つ合成された
信号を発生するために前記デジタル周波数合成器を制御
するため及び前記入力基準信号の位相と一致させるため
に前記合成された信号の位相を調節するために前記デジ
タルコードを使用するために前記制御器に対する命令を
包含しているメモリ、を有していることを特徴とするフ
ラットパネルモニタ。 - 【請求項22】 請求項21において、前記メモリが、
更に、前記デジタルコード情報に関してデジタルループ
フィルタ機能を実施するために前記制御器に対する命令
を有していることを特徴とするフラットパネルモニタ。 - 【請求項23】 請求項22において、前記デジタルル
ープフィルタ機能がローパスフィルタ機能を有している
ことを特徴とするフラットパネルモニタ。 - 【請求項24】 請求項19において、前記デジタルD
LL、前記非グリッチMUX、前記位相アキュムレー
タ、及びデジタル位相検知器が、全て、全デジタル回路
構成を使用して構成されていることを特徴とするフラッ
トパネルモニタ。 - 【請求項25】 請求項24において、前記全デジタル
回路構成が集積回路用のスタンダードセル構造を有して
いることを特徴とするフラットパネルモニタ。 - 【請求項26】 請求項19において、前記デジタルD
LL、前記非グリッチMUX、前記位相アキュムレー
タ、前記デジタル位相検知器が単一の集積回路内に組込
まれていることを特徴とするフラットパネルモニタ。 - 【請求項27】 請求項19において、前記入力基準信
号が基準水平同期信号であり且つ前記合成された信号が
ディスプレイモニタを駆動するための合成された水平同
期信号であることを特徴とするフラットパネルモニタ。
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