JP2016127068A - 配線基板とその製造方法 - Google Patents

Abstract

【課題】十分に大きな静電容量のコンデンサを内蔵した配線基板とその製造方法を提供すること。【解決手段】誘電体２７を介して互いに対向する二枚の基板２０と、二枚の基板２０の各々に形成され、誘電体２７が充填された貫通孔２１ａと、貫通孔２１ａの内面に形成された第１の導体膜２５と、誘電体２７とは反対側の二枚の基板２０の主面２０ｂ上において貫通孔２１ａを塞ぎ、かつ該主面２０ｂ側で第１の導体膜２５に接続された第２の導体膜３１とを有する配線基板による。【選択図】図１１

Description

本発明は、配線基板とその製造方法に関する。

サーバやネットワーク機器においては、半導体素子を搭載した種々の配線基板が用いられる。その配線基板の表面には電源ノイズ等を低減する目的でコンデンサ部品が搭載されるが、近年の伝送速度の高速化により、一枚の配線基板に搭載されるコンデンサ部品の個数は増加傾向にある。

このようにコンデンサ部品の個数が増えると、配線基板においてコンデンサ部品が占める割合が増えてしまい、配線基板の配線レイアウトに制約が生じる。

また、各コンデンサ部品はスルーホール内めっき膜等の導体膜を介して電源層やグランド層と接続されるが、この導体膜による配線長に起因して配線のインダクタンス成分が増加し、伝送速度の高速化を妨げるおそれもある。

そこで、このように配線基板の表面にコンデンサ部品を搭載する代わりに、配線基板の内部にコンデンサを設ける技術が幾つか提案されている。

米国第５０１０６４１号明細書 米国第５０７９０６９号明細書 特開平１１−２５１８０１号公報 特開平１１−２１４８５３号公報

しかしながら、提案されている技術では、十分に大きな静電容量のコンデンサを配線基板に内蔵するのは難しい。

開示の技術は、上記に鑑みてなされたものであって、十分に大きな静電容量のコンデンサを内蔵した配線基板とその製造方法を提供することを目的とする。

以下の開示の一観点によれば、誘電体を介して互いに対向する二枚の基板と、前記二枚の基板の各々に形成され、前記誘電体が充填された貫通孔と、前記貫通孔の内面に形成された第１の導体膜と、前記誘電体とは反対側の前記二枚の基板の主面上において前記貫通孔を塞ぎ、かつ該主面側で前記第１の導体膜に接続された第２の導体膜とを有する配線基板が提供される。

そして、その開示の他の観点によれば、誘電体を介して互いに対向する二枚の基板と、前記二枚の基板の一方に形成され、前記誘電体が充填された貫通孔と、前記貫通孔の内面に形成された第１の導体膜と、前記一方の基板の両主面のうち、前記誘電体とは反対側の主面上において前記貫通孔を塞ぎ、かつ該主面側で前記第１の導体膜に接続された第２の導体膜と、前記二枚の基板の他方に形成され、前記誘電体を介して前記貫通孔と対向する第３の導体膜とを有する配線基板が提供される。

また、その開示の別の観点によれば、二枚の基板の各々に貫通孔を形成する工程と、前記貫通孔の内面に第１の導体膜を形成する工程と、前記第１の導体膜を形成した後、前記二枚の基板で誘電体を挟むことにより、前記貫通孔内に前記誘電体を充填する工程と、前記誘電体とは反対側の各々の前記基板の主面上に、前記貫通孔を塞ぎかつ前記第１の導体膜と接続された第２の導体膜を形成する工程とを有する配線基板の製造方法が提供される。

以下の開示によれば、基板に貫通孔を形成してその内面に第１の導体膜を形成すると共に、その貫通孔を塞ぐ第２の導体膜を形成することで、各導体膜と誘電体とで形成されるコンデンサの静電容量を高めることができる。

図１は、このようにコンデンサ部品が搭載された配線基板の一例を示す断面図である。 図２は、本願発明者が検討した配線基板の一例を示す断面図である。 図３（ａ）、（ｂ）は、第１実施形態に係る配線基板の製造途中の断面図（その１）である。 図４は、第１実施形態に係る配線基板の製造途中の断面図（その２）である。 図５は、第１実施形態に係る配線基板の製造途中の断面図（その３）である。 図６は、第１実施形態に係る配線基板の製造途中の断面図（その４）である。 図７は、第１実施形態に係る配線基板の製造途中の断面図（その５）である。 図８は、第１実施形態に係る配線基板の製造途中の断面図（その６）である。 図９は、第１実施形態に係る配線基板の製造途中の断面図（その７）である。 図１０は、第１実施形態に係る配線基板の製造途中の断面図（その８）である。 図１１は、第１実施形態に係る配線基板の製造途中の断面図（その９）である。 図１２は、第１実施形態に係る配線基板を備えた半導体装置の一例を示す断面図である。 図１３は、貫通孔を設けない比較例に係る配線基板の断面図である。 図１４は、第１実施形態においてインダクタンスと抵抗がどの程度低減できるのかを試算するのに使用したモデルの模式断面図である。 図１５は、第１実施形態の第１の変形例に係る配線基板の拡大断面図である。 図１６は、第１実施形態の第２の変形例に係る配線基板の拡大断面図である。 図１７は、第１実施形態の第３の変形例に係る配線基板の拡大断面図である。 図１８は、第１実施形態の第４の変形例に係る配線基板の拡大断面図である。 図１９は、第２実施形態に係る配線基板の製造途中の断面図（その１）である。 図２０は、第２実施形態に係る配線基板の製造途中の断面図（その２）である。 図２１は、第２実施形態に係る配線基板の製造途中の断面図（その３）である。

本実施形態の説明に先立ち、本願発明者が検討した事項について説明する。

前述のように、電源ノイズ等を低減する目的で配線基板の表面には多数のコンデンサ部品が搭載される。

図１は、このようにコンデンサ部品が搭載された配線基板の一例を示す断面図である。

この配線基板１においては、樹脂基材２の上に配線層３と絶縁膜４とが交互に積層されており、その表面にはんだバンプ７を介して半導体素子６が搭載される。

また、その半導体素子６の横の配線基板１には複数のコンデンサ部品５が搭載される。

コンデンサ部品５は、電源層やグランド層として機能する配線層３に接続されており、その配線層３に生じるノイズを低減する役割を担う。

コンデンサ部品５の静電容量は、配線基板の使用用途により定められる。例えば、伝送周波数が３．２GHzのサーバ用途の配線基板では、静電容量が１０pF程度の小容量のコンデンサ部品５が２５０個程度必要になることもある。この場合、一つの配線基板における静電容量の総和は２５００pF程度となる。

また、このような１０pF程度の小容量のコンデンサ部品を配線基板に搭載するのと同時に、電圧が高い電源線のノイズを除去するために静電容量が０．１μF程度の中容量のコンデンサ部品を１０００個程度搭載する場合もある。

このように多数のコンデンサ部品５を配線基板１に搭載したのでは、前述のように配線基板１の表面においてコンデンサ部品５が占める割合が増えてしまい、配線基板１の表面における配線レイアウトに制約が生じる。

なお、このような配線レイアウトの制限を緩和するために、配線基板１内にコンデンサ部品５を内蔵することにより、配線基板１の表面からコンデンサ部品５をなくすことも考えられる。しかし、この構造では、配線基板１の完成後にコンデンサ部品５に不良が発見されたときに、そのコンデンサ部品５を良品に交換するために配線基板１を分解する必要があり、非現実的である。

また、コンデンサ部品５でノイズを有効に低減するには、面積が２２．９mm²程度の領域に含まれるコンデンサ部品５の個数を一つだけにすべきとのシミュレーション結果もある。この結果によれば、複数のコンデンサ部品５の各々を互いに近接させることはできず、配線基板の設計に更なる制約が生じてしまう。

そこで、本願発明者は、コンデンサ部品５と同程度の静電容量を有するコンデンサを配線基板に内蔵する方法について検討した。

図２は、その検討に使用した配線基板の一例を示す断面図である。

なお、図２において、図１で説明したのと同じ要素には図１におけるのと同じ符号を付し、以下ではその説明を省略する。

この配線基板１０は、電源層やグランド層として機能する二層の導体膜１１とそれらに挟まれた誘電体膜１２とを有しており、各導体膜１１と誘電体膜１２とでシート状のコンデンサ１３が形成される。

そして、これらの導体膜１１の各々に、半導体素子６のはんだバンプ７が電気的に接続される。

このような配線基板１０によれば、コンデンサ１３によって電源ノイズを低減できるため、電源ノイズを低減するためのコンデンサ部品を配線基板１０の表面に搭載する必要がない。そのため、配線基板１０の表面での配線レイアウトの制約が緩和されると共に、コンデンサ部品以外の電子部品を配線基板１０に搭載する余裕も生まれる。

ここで、このコンデンサ１３の単位面積あたりの静電容量C₀は、以下の式（１）により算出できる。

C＝（比例定数×μ₀）／t₀ …（１）
但し、μ₀は誘電体膜１２の誘電率であり、t₀は誘電体膜１２の厚さである。

本願発明者は、誘電率μ₀と厚さt₀とを様々に変えて単位面積当たりの静電容量C₀を計算した。

その計算結果を表１に示す。

なお、表１の誘電率μ₀が４の材料としては、ガラス繊維にエポキシ樹脂を含浸させてなるFR4(Flame Retardant Type 4)を想定している。また、誘電率μ₀が１７．２の材料としてはPPE（ポリフェニレンエーテル樹脂）を想定している。

表１によれば、静電容量C₀が最も大きくなる条件であるt₀=８μm、μ₀＝１７．２の場合においても、単位面積当たりの静電容量C₀はせいぜい１８pF／m²程度にしかならない。この値では、前述のように２５００pF程度の静電容量を得るにはコンデンサ１３の面積を数m²程度にする必要があり、非現実的である。

しかも、この配線基板１０を製造するには樹脂基材２の上にシート状のコンデンサ１３を貼付することになるが、厚さt₀を８μmとしたのではコンデンサ１３が薄くなりすぎて取り扱うのが難しくなる。そのため、樹脂基材２の上にコンデンサ１３をうまく貼付することができず、配線基板１０に不良が発生するおそれが生じ、配線基板１０を量産するのは現実的にはかなり難しい。

以下に、十分に大きな静電容量のコンデンサを配線基板に内蔵し得る各実施形態について説明する。

（第１本実施形態）
本実施形態に係る配線基板について、その製造方法を追いながら説明する。

図３〜図１１は、本実施形態に係る配線基板の製造途中の断面図である。

まず、図３（ａ）に示すように、エポキシ樹脂等の樹脂基材２１の上に配線層２２と層間絶縁膜２３とを順に積層することにより、基板２０を作製する。

この基板２０は、表裏をなす第１の主面２０ａと第２の主面２０ｂとを有しており、厚さZは例えば０．５mm〜１mm程度である。なお、この例では樹脂基材２１側の表面を第１の主面２０ａとし、層間絶縁膜２３側の表面を第２の主面２０ｂとしている。

また、基板２０の各層の形成方法は特に限定されない。例えば、配線層２２は、樹脂基材２１の上に銅めっき膜を形成してそれをパターニングすることで形成され得る。また、層間絶縁膜２３は、エポキシ樹脂製の樹脂シートを配線層２２と基材２１の上に貼付し、その樹脂シートを熱硬化させることで形成され得る。

次に、図３（ｂ）に示すように、ドリル加工により基板２０に直径r₂が０．２mm〜０．３mm程度の貫通孔２１ａを形成する。

その後、図４に示すように、貫通孔２１ａの内面と、その貫通孔２１ａの開口端の周囲における各主面２０ａ、２０ｂの上とに、第１の導体膜２５としてセミアディティブ法で電解銅めっき膜を１０μm〜３０μm程度の厚さに形成する。

次に、図５に示すように、上記のようにして第１の導体膜２５が形成された基板２０を二枚用意する。

そして、各基板２０の間に誘電体２７を挟みつつ、各基板２０の第１の主面２０ａ同士を対向させる。

誘電体２７は、後述のようにコンデンサを形成するのに使用されるため、その材料としては、層間絶縁膜２３よりも誘電率が高いものを使用するのが好ましい。本実施形態では、厚さが約５０μm程度のPPEの接着シートを三枚重ねたものを誘電体２７として使用する。このようなPPEの接着シートとしては、例えば、利昌工業株式会社製のAD-3396がある。

また、その接着シートにはガラスクロスが含まれておらず、またこの段階では接着シートは未硬化であり圧力を加えることで容易に変形する。

なお、誘電率が４のFR4を誘電体２７の材料として用いてもよい。

更に、この例では上下の基板２０の各々の貫通孔２１ａ同士が同一の軸K上に位置するように、各基板２０の位置合わせを行う。

次に、図６に示すように、各基板２０で誘電体２７をその上下から加圧することにより、誘電体２７を貫通孔２１ａ内に充填する。このとき、貫通孔２１ａ内に充填された誘電体２７の分だけ誘電体２７の厚さは減少する。貫通孔２１ａの個数や大きさにもよるが、本工程を行うことで誘電体２７の厚さは３５％程度減少する。よって、この減少分を見込んで元の誘電体２７の厚さを設定するのが好ましい。

また、このように貫通孔２１ａ内に誘電体２７を充填すると、誘電体２７の一部は貫通孔２１ａからはみ出ることになる。

その後に、大気中で基板温度を１７０℃〜１８０℃とする条件で誘電体２７を熱硬化させる。

次いで、図７に示すように、貫通孔２１ａからはみ出た部分の誘電体２７を研磨して除去する。

そして、図８に示すように、一方の主面２０ｂから他方の主面２０ｂに至る複数のホール２１ｂをドリル加工により形成する。そのホール２１ｂの直径r₁は、貫通孔２１ａと同様に、０．２mm〜０．３mm程度である。

続いて、図９に示すように、ホール２１ｂの内面とその開口端近傍にセミアディティブ法で電解銅めっき膜２９を１５μm〜３５μm程度の厚さに形成する。

その後、図１０に示すように、エポキシ樹脂等の樹脂３０でホール２１ｂを充填する。

更に、図１１に示すように、表裏の第２の主面２０ｂの各々に第２の導体膜３１としてセミアディティブ法で電解銅めっき膜を５μm〜１５μm程度の厚さに形成し、その第２の導体膜３１で貫通孔２１ａとホール２１ｂを塞ぐ。

以上により、本実施形態に係る配線基板３２の基本構造が完成する。

その配線基板３２においては、誘電体２７がコンデンサQ用の誘電体として機能すると共に、誘電体２７を介して上下に対抗する貫通孔２１ａ内の第１の導体膜２５と第２の導体膜３１がコンデンサQの電極となる。

このような配線基板３２の製造方法によれば、上下の各基板２０の厚さＺが０．５mm〜１mm程度と十分に厚いため、基板２０の取り扱いが容易である。よって、図２の例のようにシート状の薄いコンデンサ１３を樹脂基材２に貼付する場合とは異なり、一対の基板２０で誘電体２７を挟むのが容易となる。これにより、製造時に配線基板３２に不良が発生する可能性が低減し、コンデンサQを内蔵した配線基板３２を簡単に量産できる。

しかも、配線基板３２において貫通孔２１ａがない部位においては、誘電体２７が上下の基板２０を電気的に分離する絶縁膜を兼ねるため、上下の基板２０の各導体層を誘電体２７で電気的に絶縁でき、配線基板３２の信頼性を十分に確保できる。

更に、コンデンサQの静電容量は、貫通孔２１ａの深さと直径や、第１の導体膜２５の厚さによって調節することができる。

図１２は、この配線基板３２を備えた半導体装置の一例を示す断面図である。

この半導体装置においては、外部接続端子として第１〜第３のはんだバンプ３８ａ〜３８ｃを備えた半導体素子３７が配線基板３２に搭載される。

そして、各はんだバンプ３８ａ〜３８ｃの直下に貫通孔２１ａやホール２１ｂが位置しており、これら貫通孔２１ａやホール２１ｂを塞ぐ第２の導体膜３１を接続パッドとして利用して、第２の導体膜３１の各々に各はんだバンプ３８ａ〜３８ｃを接続する。

これらのはんだバンプのうち、第１のはんだバンプ３８ａは電源用のバンプであって、ホール２１ｂ内の電解銅めっき膜２９と接続される。そして、第２のはんだバンプ３８ｂは、グランド用のバンプであって、貫通孔２１ａ内の第１の導体膜２５と接続される。また、第３のはんだバンプ３８ｃは信号用のバンプである。

これによれば、コンデンサQを形成する一対の第１の導体膜２５の各々に電源電位とグランド電位とが接続され、コンデンサQが電源ノイズを低減するように機能する。

以上説明した本実施形態によれば、誘電体２７の上下に貫通孔２１ａを設けることで、貫通孔２１ａを設けない場合と比較してコンデンサQの静電容量が極めて大きくなる。この点について、以下に説明する。

まず、比較例について説明する。

図１３は、貫通孔２１ａを設けない比較例に係る配線基板３９の断面図である。

なお、図１３において、本実施形態におけるのと同じ要素には本実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。

この比較例においては、貫通孔２１ａを設けずに、誘電体２７の上下に平坦な第１の導体層２５を形成した。そして、これらの導体層２５と誘電体２７とでコンデンサQを形成すると共に、ホール２１ｂ内の電解銅めっき膜２９で各導体層２５を配線基板３９の表裏に引き出した。

なお、誘電体２７の厚さt₁は１００μmである。また、この比較例を二種類用意し、その一方においては誘電体２７の材料として誘電率μ₁が１７．２のPPEを用い、他方では誘電率μ₁が４のFR4を誘電体２７として用いた。

表２は、この比較例に係るコンデンサQの単位面積当たりの静電容量C₁を計算して得られた理論上の値を示す表である。

一方、表３は、比較例に係るコンデンサQの単位面積当たりの静電容量C₁を実際に測定して得られた表である。

なお、表３においては、誘電体２７の厚さt₁が５０μmと１００μmの各場合と、ホール２１ｂの直径r₁が０．２μm、０．２５μm、０．３μmの各場合とについて静電容量C₁を測定した。また、誘電体２７の材料としては、誘電率が１７．２のPPEを用いた。

表２と表３とを比較して明らかなように、実測値（表３）は理論値（表２）よりもかなり大きい。但し、表３の実測値においても、単位面積当たりの静電容量C₁はせいぜい０．７１７pF／cm²程度にしかならない。

一方、表４は、本実施形態に係る配線基板３２（図１１参照）のコンデンサQの単位面積当たりの静電容量C₂を測定して得られた表である。

なお、表４の調査では、誘電体２７の厚さt₁が５０μmと１００μmの各場合と、貫通孔２１ａの直径r₂が０．２μm、０．２５μm、０．３μmの各場合とについて静電容量C₂を測定した。また、誘電体２７の材料としては、誘電率が４のFR4を用いた。更に、図５に示したように、上下の基板２０の各々の貫通孔２１ａ同士を同一の軸K上に位置させた。

更に、単位面積（１cm²）当たりの貫通孔２１ａの個数は、５個とした。これについては、後述の表５〜表７の調査でも同様である。

表４に示されるように、この例では誘電体２７の誘電率が４であり表３における誘電率（１７．２）よりも低いにも関わらず、同一の行で比較すると表３の比較例よりも静電容量C₂が４６〜９２倍となることが明らかとなった。これは、貫通孔２１ａによってコンデンサの電極の対向面積が増大したためとの理由だけでは説明がつかない新たな知見である。

また、表５は、誘電体２７の材料として誘電率が１７．２のPPEを用い、表４と同じ調査をして得られた表である。

表５に示すように、同一の行で比較すると、この場合においては表３の比較例よりも静電容量C₂が更に１５３〜２４９倍になる。

このように静電容量C₂が大きなコンデンサQを内蔵できることで、本実施形態では配線基板３２の表面に搭載するコンデンサ部品の個数を大幅に削減できる。

例えば、前述のように伝送周波数が３．２GHzのサーバ用途の配線基板では、静電容量が１０pF程度の小容量のコンデンサ部品が２５０個程度必要であり、一つの配線基板における静電容量の総和は２５００pF程度となる。表５によれば、本実施形態では配線基板３２を一辺の長さが数cmの矩形状とすることでこれと同程度の静電容量を得ることができ、その表面に２５０個ものコンデンサ部品を搭載する必要がなくなる。

その結果、配線基板３２の表面にコンデンサ部品以外の電子部品を搭載することができるようになり、配線基板３２の高密度化や高機能化を実現することができる。

また、このように配線基板３２に大容量のコンデンサQを内蔵できることから、伝送周波数が５．０GHzで伝送速度が１０Gbpsの高速伝送用の基板として配線基板３２を使用することもできる。

更に、貫通孔２１ａを配置できる場所であれば配線基板３２の任意の部位にコンデンサQを形成することができ、配線基板３２の設計に大きな支障をきたすこともない。

また、図５のように上下の貫通軸２１ａを同じ軸K上に位置させることで、各貫通孔２１ａの位置が上下の基板２０において同じ位置となる。これにより、貫通孔２１ａの設計を各基板２０で同じにすることができ、各基板２０を設計する際の負担を軽減できる。

しかも、上記のようにコンデンサ部品を搭載する必要がなくなることから、そのコンデンサ部品と半導体素子とを接続する導体パターンのインダクタンスと抵抗を除去できる。

本願発明者は、インダクタンスと抵抗がどの程度低減できるかを試算した。

図１４は、その試算に使用したモデルの模式断面図である。

なお、図１４において、本実施形態におけるのと同じ要素には本実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。

図１４に示すように、このモデルに係る配線基板４１は、貫通孔４２ａが形成された絶縁性基材４２を有する。そして、その貫通孔４２ａの内面と、貫通孔４２ａの周囲の絶縁性基材４２の主面には、銅を材料とする導体パターン４３が形成される。そして、その導体パターン４３に、第１のはんだバンプ３８ａを介して半導体素子３７が接続される。

試算に際しては、各はんだバンプ３８ａ〜３８ｃの間隔を１mm、絶縁性基材４２の主面上での導体パターン４３の線幅を０．５mm、導体パターン４３の厚さを５０μmとした。なお、貫通孔４２ａから第１のはんだバンプ３８ａまでの距離Lは０．７mmとし、絶縁性基材４２の厚さは１mm、貫通孔４２ａの直径は０．２５mmとした。

このような条件で計算したところ、絶縁性基材４２の主面上での導体パターン４３のインダクタンスは０．２３nH、抵抗は４８１．６μΩとなった。また、貫通孔４２ａでの導体パターン４３のインダクタンスは０．６３nH、抵抗は７０１．１μΩとなった。

これに対し、本実施形態では、図１２のように貫通孔２１ａの直上の第２の導体膜３１に第２のはんだバンプ３８ｂを接続するため、配線基板３２の主面上での第２の導体膜３１のインダクタンスと抵抗は無視できる。

更に、貫通孔２１ａ内の第１の導体膜２５は、配線ではなくコンデンサQを形成するものであるため、当該第１の導体膜２５のインダクタンスと抵抗も無視できる。

このように図１４のモデルでは生じていたインダクタンスと抵抗とを無視できるため、本実施形態では配線基板３２の伝送速度が高速度化されると共に、インダクタンスや抵抗を見込んでコンデンサQの容量を無理に大きくする必要もなくなる。

なお、上記した本実施形態では、図５に示したように、上下の基板２０の各々の貫通孔２１ａ同士を同軸上に位置させたが、本実施形態はこれに限定されない。

以下に、本実施形態の様々な変形例について説明する。

・第１の変形例
図１５は、第１の変形例に係る配線基板３２の拡大断面図である。

なお、図１５において、図１１におけるのと同じ要素には図１１におけるのと同じ符号を付し、以下ではその説明を省略する。これについては、後述の図１６〜図１８でも同様である。

図１５の例では、二枚の基板２０の各々の貫通孔２１ａの位置を基板横方向にずらす。

表６は、本変形例におけるコンデンサQの静電容量C₂を測定して得られた表である。

なお、本変形例では、誘電体２７の材料として誘電率が１７．２のPPEを用いた。

表６に示されるように、本変形例においても、表３の比較例よりも静電容量C₂が各段に増大している。

また、このように上下の貫通孔２１ａを基板横方向にずらしても静電容量の増加が望めるため、配線基板３２における貫通孔２１ａの位置の自由度が増す。

・第２の変形例
図１６は、第２の変形例に係る配線基板３２の拡大断面図である。

この例では、二枚の基板２０の一方から配線層２２や層間絶縁膜２３を省くことにより、各基板２０の厚さＺが互いに異なるようにし、上下の貫通孔２１ａの深さが異なるようにする。

なお、上下の基板２０の樹脂基材２１の各々の厚さを変えることにより、上下の貫通孔２１ａの深さが異なるようにしてもよい。また、図５の例と同様に、上下の貫通孔２１ａは同軸上に配する。

表７は、本変形例におけるコンデンサQの静電容量を測定して得られた表である。

なお、本変形例では、誘電体２７の材料として誘電率が１７．２のPPEを用いた。

また、上側の基板２０の厚さZを０．５mmとし、下側の基板２０の厚さZを１．０mmとした。

表７に示されるように、本変形例においても、表３の比較例よりも静電容量が各段に増大している。

更に、このように上下の貫通孔２１ａの深さが互いに異なっても十分な静電容量を得ることができるため、各基板２０の厚さの自由度が増す。

・第３の変形例
図１７は、第３の変形例に係る配線基板３２の拡大断面図である。

本変形例においては、二枚の基板２０の各々に貫通孔２１ａを複数設けると共に、これらの貫通孔２１ａのうちの一部同士を同じ軸K上に位置させ、残りの上下の貫通孔２１ａの位置を互いにずらす。

これにより、配線基板３２における貫通孔２１ａのバリエーションが増え、配線基板３２の設計の自由度が増す。

・第４の変形例
図１８は、第４の変形例に係る配線基板３２の拡大断面図である。

本変形例においては三枚の基板２０を積層する。第１〜第３の変形例と同様の理由により、このような構成でも配線基板３２が内蔵するコンデンサの静電容量が高められると期待できる。なお、基板２０の積層数は三枚に限定されず、四枚以上の基板２０を積層してもよい。

（第２実施形態）
第１実施形態では、図１１等に示したように、上下の基板２０のそれぞれに貫通孔２１ａを形成した。これに対し、本実施形態では、上下の基板２０の一方のみに貫通孔２１ａを形成する。

図１９〜図２１は、第２実施形態に係る配線基板の製造途中の断面図である。なお、図１９〜図２１において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。

まず、図１９に示すように、誘電体２７を介して上下の基板２０のそれぞれの主面２０ａを対向させる。

各基板２０のうち、上側の基板２０は第１実施形態の図３（ａ）〜図４の工程を行うことで作製され、第１の導体層２５が形成された貫通孔２１ａを有する。

一方、下側の基板２０には貫通孔２１ａは形成されておらず、上側の貫通孔２１ａと対向する主面２０ａに第３の導体膜５０を有する。

第３の導体膜５０の形成方法は特に限定されないが、この例では第３の導体膜５０としてセミアディティブ法で電解銅めっき膜を１０μm〜３０μm程度の厚さに形成する。

また、誘電体２７としては、第１実施形態と同様に厚さが約５０μm程度のPPEの接着シートを三枚重ねたものを使用する。そのPPEの接着シートとしては、例えば、利昌工業株式会社製のAD-3396がある。

その後、図２０に示すように、各基板２０で誘電体２７をその上下から加圧することにより、誘電体２７を貫通孔２１ａ内に充填する。その後に、大気中で基板温度を１７０℃〜１８０℃とする条件で誘電体２７を熱硬化させる。

この後は、第１実施形態の図６〜図１１の工程を行うことにより、図２１に示す本実施形態に係る配線基板５１の基本構造を得る。

この配線基板５１においても、第１実施形態と同様に誘電体２７がコンデンサQ用の誘電体として機能する。そのコンデンサQの一方の電極は、下側の基板２０に形成された第３の導体膜５０である。そして、コンデンサQの他方の電極は、上側の基板２０の貫通孔２１ａ内の第１の導体膜２５とその上の第２の導体膜３１である。

第１実施形態からの類推により、本実施形態においてもコンデンサQの静電容量が高められると期待できる。

また、このように下側の基板２０に貫通孔２１ａを形成しないことで、その貫通孔２１ａを塞ぐ第２の導体膜３１を当該基板２０の第２の主面２０ｂに形成する必要がなくなり、その第２の主面２０ｂで配線を引き回す余裕が増える。

以上説明した各実施形態に関し、更に以下の付記を開示する。

（付記１） 誘電体を介して互いに対向する二枚の基板と、
前記二枚の基板の各々に形成され、前記誘電体が充填された貫通孔と、
前記貫通孔の内面に形成された第１の導体膜と、
前記誘電体とは反対側の前記二枚の基板の主面上において前記貫通孔を塞ぎ、かつ該主面側で前記第１の導体膜に接続された第２の導体膜と、
を有することを特徴とする配線基板。

（付記２） 前記二枚の基板の各々の前記貫通孔同士が同軸上に位置することを特徴とする付記１に記載の配線基板。

（付記３） 前記二枚の基板の各々の前記貫通孔の位置を基板横方向にずらしたことを特徴とする付記１に記載の配線基板。

（付記４） 前記貫通孔が、前記二枚の基板のそれぞれに複数形成されて、
複数の前記貫通孔のうちの一部同士が同軸上にあり、残りの複数の前記貫通孔の位置を基板横方向にずらしたことを特徴とする付記１に記載の配線基板。

（付記５） 前記二枚の基板の各々の貫通孔の深さが異なることを特徴とする付記１に記載の配線基板。

（付記６） 前記基板が三枚以上設けられ、前記基板の各々が積層されたことを特徴とする付記１に記載の配線基板。

（付記７） 前記第２の導体膜が、前記基板の上に搭載予定の半導体素子の外部接続端子に接続される接続パッドであることを特徴とする付記１乃至付記６のいずれかに記載の配線基板。

（付記８） 前記貫通孔は、前記外部接続端子の直下に位置することを特徴とする付記７に記載の配線基板。

（付記９） 誘電体を介して互いに対向する二枚の基板と、
前記二枚の基板の一方に形成され、前記誘電体が充填された貫通孔と、
前記貫通孔の内面に形成された第１の導体膜と、
前記一方の基板の両主面のうち、前記誘電体とは反対側の主面上において前記貫通孔を塞ぎ、かつ該主面側で前記第１の導体膜に接続された第２の導体膜と、
前記二枚の基板の他方に形成され、前記誘電体を介して前記貫通孔と対向する第３の導体膜と、
を有することを特徴とする配線基板。

（付記１０） 二枚の基板の各々に貫通孔を形成する工程と、
前記貫通孔の内面に第１の導体膜を形成する工程と、
前記第１の導体膜を形成した後、前記二枚の基板で誘電体を挟むことにより、前記貫通孔内に前記誘電体を充填する工程と、
前記誘電体とは反対側の各々の前記基板の主面上に、前記貫通孔を塞ぎかつ前記第１の導体膜と接続された第２の導体膜を形成する工程と、
を有することを特徴とする配線基板の製造方法。

（付記１１） 二枚の基板の一方に貫通孔を形成する工程と、
前記貫通孔の内面に第１の導体膜を形成する工程と、
前記二枚の基板の他方に第２の導体膜を形成する工程と、
前記第１の導体膜と前記第２の導体膜を形成した後、前記貫通孔と前記第２の導体膜とを対向させつつ、前記二枚の基板で誘電体を挟むことにより、前記貫通孔内に前記誘電体を充填する工程と、
前記一方の基板において前記誘電体とは反対側の主面上に、前記貫通孔を塞ぎかつ前記第１の導体膜と接続された第３の導体膜を形成する工程と、
を有することを特徴とする配線基板の製造方法。

１…配線基板、２…樹脂基材、３…配線層、４…絶縁膜、５…コンデンサ部品、６…半導体素子、１０…配線基板、１１…導体膜、１２…誘電体膜、１３…コンデンサ、２０…基板、２０ａ…第１の主面、２０ｂ…第２の主面、２１…樹脂基材、２１…貫通孔、２１ｂ…ホール、２２…配線層、２３…層間絶縁膜、２５…第１の導体膜、２７…誘電体、２９…電解銅めっき膜、３０…樹脂、３１…第２の導体膜、３２、５１…配線基板、３７…半導体素子、３８ａ〜３８ｃ…第１〜第３のはんだバンプ、３９、４１…配線基板、４２…絶縁性基材、４２ａ…貫通孔、４３…導体パターン、５０…第３の導体膜。

Claims (8)

1. 誘電体を介して互いに対向する二枚の基板と、
   前記二枚の基板の各々に形成され、前記誘電体が充填された貫通孔と、
   前記貫通孔の内面に形成された第１の導体膜と、
   前記誘電体とは反対側の前記二枚の基板の主面上において前記貫通孔を塞ぎ、かつ該主面側で前記第１の導体膜に接続された第２の導体膜と、
   を有することを特徴とする配線基板。
2. 前記二枚の基板の各々の前記貫通孔同士が同軸上に位置することを特徴とする請求項１に記載の配線基板。
3. 前記二枚の基板の各々の前記貫通孔の位置を基板横方向にずらしたことを特徴とする請求項１に記載の配線基板。
4. 前記二枚の基板の各々の貫通孔の深さが異なることを特徴とする請求項１に記載の配線基板。
5. 前記第２の導体膜が、前記基板の上に搭載予定の半導体素子の外部接続端子に接続される接続パッドであることを特徴とする請求項１乃至請求項４のいずれか１項に記載の配線基板。
6. 前記貫通孔は、前記外部接続端子の直下に位置することを特徴とする請求項５に記載の配線基板。
7. 誘電体を介して互いに対向する二枚の基板と、
   前記二枚の基板の一方に形成され、前記誘電体が充填された貫通孔と、
   前記貫通孔の内面に形成された第１の導体膜と、
   前記一方の基板の両主面のうち、前記誘電体とは反対側の主面上において前記貫通孔を塞ぎ、かつ該主面側で前記第１の導体膜に接続された第２の導体膜と、
   前記二枚の基板の他方に形成され、前記誘電体を介して前記貫通孔と対向する第３の導体膜と、
   を有することを特徴とする配線基板。
8. 二枚の基板の各々に貫通孔を形成する工程と、
   前記貫通孔の内面に第１の導体膜を形成する工程と、
   前記第１の導体膜を形成した後、前記二枚の基板で誘電体を挟むことにより、前記貫通孔内に前記誘電体を充填する工程と、
   前記誘電体とは反対側の各々の前記基板の主面上に、前記貫通孔を塞ぎかつ前記第１の導体膜と接続された第２の導体膜を形成する工程と、
   を有することを特徴とする配線基板の製造方法。

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