JP6303443B2 - Ｉｃ内蔵基板の製造方法 - Google Patents

Ｉｃ内蔵基板の製造方法 Download PDF

Info

Publication number
JP6303443B2
JP6303443B2 JP2013245281A JP2013245281A JP6303443B2 JP 6303443 B2 JP6303443 B2 JP 6303443B2 JP 2013245281 A JP2013245281 A JP 2013245281A JP 2013245281 A JP2013245281 A JP 2013245281A JP 6303443 B2 JP6303443 B2 JP 6303443B2
Authority
JP
Japan
Prior art keywords
chip
insulating layer
forming
core substrate
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013245281A
Other languages
English (en)
Other versions
JP2015103753A (ja
Inventor
和俊 露谷
和俊 露谷
勝俣　正史
正史 勝俣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Corp
Original Assignee
TDK Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TDK Corp filed Critical TDK Corp
Priority to JP2013245281A priority Critical patent/JP6303443B2/ja
Priority to US14/555,325 priority patent/US9153553B2/en
Priority to TW103141165A priority patent/TWI593328B/zh
Priority to CN201410705847.XA priority patent/CN104684254B/zh
Publication of JP2015103753A publication Critical patent/JP2015103753A/ja
Application granted granted Critical
Publication of JP6303443B2 publication Critical patent/JP6303443B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/83132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、ＩＣチップを内蔵するＩＣ内蔵基板及びその製造方法に関する。
近年、スマートフォン、タブレットＰＣ等の携帯電子機器が広く普及している。これらの携帯電子機器には、小型化及び高機能化を図るため、多くの機能を集約したＩＣ内蔵基板が実装されている。ＩＣ内蔵基板は、非常に薄く研削された半導体ＩＣのベアチップが基板内に埋め込まれ、基板の表面にキャパシタ、インダクタ、サーミスタ、抵抗等の受動部品が表面実装されたモジュール部品である。このＩＣ内蔵基板によれば、多様な電源回路や複数の無線通信機能をモジュール化することができ、小型及び薄型で高機能な携帯電子機器を実現することが可能である。
特許文献１に記載された従来のＩＣ内蔵基板は、キャビティが形成されたコア基板と、キャビティに収容されたＩＣチップと、コア基板の上面に形成された第１導体パターンと、第１導体パターンの周囲に形成された第２導体パターンと、コア基板の上面に、第１導体パターン、第２導体パターンおよびキャビティの開口を覆うように形成された絶縁層とを有している。コア基板はガラスクロス等の補強材に樹脂を含浸させたものであり、これにより所望の基板強度が確保されている。また、第１導体パターンはキャビティの開口を囲むように設けられ、これにより絶縁層の湾曲が抑制される。第１導体パターンにはスリットが形成されており、第１導体パターンの外側にある樹脂の一部はスリットを通過して第１導体パターンの内側に移動するので、第１導体パターンの内側と外側とで絶縁層の厚みを等しくすることができ、絶縁層の平坦化が可能となる。
特許第５００１３９５号公報
しかしながら、上述した従来のＩＣ内蔵基板は、コア基板がＩＣチップと同等の厚さを有しているので、次のような問題がある。すなわち、コア基板及びＩＣチップは絶縁層に覆われるが、ＩＣチップの上面から絶縁層の上面までの距離（高さ）が長い場合、ＩＣチップの上方において絶縁層を貫通させるためにＩＣ接続用ビアホール導体の直径を大きくしなければならず、ビアホール導体の小径化及び狭ピッチ化が難しいという問題がある。
一方、ビアホール導体の小型化及び狭ピッチ化を図るため絶縁層の厚さを最初から薄くすることも考えられるが、その場合には絶縁層の接着力や絶縁層の上面の平坦性が悪化するおそれがあり、絶縁層の上面に形成される配線層の信頼性が低下するという問題がある。特に、絶縁層に含まれるフィラーの大きさが硬化後の樹脂厚みより大きいと、問題がより顕在化する。
また、コア基板の有効面積を広げるためにはキャビティの面積をできるだけ小さくした方が良いが、この場合、ＩＣチップの側面とキャビティの内周面との間の隙間が非常に狭くなるため、隙間の内部を樹脂で埋めることが難しくなる。隙間への樹脂の充填が不十分な場合にはＩＣチップの固定が不安定となり、ＩＣチップの位置ずれや接続不良が生じるおそれがある。
したがって、本発明の目的は、小径化及び狭ピッチ化されたＩＣ接続用ビアホール導体を有する小型で薄型なＩＣ内蔵基板及びその製造方法を提供することにある。
上記課題を解決するため、本発明によるＩＣ内蔵基板は、下部絶縁層と、前記下部絶縁層の下面に形成された下部配線層と、前記下部絶縁層の上面に形成されたコア基板と、前記下部絶縁層の前記上面にフェースアップで搭載されたＩＣチップと、前記コア基板の上面及び前記ＩＣチップの上面を覆う上部絶縁層と、前記上部絶縁層の上面に形成された上部配線層と、前記上部絶縁層を貫通して前記上部配線層と前記ＩＣチップとを接続するビアホール導体とを備え、前記コア基板は開口部を有し、前記ＩＣチップは前記開口部内に設けられており、前記上部絶縁層は前記ＩＣチップの側面と前記コア基板の前記開口部の内周面との間の隙間を埋めるように形成されており、前記ＩＣチップの前記上面から前記上部絶縁層の上面までの第１の距離は、前記コア基板の前記上面から前記上部絶縁層の前記上面までの第２の距離よりも短いことを特徴とする。
本発明によれば、ＩＣ内蔵基板の内部に剛性の高いコア基板が入っているため、ハンドリング性を向上させることができ、基板強度と薄さを兼ね備えたＩＣ内蔵基板を実現することができる。また、上部絶縁層を貫通してＩＣチップのパッド電極に接続されるビアホール導体の長さを短くすることができ、これによりビアホール導体の小径化及び狭ピッチ化を図ることができる。また、ＩＣチップの上面よりもコア基板の上面の方が低いので、ＩＣチップの上面にガラスクロスの破片等のゴミが付着していたとしても、ＩＣチップを上部絶縁層で埋設する際にゴミが樹脂と共にコア基板側（下方）に流れて移動するので、ＩＣチップの接続不良や絶縁不良を防止することができる。逆に、コア基板が持つガラスクロス等の破片については、ＩＣチップ上に残留し難くなり、同様の効果を期待できる。
本発明において、前記コア基板は繊維質の補強材を含む樹脂基板であり、前記下部絶縁層及び前記上部絶縁層は繊維質の補強材を含まない樹脂層であることが好ましい。この構成によれば、基板強度と薄さを兼ね備えたＩＣ内蔵基板を実現することができる。
本発明において、前記コア基板の上面の全面は前記上部絶縁層に接しており、前記コア基板の下面の全面は前記下部絶縁層に接していることが好ましい。この構成によれば、基板強度と薄さを兼ね備えたいわゆる２層構造のＩＣ内蔵基板を実現することができる。
本発明において、前記下部絶縁層の厚さは均一であり、前記コア基板の厚さは前記ＩＣチップよりも薄いことが好ましい。この構成によれば、ＩＣチップの上方に位置する上部絶縁層の厚さを薄くすることができ、この上部絶縁層を貫通してＩＣチップのパッド電極に接続されるビアホール導体の長さを確実に短くすることができる。
本発明において、前記ＩＣチップの四隅の少なくとも一つの位置において前記ＩＣチップの前記側面と前記コア基板の前記開口部の前記内周面との間の前記隙間の幅が部分的に広がっていることが好ましい。隙間に樹脂を流れ込みやすくすることができ、樹脂の充填性を改善することができる。これにより、ＩＣチップの位置ずれが軽減され、またＩＣチップの下部絶縁層への固着強度が増加する。
また、本発明によるＩＣ内蔵基板の製造方法は、キャリア上面に形成されている下部導体層の上面に下部絶縁層を形成する工程と、開口部を有するコア基板の前記開口部内にＩＣチップが収容されるように、前記下部絶縁層の前記上面に前記コア基板及び前記コア基板よりも厚いＩＣチップを搭載する工程と、前記ＩＣチップの上面及び前記コア基板の上面を覆う上部絶縁層を形成する工程と、前記上部絶縁層の上面に上部導体層を形成する工程と、前記上部絶縁層を貫通して前記ＩＣチップと前記上部導体層とを接続するビアホール導体を形成する工程とを備え、前記上部絶縁層を形成する工程は、前記ＩＣチップの側面と前記コア基板の前記開口部の内周面との間の隙間を埋める工程を含むことを特徴とする。
本発明によれば、剛性の高いコア基板が用いて構成され、ハンドリング性が高く、基板強度と薄さを兼ね備えたＩＣ内蔵基板を製造することができる。また、上部絶縁層を貫通してＩＣチップのパッド電極に接続されるビアホール導体の長さが短く、ビアホール導体の小径化及び狭ピッチ化が図られたＩＣ内蔵基板を製造することができる。また、ＩＣチップの上面よりもコア基板の上面の方が低いので、ＩＣチップの上面にゴミが付着していたとしても、ＩＣチップを上部絶縁層で埋設する際にゴミが樹脂と共にコア基板側（下方）に流れて移動するので、ＩＣチップの接続不良や絶縁不良を防止することができる。逆に、コア基板が持つガラスクロス等の破片については、ＩＣチップ上に残留し難くなり、同様の効果を期待できる。また、この作用は樹脂に含まれるフィラーに対しても効果があり、比較的大きいフィラーがＩＣチップ上部に残留しないように熱プレスする事で、樹脂厚みを薄くした事による品質異常を防止する効果についても期待できる。
本発明において、前記下部導体層はアライメントマークを含み、前記ＩＣチップを搭載する工程は、前記下部絶縁層越しに見える前記アライメントマークの位置を基準にして前記ＩＣチップを所定の位置に搭載することが好ましい。この構成によれば、キャリア上の下部導体層に形成されたアライメントマークの位置がその形成加工時とＩＣチップ搭載時とで大きく変わることがなく、ＩＣチップ及びコア基板の位置決めを正確に行うことができる。
本発明によれば、小径化及び狭ピッチ化されたＩＣ接続用ビアホール導体を有する小型で薄型なＩＣ内蔵基板及びその製造方法を提供することができる。
図１は、本発明の第１の実施の形態によるＩＣ内蔵基板の構造を示す略断面図である。 図２は、開口部２ａとＩＣチップ３の形状を示す略平面図である。 図３（ａ）〜（ｃ）は、ＩＣ内蔵基板の製造方法を説明するための略断面図である。 図４（ａ）〜（ｃ）は、ＩＣ内蔵基板の製造方法を説明するための略断面図である。 図５（ａ）〜（ｃ）は、ＩＣ内蔵基板の製造方法を説明するための略断面図である。 図６（ａ）及び（ｂ）は、ＩＣ内蔵基板の製造方法を説明するための略断面図である。 図７は、本発明の第２の実施の形態によるＩＣ内蔵基板の構造を示す略断面図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の第１の実施の形態によるＩＣ内蔵基板の構造を示す略断面図である。
図１に示すように、本実施形態によるＩＣ内蔵基板１は、開口部２ａを有するコア基板２と、開口部２ａ内に設けられたＩＣチップ３と、コア基板２及びＩＣチップ３の下面を覆う下部絶縁層４と、コア基板２及びＩＣチップ３の上面を覆う上部絶縁層５と、下部絶縁層４の下面に形成された下部配線層６と、上部絶縁層５の上面に形成された上部配線層７とを有している。本明細書において、「ＩＣ内蔵基板」とは、ＩＣチップが内蔵された単位基板である個別基板（個片、個品）のみではなく、その個別基板を複数有する集合基板（ワークボード、ワークシート）を含む。
コア基板２は、ガラスクロス、ガラス不織布、アラミド不織布等の繊維質な補強材にエポキシ樹脂、ＢＴ（ビスマレイミドトリアジン）樹脂、ポリイミド樹脂等の樹脂を含浸させたものである。コア基板２の厚さは、求められる基板強度及びＩＣチップ３の厚さを考慮して決定される。
開口部２ａはコア基板２を貫通するように設けられており、下部絶縁層４の上面の一部は露出して開口部２ａの底面を構成している。本実施形態において開口部２ａはコア基板２の平面領域の中央部に位置しているが、必ずしも中央部に位置していなくても良い。
ＩＣチップ３は、パッド電極３ａの形成面が上方を向いたいわゆるフェースアップの状態で開口部２ａ内の下部絶縁層４の上面に搭載されている。パッド電極３ａの形成面とは反対側のＩＣチップ３の基体面は下方を向いており、下部絶縁層４の上面に接している。
図２は、コア基板２の開口部２ａとＩＣチップ３との関係を示す略平面図である。
図２に示すように、ＩＣチップ３の平面形状は矩形（ここでは正方形）であり、開口部２ａの概略的な平面形状はＩＣチップ３よりも少し大きな矩形である。そのため、開口部２ａ内にＩＣチップを収容可能であり、ＩＣチップ３と開口部２ａとの間には隙間ＧがＩＣチップ３の全周にわたって形成されている。
開口部２ａの各コーナーには切り欠き部２ｂが形成されており、これにより各コーナーの隙間Ｇの幅は他の部分よりも広げられている。ＩＣチップ３と開口部２ａとの間の隙間Ｇの幅は、製品サイズ小型化及び基板強度向上の観点からできるだけ狭いほうが良いが、ＩＣチップ３の全周にわたって狭くすると樹脂の充填性が悪くなるためボイドの発生が懸念される。しかし、スペースに比較的余裕がある各コーナーにおいて隙間Ｇの幅を広げ、樹脂を流れ込みやすくすることにより、樹脂の充填性を改善することができる。これにより、ＩＣチップの位置ずれが軽減され、またＩＣチップの下部絶縁層への固着強度が増加する。隙間Ｇの幅は、例えば５０〜３００μｍが好ましい。
図１に示すように、コア基板２の下面の全面は下部絶縁層４に接しており、コア基板２の上面の全面もまた上部絶縁層５に接している。すなわち、本実施形態によるＩＣ内蔵基板１は基板の上下面にのみ配線層を有しており、内部配線層は何ら設けられていない。そのため、内部配線層のレイアウトの制約を受けることなくビアホール導体を自由に形成することが可能である。
下部絶縁層４は、下部配線層６の下地面を構成するものであり、コア基板２及びＩＣチップ３の下面を覆うように形成されている。下部絶縁層４は、ガラスクロス等の繊維質な補強材を含まない樹脂からなり、その厚さは６０μｍ以下であることが好ましい。これにより、下部配線層６に形成されたアライメントマークの認識性を高める事ができる。下部絶縁層４の上面は平坦面であるため、コア基板２の下面とＩＣチップ３の下面は同一平面をなしている。これにより、ＩＣチップ３の傾きや搭載位置ずれを低減する事が可能となる。更に、線膨張係数が大きく異なるＩＣチップ３と下部絶縁層４間との接着力を強化させるため、ＩＣチップ３の下面は＃８０００相当の粗化処理が行われている。具体的には、０．１μｍ程度の粗さとなるような加工を行う事が好ましい。
上部絶縁層５は、上部配線層７の下地面を構成するものであり、コア基板２及びＩＣチップ３の上面を覆うように形成されている。上部絶縁層５はコア基板２及びＩＣチップ３の上面のみならず、ＩＣチップ３の側面と開口部２ａの内周面との間の隙間Ｇにも充填されている。上部絶縁層５は、ガラスクロス等の繊維質な補強材を含まない樹脂からなり、ＩＣチップ３の上面の上方における厚さは５〜３５μｍであることが好ましい。加工性やコスト面を考慮すると、上部絶縁層５は下部絶縁層４と同一材料からなることが特に好ましい。
樹脂としては、フィルム状の熱硬化性樹脂や熱可塑性樹脂を用いることが好ましく、さらにはＲＣＦ（Resin Coated copper Foil）を用いることができる。ここで、熱硬化性樹脂としては、例えばエポキシ樹脂、ポリイミド樹脂、ＢＴ樹脂、アリル化フェニレンエーテル樹脂、アラミド樹脂などを用いることができる。また、熱可塑性樹脂としては、例えば液晶ポリマー（ＬＣＰ）、ＰＥＥＫ樹脂、ＰＴＦＥ樹脂（フッ素樹脂）などを用いることができる。これらの材料は、例えば絶縁性、誘電特性、耐熱性、機械的特性等の観点から、必要性に応じて選ぶことが望ましい。また、上記樹脂はフィラーを含むものであっても良く、硬化剤、安定剤等の添加剤を含むものであっても良い。
本実施形態によるＩＣ内蔵基板１は、ＩＣチップ３の上方に設けられた上部絶縁層５を貫通してＩＣチップ３のパッド電極３ａと上部配線層７とを接続するビアホール導体８ａと、上部絶縁層５、コア基板２及び下部絶縁層４を貫通して設けられたビアホール導体８ｂと、下部配線層６の導体パターンを選択的に覆うソルダーレジスト層９ａと、上部配線層７の導体パターンを選択的に覆うソルダーレジスト層９ｂとをさらに有している。ＩＣ内蔵基板１の上面もしくは下面もしくは両面にはキャパシタ、インダクタ、サーミスタ、抵抗等の受動部品が表面実装され、これにより電源モジュール等の電子部品モジュールが実現される。電子部品モジュールは携帯電子機器のメイン回路基板上に表面実装される。
コア基板２の厚さはＩＣチップ３よりも薄いことが好ましく、両者の厚さの差は５μｍ以上であることが特に好ましい。一例を挙げると、ＩＣチップ３の厚さが１２０μｍであるとき、コア基板２の厚さを１００μｍとすることができる。コア基板２及びＩＣチップ３は共に下部絶縁層４の上面に搭載されており、下部絶縁層４の上面は面内で均一（平坦面）である。また、上部絶縁層５の上面も平坦面である。そのため、ＩＣチップ３の上面から上部絶縁層５の上面までの距離Ｈ１は、コア基板２の上面から上部絶縁層５の上面までの距離Ｈ２よりも短い（Ｈ１＜Ｈ２）。
コア基板２の上面とＩＣチップ３の上面とが上記のような関係を有する場合には、コア基板２の上方の上部絶縁層５のボリュームをある程度確保しつつ、ＩＣチップ３の上面から上部絶縁層５の上面までの距離Ｈ１を短くすることができる。したがって、ＩＣチップ３の上面を覆う上部絶縁層５を貫通してパッド電極３ａに接続されるビアホール導体８ａの加工性を向上させることができ、これによりビアホール導体８ａの小径化及び狭ピッチ化を図ることができる。
さらに、ＩＣチップ３の上面がコア基板２の上面よりも高い位置にある場合には、下部絶縁層４を例えば熱プレス法により形成する際、ＩＣチップ３の上面に付着した塵やごみ、あるいは樹脂に含まれる比較的大きなフィラーを樹脂とともにＩＣチップ３の上面から下方のコア基板２側に流動させることができる。したがって、ＩＣチップ３の上面の塵やごみが除去されるとともに、ＩＣチップ３上面に大きいフィラーの残留を抑制できるため、品質を高めることができる。
ＩＣ内蔵基板１の製造では、一枚の大きな集合基板上に多数個のＩＣ内蔵基板を形成した後、個々のＩＣ内蔵基板を切り出す量産工程が採用される。以下、図３〜図６を参照しながらＩＣ内蔵基板１の製造方法について説明する。
ＩＣ内蔵基板１の製造では、まず、キャリア１０の上面に形成された下部導体層としての銅箔１１の所定の位置にアライメントマーク１１ａを形成する（図３（ａ））。銅箔１１は下部配線層６の構成要素である。
アライメントマーク１１ａは銅箔１１のドリル加工、レーザ加工もしくはパターニングによる手法が挙げられるが、精度的な観点からパターニングによって形成される事が望ましい。パターニングによる手法を用いた場合、アライメントマーク１１ａの形成では、ドライフィルム及び後述する樹脂シート１２との密着性を高めるため予め銅箔１１の表面の粗面化処理を行った後、銅箔１１の表面にドライフィルムをラミネート法により張り付ける。次にドライフィルムの露光及び現像を行い、このドライフィルムをマスクとして銅箔１１をエッチングした後、ドライフィルムを剥離する。以上により、アライメントマーク１１ａが完成する。この際、後出する下部配線層を同時に形成しても良い。
次に、キャリア１０に支持され且つアライメントマーク１１ａが形成された銅箔１１の上面に未硬化の樹脂シート１２を張り付ける（図３（ｂ））。樹脂シート１２は下部絶縁層４に相当するものであり、ラミネート法により形成することができる。樹脂シート１２の厚さは例えば３５μｍである。
次に、樹脂シート１２の上面にＩＣチップ３を搭載する（図３（ｃ））。ＩＣチップ３はパッド電極３ａの形成面が上方を向いたフェースアップの状態で搭載される。ＩＣチップ３をフェースダウンで搭載した場合にはＩＣチップ３のパッド電極３ａと樹脂シート１２との間にボイドが発生しやすいが、フェースアップで搭載した場合には凹凸面がほとんど無いことからボイドを抱き込み難いために、ボイドの問題を回避することができる。
ＩＣチップ３の位置決めにはアライメントマーク１１ａが用いられる。樹脂シート１２は厚さ６０μｍ以下のガラスクロスやアラミド繊維が含まれていない、透明又は半透明の材料であるため、ＩＣチップ３を搭載する際は、樹脂シート１２越しに見えるアライメントマーク１１ａの位置を基準にしてＩＣチップ３を樹脂シート１２の上面の所定の位置に搭載する。ここで、アライメントマーク１１ａはキャリア１０上の銅箔１１に形成されており、銅箔１１にはアライメントマーク１１ａ以外のパターンは形成されていない。
次に、樹脂シート１２の上面にコア基板２をラミネート法により張り付ける（図４（ａ））。ここで、コア基板２は開口部２ａを有しており、コア基板２は各ＩＣチップ３が対応する開口部２ａ内に収容されるように搭載される。更に、開口部２ａの四隅においては、ＩＣチップ３とのギャップが広くなるように形成する事が望ましい。これにより、後述する樹脂シート１２の樹脂充填性が向上する。その後、加熱して未硬化の樹脂シート１２を硬化させることにより、コア基板２及びＩＣチップ３の位置が固定される。また、硬化した樹脂シート１２は下部絶縁層４となる。
次に、コア基板２及びＩＣチップ３の上面に未硬化の樹脂シート１３をラミネート法により張り付ける（図４（ｂ））。この樹脂シート１３は上部絶縁層５に相当するものであり、ラミネート法により形成することができる。樹脂シート１３の厚さは例えば３５μｍである。また、樹脂シート１３はガラスクロスやアラミド繊維が含まれていない材料である事が望ましい。
次に、上部導体層としての銅箔１４を樹脂シート１３の上面に張り付ける（図４（ｃ））。銅箔１４は上部配線層７の構成要素であって、真空熱プレス法により積層する。この熱プレス工程により、未硬化の樹脂シート１３は硬化して上部絶縁層５となる。また、樹脂シート１３の一部は矢印で示すように隙間Ｇ内に押し込まれ、隙間Ｇの内部には樹脂シート１３の一部が埋設される。
本実施形態において、コア基板２の上面の高さはＩＣチップ３の上面よりも低い。そのため、樹脂シート１３の熱プレス時にＩＣチップの上面に付着した塵やごみ、あるいは樹脂に含まれる比較的大きなフィラーは樹脂と共にＩＣチップ３の上面からコア基板２の上面側に流れて移動するので、ＩＣチップ３の上面の塵やごみ、あるいは大きなフィラーを除去することができ、ＩＣチップの接続不良や絶縁不良を防止することができる。
また、これによりＩＣチップ３のパッド電極３ａと上部配線層７間に形成される樹脂層については、加工性の悪いガラスクロス等の繊維が無く、厚みを薄く形成する事が可能となるため、小径ビアの形成が可能となり、結果的に狭ピッチビア接続の対応が可能となる。
次に、銅箔１４をパターニングしてビアホール形成用の開口パターン１４ａを形成する（図５（ａ））。開口パターン１４ａの形成では、予め銅箔１４の表面の粗面化処理を行った後、銅箔１４の表面にドライフィルムをラミネート法により張り付ける。次にドライフィルムの露光及び現像を行い、このドライフィルムをマスクとして銅箔１４をエッチングした後、ドライフィルムを剥離する。以上により、開口パターン１４ａが完成する。
次に、開口パターン１４ａの位置に貫通又は非貫通のビアホール１４ｂを形成する（図５（ｂ））。加工方法としては、公知のドリル加工、レーザ加工、ブラスト加工、またその組み合わせを適用する事ができる。中でも、静電気、加工タクト等の観点から、ウエットブラスト加工が好ましい。
次に、無電解めっき、電解めっき及びアニール処理を行い、ビアホール１４ｂの内部に導体を埋め込むことにより、ビアホール導体８ａ，８ｂを形成する（図５（ｃ））。ビアホール導体８ａはＩＣ接続用のビアホール導体であり、ビアホール導体８ｂは上部絶縁層５、コア基板２及び下部絶縁層４を貫通して上部配線層７と下部配線層６とを接続する層間接続用のビアホール導体である。
次に、キャリア１０を分離し、上下面の銅箔１１，１４に対して公知の手法によりパターニングを行う。本実施形態では銅箔１１，１４のパターニングを同時に行っているが、別々に行っても良い。（図６（ａ））
最後に、下部配線層６及び上部配線層７を選択的に覆うソルダーレジスト層９ａ，９ｂをそれぞれ形成する（図６（ｂ））。以上により、本実施形態によるＩＣ内蔵基板１が完成する。
以上説明したように、本実施形態によるＩＣ内蔵基板の製造方法は、キャリアに支持された薄い樹脂シート１２の上面にＩＣチップ３とコア基板２とを搭載するので、基板強度を保ちつつ非常に薄型なＩＣ内蔵基板を製造することができる。また、ＩＣチップ３の搭載時には銅箔１１に形成されたアライメントマーク１１ａを樹脂シート越しに見ながらその位置決めを行うので、アライメントマーク１１ａの位置変化を抑えることができ、ＩＣチップ３の位置精度を高めることができる。
図７は、本発明の第２の実施の形態によるＩＣ内蔵基板の構造を示す略断面図である。
図７に示すように、本実施形態によるＩＣ内蔵基板２０の特徴は、コア基板２の上面に内部配線層２１の導体パターンが設けられている点にある。上述した第１の実施の形態によるＩＣ内蔵基板１は、内部配線層のないいわゆる２層基板であるが、本実施形態によるＩＣ内蔵基板２０は、内部配線層を有する多層基板（３層基板）である。このように、本発明によるＩＣ内蔵基板は、多層基板として構成することも可能である。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態においては、ＩＣチップ３を搭載した後にコア基板２を搭載しているが、ＩＣチップ３及びコア基板２の搭載の順序は特に限定されず、コア基板２を搭載した後にＩＣチップ３を搭載することも可能である。コア基板２を先に搭載する場合には、アライメントマーク１１ａを視認できるようにコア基板２に開口を形成しておくことが好ましい。
また、上記実施形態においては、ＩＣチップ３とコア基板２の厚さを異ならせることで両方の上面の高さを異ならせているが、本発明においてＩＣチップ３及びコア基板の厚さが互いに異なることは必須ではない。例えば、ＩＣチップ３とコア基板の厚さを同じにし、コア基板の搭載時にプレス加重もしくは温度を上げて樹脂を軟化させる事で、樹脂シート１２（下部絶縁層４）を圧縮し、これによりコア基板２の上面の高さがＩＣチップ３よりも低くなるように構成しても良い。
また、コア基板２はガラスクロスやアラミド繊維を用いた樹脂基板に限定されず、銅やステンレス、ニッケル等の一体型の金属導体を用いても良い。この場合、上部配線層７と下部配線層６とを接続する層間接続用のビアホールが形成される部位においては、あらかじめ貫通形状の開口を設ける加工処理を行う事が好ましい。
また、上記実施形態においては、ＩＣチップ３が収容されるコア基板２の開口部２ａの四隅の位置のすべてに切り欠き部２ｂを設けているが、切り欠き部２ｂは開口部２ａの四隅の少なくとも一つの位置に設けられていれば良い。
また、コア基板２の開口部２ａを形成する際、同時に上部配線層７と下部配線層６とを接続する層間接続用のビアホールを形成しても良い。これにより、一度に加工する量としては低く抑える事が出来るため、より小径ビアの形成が可能となる。
１ ＩＣ内蔵基板
２ コア基板
２ａ コア基板の開口部
２ｂ 切り欠き部
３ ＩＣチップ
３ａ パッド電極
４ 下部絶縁層
５ 上部絶縁層
６ 下部配線層
７ 上部配線層
８ａ，８ｂ ビアホール導体
９ａ，９ｂ ソルダーレジスト層
１０ キャリア
１１ 銅箔（下部導体層）
１１ａ アライメントマーク
１２ 樹脂シート
１３ 樹脂シート
１４ 銅箔（上部導体層）
１４ａ 開口パターン
１４ｂ ビアホール
２０ ＩＣ内蔵基板
２１ 内部配線層

Claims (4)

  1. キャリアの上面に形成された下部導体層に対して第１のパターニングを行うことによりアライメントマークを形成する工程と、
    前記アライメントマークを覆うよう前記下部導体層の上面に下部絶縁層を形成する工程と、
    開口部を有するコア基板の前記開口部内にＩＣチップが収容されるように、前記下部絶縁層の上面に前記コア基板及び前記コア基板よりも厚いＩＣチップを搭載する工程と、
    前記ＩＣチップの上面及び前記コア基板の上面を覆う上部絶縁層を形成する工程と、
    前記上部絶縁層の上面に上部導体層を形成する工程と、
    前記上部導体層を形成した後、前記上部絶縁層を貫通して前記ＩＣチップと前記上部導体層とを接続するビアホール導体を形成する工程と、
    前記キャリアを剥離した後、前記下部導体層に対して第２のパターニングを行うことによって下部配線層を形成する工程と、を備え、
    前記上部絶縁層を形成する工程は、前記ＩＣチップの側面と前記コア基板の前記開口部の内周面との間の隙間を埋める工程を含み、
    前記ＩＣチップを搭載する工程は、前記下部絶縁層越しに見える前記アライメントマークの位置を基準にして前記ＩＣチップを所定の位置に搭載する、ＩＣ内蔵基板の製造方法。
  2. 前記ビアホール導体を形成する工程は、前記上部導体層に対して第１のパターニングを行うことにより前記上部導体層に開口パターンを形成する工程と、前記開口パターンの形成位置において前記上部絶縁層を貫通するビアホールを形成する工程と、前記ビアホールの内部に前記ビアホール導体を形成する工程を含む、請求項１に記載のＩＣ内蔵基板の製造方法。
  3. 前記開口パターンを形成する工程は、前記ＩＣチップと重なる部分に位置する第１の開口パターンと、前記ＩＣチップと重ならない部分に位置する第２の開口パターンを形成する工程を含み、
    前記ビアホールを形成する工程は、前記第１の開口パターンの形成位置において前記上部絶縁層を貫通する第１のビアホールを形成する工程と、前記第２の開口パターンの形成位置において前記上部絶縁層、前記コア基板及び前記下部絶縁層を貫通する第２のビアホールを形成する工程を含み、
    前記ビアホール導体を形成する工程は、前記第１のビアホールの内部に第１のビアホール導体を形成する工程と、前記第２のビアホールの内部に第２のビアホール導体を形成する工程を含む、請求項２に記載のＩＣ内蔵基板の製造方法。
  4. 前記ビアホール導体を形成した後、前記上部導体層に対して第２のパターニングを行うことにより上部配線層を形成する工程をさらに備える、請求項２又は３に記載のＩＣ内蔵基板の製造方法。
JP2013245281A 2013-11-27 2013-11-27 Ｉｃ内蔵基板の製造方法 Active JP6303443B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2013245281A JP6303443B2 (ja) 2013-11-27 2013-11-27 Ｉｃ内蔵基板の製造方法
US14/555,325 US9153553B2 (en) 2013-11-27 2014-11-26 IC embedded substrate and method of manufacturing the same
TW103141165A TWI593328B (zh) 2013-11-27 2014-11-27 Ic內置基板、ic內置基板之製造方法、及半導體晶片內置裝置
CN201410705847.XA CN104684254B (zh) 2013-11-27 2014-11-27 Ic内置基板及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013245281A JP6303443B2 (ja) 2013-11-27 2013-11-27 Ｉｃ内蔵基板の製造方法

Publications (2)

Publication Number Publication Date
JP2015103753A JP2015103753A (ja) 2015-06-04
JP6303443B2 true JP6303443B2 (ja) 2018-04-04

Family

ID=53181974

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013245281A Active JP6303443B2 (ja) 2013-11-27 2013-11-27 Ｉｃ内蔵基板の製造方法

Country Status (4)

Country Link
US (1) US9153553B2 (ja)
JP (1) JP6303443B2 (ja)
CN (1) CN104684254B (ja)
TW (1) TWI593328B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023121013A1 (ko) * 2021-12-22 2023-06-29 엘지이노텍 주식회사 스마트 ic 기판, 스마트 ic 모듈 및 이를 포함하는 ic 카드

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016016968A1 (ja) * 2014-07-30 2016-02-04 富士通株式会社 電子装置及び電子装置の製造方法
US9426891B2 (en) * 2014-11-21 2016-08-23 Advanced Semiconductor Engineering, Inc. Circuit board with embedded passive component and manufacturing method thereof
JP6373219B2 (ja) * 2015-03-31 2018-08-15 太陽誘電株式会社 部品内蔵基板および半導体モジュール
KR102473405B1 (ko) * 2015-10-30 2022-12-02 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP2017162848A (ja) * 2016-03-07 2017-09-14 イビデン株式会社 配線基板及びその製造方法
CN107295747B (zh) * 2016-03-31 2021-03-12 奥特斯(中国)有限公司 器件载体及制造器件载体的方法
CN107295746B (zh) 2016-03-31 2021-06-15 奥特斯(中国)有限公司 器件载体及其制造方法
JP2017212356A (ja) * 2016-05-26 2017-11-30 京セラ株式会社 積層型基板およびその製造方法
WO2018003391A1 (ja) * 2016-06-29 2018-01-04 株式会社村田製作所 部品内蔵基板及びその製造方法、並びに高周波モジュール
US10636757B2 (en) * 2017-08-29 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit component package and method of fabricating the same
US10847471B2 (en) * 2018-07-17 2020-11-24 Intel Corporation Dielectric filler material in conductive material that functions as fiducial for an electronic device
US11063525B2 (en) * 2019-01-07 2021-07-13 Delta Electronics (Shanghai) Co., Ltd. Power supply module and manufacture method for same
CN209471956U (zh) * 2019-01-28 2019-10-08 奥特斯(中国)有限公司 部件承载件
US11277917B2 (en) 2019-03-12 2022-03-15 Advanced Semiconductor Engineering, Inc. Embedded component package structure, embedded type panel substrate and manufacturing method thereof
US11600590B2 (en) * 2019-03-22 2023-03-07 Advanced Semiconductor Engineering, Inc. Semiconductor device and semiconductor package
US11296030B2 (en) 2019-04-29 2022-04-05 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof
US10950551B2 (en) 2019-04-29 2021-03-16 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof
US11587881B2 (en) * 2020-03-09 2023-02-21 Advanced Semiconductor Engineering, Inc. Substrate structure including embedded semiconductor device
TWI777741B (zh) * 2021-08-23 2022-09-11 欣興電子股份有限公司 內埋元件基板及其製作方法
CN115274601A (zh) * 2022-06-30 2022-11-01 深南电路股份有限公司 一种封装体及其制作方法
KR20240077905A (ko) * 2022-11-25 2024-06-03 엘지이노텍 주식회사 회로 기판 및 이를 포함하는 반도체 패키지

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007059821A (ja) * 2005-08-26 2007-03-08 Shinko Electric Ind Co Ltd 配線基板の製造方法
TWI295912B (en) * 2005-10-14 2008-04-11 Advanced Semiconductor Eng Method for manufacturing a substrate embedded with an electronic component and device from the same
US8101868B2 (en) * 2005-10-14 2012-01-24 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
US20100103634A1 (en) * 2007-03-30 2010-04-29 Takuo Funaya Functional-device-embedded circuit board, method for manufacturing the same, and electronic equipment
JP5101240B2 (ja) * 2007-10-25 2012-12-19 日本特殊陶業株式会社 板状部品内蔵配線基板
US8225503B2 (en) * 2008-02-11 2012-07-24 Ibiden Co., Ltd. Method for manufacturing board with built-in electronic elements
WO2010024233A1 (ja) * 2008-08-27 2010-03-04 日本電気株式会社 機能素子を内蔵可能な配線基板及びその製造方法
JP5001395B2 (ja) 2010-03-31 2012-08-15 イビデン株式会社 配線板及び配線板の製造方法
KR101117155B1 (ko) * 2010-07-01 2012-03-07 삼성전기주식회사 임베디드 기판 제조방법
US9049808B2 (en) * 2010-08-21 2015-06-02 Ibiden Co., Ltd. Printed wiring board and a method of manufacturing a printed wiring board
JP2013041926A (ja) * 2011-08-12 2013-02-28 Fujikura Ltd 部品内蔵基板の製造方法
JP2014154813A (ja) * 2013-02-13 2014-08-25 Ibiden Co Ltd プリント配線板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023121013A1 (ko) * 2021-12-22 2023-06-29 엘지이노텍 주식회사 스마트 ic 기판, 스마트 ic 모듈 및 이를 포함하는 ic 카드

Also Published As

Publication number Publication date
TWI593328B (zh) 2017-07-21
US20150145145A1 (en) 2015-05-28
US9153553B2 (en) 2015-10-06
CN104684254A (zh) 2015-06-03
TW201536129A (zh) 2015-09-16
CN104684254B (zh) 2017-12-19
JP2015103753A (ja) 2015-06-04

Similar Documents

Publication Publication Date Title
JP6303443B2 (ja) Ｉｃ内蔵基板の製造方法
JP4760930B2 (ja) Ｉｃ搭載基板、多層プリント配線板、及び製造方法
US7849591B2 (en) Method of manufacturing a printed wiring board
JP4709325B2 (ja) 配線板及びその製造方法
US9951434B2 (en) Printed wiring board, semiconductor package and method for manufacturing printed wiring board
JPWO2007046459A1 (ja) 多層プリント配線基板及びその製造方法
JP2010212652A (ja) 配線板及びその製造方法
TWI669040B (zh) 柔性電路板及該柔性電路板的製造方法
JP5127315B2 (ja) 部品内蔵モジュール
KR101438915B1 (ko) 인쇄회로기판 및 그의 제조 방법
WO2015166588A1 (ja) 部品内蔵リジッドフレックス基板
TWI466610B (zh) 封裝結構及其製作方法
JP6607087B2 (ja) 電子部品内蔵基板の製造方法
KR101905879B1 (ko) 인쇄회로기판 및 그의 제조 방법
JP5462450B2 (ja) 部品内蔵プリント配線板及び部品内蔵プリント配線板の製造方法
US20170006699A1 (en) Multilayer circuit board, semiconductor apparatus, and method of manufacturing multilayer circuit board
KR101701380B1 (ko) 소자 내장형 연성회로기판 및 이의 제조방법
JP2011233915A (ja) 複合配線基板およびその製造方法、ならびに電子部品の実装体および製造方法
JP2007194516A (ja) 複合配線基板およびその製造方法、ならびに電子部品の実装体および製造方法
JP2013219204A (ja) 配線基板製造用コア基板、配線基板
JP6324669B2 (ja) 多層配線基板及びその製造方法
JP2015002227A (ja) 多層配線基板及びその製造方法
JP2011040648A (ja) 回路基板の製造方法および回路基板
JP4892924B2 (ja) 多層プリント配線基板及びその製造方法
JP5607573B2 (ja) 多層配線基板、部品内蔵基板、および多層配線基板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160803

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170412

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170516

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170712

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180219

R150 Certificate of patent or registration of utility model

Ref document number: 6303443

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150