KR101147343B1 - 복수의 소자가 내장된 집적 인쇄회로기판 및 그 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000007747 plating Methods 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 30
- 239000000758 substrate Substances 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 238000003825 pressing Methods 0.000 claims description 4
- 238000010030 laminating Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 79
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 238000005553 drilling Methods 0.000 description 4
- 239000012790 adhesive layer Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000010304 firing Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000003071 polychlorinated biphenyls Chemical class 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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Abstract
본 발명은, 수평으로 형성된 제 1소자 및 상기 제 1소자보다 두꺼운 제 2소자; 상기 제 2소자 부분에 형성된 캐비티(cavity)를 포함하며, 상기 제 1소자 상부에 형성된 제 1내층 PCB; 상기 제 1, 제 2소자, 및 제 1내층 PCB를 매립하는 절연층; 상기 절연층의 상면 또는 하면에 형성된 회로패턴층; 및 상기 상면 또는 하면의 회로패턴층을 상기 내층 PCB에 전기적으로 연결하도록 상기 절연층에 내장된 도금부를 포함하되, 상기 제 1소자는 상기 제 2소자의 상, 하면 높이 내에 형성된 복수의 소자가 내장된 집적 인쇄회로기판 및 그 제조 방법에 관한 것이다. 이에 의해, 능동 소자와 수동 소자가 모두 실장된 임베디드 인쇄회로기판에 있어서, 내층 PCB 의 캐비티 가공면적을 최대한 감소시킬 수 있다. 그 결과, 회로를 구현할 수 있는 내층 PCB의 면적이 증가하게 되어 고집적 임베디드 인쇄회로기판을 구현할 수 있다.
Description
본 발명은 소자가 내장된 인쇄회로기판 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 회로를 구현할 수 있는 내층 PCB의 면적을 증가시켜 고집적 임베디드 인쇄회로기판을 구현할 수 있는 복수의 소자가 내장된 집적 인쇄회로기판 및 그 제조 방법에 관한 것이다.
인쇄회로 기판 (PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로 라인 인쇄회로 기판 (line pattern)을 인쇄 형성시킨 것으로, 전자 부품을 탑재하기 직전의 기판을 말한다. 즉 여러 종류의 많은 전자 부품을 평판 위에 밀집 탑재시키기 위해, 각 부품의 장착 위치를 확정하고, 부품을 연결하는 회로 라인을 평판 표면에 인쇄하여 고정시킨 회로 기판을 뜻한다.
한편, 임베디드 PCB(Embedded PCB)는 저항(Resistor), 커패시터(Capacitor), 인덕터(Inductor)와 같은 수동부품(Passive Component)을 기판에 내장 (Embed)한 PCB이다. 그러나 최근에는 IC칩과 같은 능동부품을 내장하는 기술도 개발되고 있으며, 이러한 의미에서 종류에 관계없이 전자부품을 내장한 PCB를 일컫는 용어로 사용되고 있다. 인쇄회로기판 기술에서 이러한 전자부품을 내장시키기 위해서는, 일반적으로 부품을 실장하는 방법, 캐비티 (Cavity) 가공법, 칩의 전극과 PCB 회로 연결 방법 등이 매우 중요하다.
도 1은 종래 기술에 따라 능동소자 및 수동소자가 내장된 임베디드 인쇄회로기판의 단면도이다. 도 1을 참조하면, 기판 내에서 능동소자 (10)와 수동소자 (20)를 모두 매립하는 경우, 능동 소자 (10)와 수동소자 (20)의 두께의 차이로 인한 문제가 발생한다. 더욱 상세하게는, 능동 소자 (10)는 grindign을 통해 두께를 100㎛ 이하까지 낮추는 것이 가능하나, 수동 소자 (20)의 두께는 220㎛ 내지 330㎛로서 능동 소자 (10)보다 그 높이가 높기 때문에, 수동 소자 (20) 상에는 도시된 바와 같이 필요 이상으로 절연층 (100)(프리프레그)가 존재하게 된다. 또한, 능동 소자 (10)는 수동 소자 (20)에 비해 상대적으로 큰 평면 사이즈로 인해 매립을 위한 면적이 상당히 소요된다.
한편, 이와 같이, 능동 소자 (10)와 수동 소자 (20)를 인쇄회로기판에 매립하는 경우, 인쇄회로 기판의 두께는 수동 소자 (20)의 두께에 의해 결정된다. 또한, 내층 PCB를 인쇄회로기판 내에 삽입하는 경우, 베이스 기판에 능동 소자와 수동 소자를 부착 후, 미리 제작해둔 매립기판을 소자 위치와 매칭하여 캐비티 (cavity)를 가공하고 적층한다. 이 경우, 능동 소자와 수동 소자 모두에 해당하는 부분에 캐비티를 가공하게 되므로 실제 회로 형성이 가능한 부분은 이 부분을 제외하게 되어 회로 면적에 제약을 받게 된다.
본 발명은 상술한 문제를 해결하기 위하여 안출된 것으로, 본 발명의 목적은, 능동 소자와 수동 소자를 포함하는 임베디드 인쇄회로기판에 삽입되는 내층 PCB를 가공하는 경우, 수동 소자에 해당하는 부분에만 캐비티를 형성하여, 회로를 구현할 수 있는 내층 PCB의 면적을 증가시켜 고집적 임베디드 인쇄회로기판을 제작할 수 있는 복수의 소자가 내장된 집적 인쇄회로기판 및 그 제조 방법을 제공하는 데 있다.
본 발명에 따른 복수의 소자가 내장된 집적 인쇄회로기판의 구조는, 수평으로 형성된 제 1소자 및 상기 제 1소자보다 두꺼운 제 2소자; 상기 제 2소자 부분에 형성된 캐비티(cavity)를 포함하며, 상기 제 1소자 상부에 형성된 제 1내층 PCB; 상기 제 1, 제 2소자, 및 제 1내층 PCB를 매립하는 절연층; 상기 절연층의 상면 또는 하면에 형성된 회로패턴층; 및 상기 상면 또는 하면의 회로패턴층을 상기 내층 PCB에 전기적으로 연결하도록 상기 절연층에 내장된 도금부를 포함하되, 상기 제 1소자는 상기 제 2소자의 상, 하면 높이 내에 형성된다.
또한, 상기 복수의 소자가 내장된 집적 인쇄회로기판은, 상기 제 1, 제 2소자 부분에 형성된 캐비티를 포함하며, 상기 제 1내층 PCB 아래에 형성된 제 2 내층 PCB를 더 포함할 수 있다.
여기서, 제 1내층 PCB와 상기 제 2내층 PCB 사이에는 절연층이 형성될 수 있다.
한편, 상기 제 1내층 PCB 와 상기 제 2내층 PCB는 상기 제 1소자를 매립하도록 접합될 수 있다.
그리고 상기 제 1소자는 능동 소자이며, 상기 제 2소자는 수동 소자일 수 있다.
또한, 본 발명에 따른 복수의 소자가 내장된 집적 인쇄회로기판 제조 방법은, (a) 캐리어기판위의 금속층상에 제 1소자 및 상기 제 1소자보다 두꺼운 제 2소자를 부착하는 단계; (b) 상기 제 1, 제 2소자를 매립하도록, 절연층, 상기 제 2소자 부분에 형성된 캐비티(cavity)를 포함하는 제 1 내층 PCB, 및 금속층을 적층하여 가압하는 단계; (c) 상기 캐리어기판을 제거하는 단계; (d) 상기 내층 PCB가 노출되도록 비아홀을 형성하고, 상기 비아홀을 도금하는 단계; 및 (e) 상기 제 1, 제 2소자 상부 또는 하부의 금속층을 에칭하여 회로패턴층을 형성하는 단계를 포함한다.
또한, 상기 (b) 단계는, 상기 제 1, 제 2소자 부분에 형성된 캐비티를 포함하는 제 2내층 PCB를 더 적층하는 단계일 수 있다.
여기서, 상기 (b) 단계는, 상기 제 1내층 PCB 와 상기 제 2내층 PCB 사이에 절연층을 더 적층하는 단계일 수 있다.
한편, 상기 (b) 단계는, 상기 제 1내층 PCB 와 상기 제 2내층 PCB를 상기 제 1소자를 매립하도록 접합하여 적층하는 단계일 수 있다.
그리고, 상기 (a) 단계의 제 1소자는 능동 소자이며, 제 2소자는 수동 소자일 수 있다.
본 발명에 의해, 능동 소자와 수동 소자가 모두 실장된 임베디드 인쇄회로기판에 있어서, 내층 PCB 의 캐비티 가공면적을 최대한 감소시킬 수 있다. 그 결과, 회로를 구현할 수 있는 내층 PCB의 면적이 증가하게 되어 고집적 임베디드 인쇄회로기판을 구현할 수 있다.
도 1은 종래 기술에 따라 능동소자 및 수동소자가 내장된 임베디드 인쇄회로기판의 단면도.
도 2는 본 발명에 따른 복수의 소자가 내장된 집적 인쇄회로기판을 위한 기본 공정의 단면도.
도 3은 본 발명의 일 실시형태에 따른 복수의 소자가 내장된 집적 인쇄회로기판 제조 공정의 단면도.
도 4는 본 발명의 또 다른 실시형태에 따른 복수의 소자가 내장된 집적 인쇄회로기판 제조 공정의 단면도.
도 5는 본 발명의 또 다른 실시형태에 따른 복수의 소자가 내장된 집적 인쇄회로기판 제조 공정의 단면도.
도 2는 본 발명에 따른 복수의 소자가 내장된 집적 인쇄회로기판을 위한 기본 공정의 단면도.
도 3은 본 발명의 일 실시형태에 따른 복수의 소자가 내장된 집적 인쇄회로기판 제조 공정의 단면도.
도 4는 본 발명의 또 다른 실시형태에 따른 복수의 소자가 내장된 집적 인쇄회로기판 제조 공정의 단면도.
도 5는 본 발명의 또 다른 실시형태에 따른 복수의 소자가 내장된 집적 인쇄회로기판 제조 공정의 단면도.
이하에서는 첨부한 도면을 참조하여 바람직한 일 실시형태에 따른 복수의 소자가 내장된 집적 인쇄회로기판 및 그 제조 방법에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다.
도 2는 본 발명에 따른 복수의 소자가 내장된 집적 인쇄회로기판을 위한 기본 공정의 단면도이다. 도 2를 참조하면, 본 발명에 따른 복수의 소자가 내장된 집적 인쇄회로기판을 위한 기본 공정은, 우선 금속 기판, 예를 들어, 동막 (200a)이 형성된 캐리어 기판 (30)을 준비한다 (S1). 여기서, 동막 (200a)과 캐리어 기판 (30)은 접착층 (35)에 의해 접착될 수 있다 (S2). 그리고 동막 (200a) 상의 전자 소자들이 부착될 부분에 본딩 페이스트 (40)를 도포한다. 그리고 본딩 페이스트가 도포된 부분에 전자 소자들 (10 및 20)을 위치시킨 후 (S3), 각각의 소자를 부착한다 (S4). 여기서 전자 소자들 (10 및 20)은 능동 소자와 수동 소자와 같이, 서로 두께가 상이하다. 따라서, 도시된 바와 같이 동일한 평면상에 부착시, 수동 소자 (20)가 능동 소자 (10)보다 두껍기 때문에, 수동 소자 (20)의 높이가 능동 소자 (10)의 높이 보다 높게 형성된다.
도 3은 본 발명의 일 실시형태에 따른 복수의 소자가 내장된 집적 인쇄회로기판 제조 공정의 단면도이다. 도 3을 참조하면, 일단 기본 공정은 도 2의 S1 내지 S4공정과 동일하다. 그 후, 능동 소자 (10)와 수동 소자 (20)를 매립하기 위해 본딩 시트, 즉, 제 1내층 PCB (310), 절연층 (110, 120, 및 130), 금속층 (200b)을 적층한다 (S5). 더욱 상세하게는, 수동 소자 (20) 부분에 캐비티 (cavity)를 갖는 제 1내층 PCB (310)를 능동 소자 (10) 상에만 형성하고, 각 층간 (제 1내층 PCB (310), 능동 소자 (10), 수동 소자 (20), 상하 동막 (200a 및 200b)) 사이에 각 층간의 절연, 및 접합을 위하여 프리프레그(Prepreg) 와 같은 절연층 (110, 120, 및 130)을 적층한다. 또한, 회로 형성을 위해 최상부에 금속층, 예를 들어 동막 (200b)을 적층한다.
특히, 제 1내층 PCB (310)는 수동 소자 (20) 부분에만 캐비티를 포함하기 때문에 능동 소자 (10) 부분 상부에서 회로를 구현할 수 있어, 집적도를 증가시킬 수 있다. 이와 같이 적층한 각 층들 (110, 120, 130, 310, 및 200b)을 가압하여 소성하고 (S6), 캐리어 기판 (30)를 제거하고 플립 (flip)한다 (S7). 이 경우, 캐리어 기판 제거시, 접착층 (35)도 함께 제거된다.
그리고 최종적으로 드릴링 (drilling), 도금, 및 패터닝 (patterning) 공정을 수행한다. 구체적으로는 드릴링 공정에 의해 임베디드 인쇄회로기판 전체를 관통하는 스루홀 (60), 및 제 1내층 PCB (310)까지 관통하는 비아홀을 형성한다. 또한, 도금 공정에 의해 스루홀 (60)의 내벽 및, 비아홀 내부에 도금부 (50)를 형성하고, 패터닝 공정에 의해 회로패턴층 (210a 및 210b)을 형성함으로써, 각 층 (210a, 310, 210b)간을 전기적으로 연결한 임베디드 인쇄회로 기판을 완성한다.
도 4는 본 발명의 또 다른 실시형태에 따른 복수의 소자가 내장된 집적 인쇄회로기판 제조 공정의 단면도이다. 도 4를 참조하면, 일단 기본 공정은 도 2의 S1 내지 S4공정과 동일하다. 또한, 본 공정은 제 2내층 PCB (320)를 더 적층하는 것을 제외하고는 도 3의 공정과 동일하다. 구체적으로는, 능동 소자 (10)와 수동 소자 (20)를 매립하기 위해 본딩 시트, 즉, 제 1내층 PCB (310), 제 2내층 PCB (320), 절연층 (110, 120, 및 130), 금속층 (200b)을 적층한다 (S5). 여기서, 제 2내층 PCB (320)는 수동 소자 부분 (20)에 캐비티를 가질뿐만 아니라, 능동 소자 (10) 부분에도 캐비티를 갖는다. 또한, 제 1내층 PCB (310)와 제 2내층 PCB (320) 사이에는 절연 및 접착을 위해 프리프레그와 같은 절연층(120)이 삽입된다.
특히, 제 2내층 PCB (320)는 제 1내층 PCB (310)와는 달리, 능동 소자 (10) 부분에 캐비티가 형성되어, 회로를 형성할 수 있는 면적이 더 적다. 그러나 수동 소자 (20)의 두께 내에서, 제 1내층 PCB (310)와 상, 하를 이루어 형성되기 때문에, 도 3의 인쇄회로기판에서 두께를 증가시키지 않고도 집적도를 증가시킬 수 있다.
그 후, 가압 및 소성 (S6), 캐리어 기판 제거 및 플립 (S7), 드릴링, 도금, 및 회로패턴 형성 (S8) 공정은 도 3과 동일하다.
도 5는 본 발명의 또 다른 실시형태에 따른 복수의 소자가 내장된 집적 인쇄회로기판 제조 공정의 단면도이다. 도 5를 참조하면, 일단 기본 공정은 도 2의 S1 내지 S4공정과 동일하다. 그 후, 능동 소자 (10)와 수동 소자 (20)를 매립하기 위해 본딩 시트, 즉, 제 3내층 PCB (330), 절연층 (110 및 140), 금속층 (200b)을 적층한다 (S5). 여기서, 제 3내층 PCB (330)는 제 1내층 PCB (310)와 제 2내층 PCB (320)가 능동 소자 (10)를 매립하도록 서로 접착된 형태이다. 즉, 제 1내층 PCB (310)와 제 2내층 PCB (320) 사이에는 절연층이 존재하지 않으며, 능동 소자 (10)의 상부와 측면을 감싸도록 서로 접착되어 매립한다. 이와 같이 서로 접착된 제 1내층 PCB (310)와 제 2내층 PCB (320)는 내부 비아홀 (70)을 통해 서로 전기적으로 연결된다.
그 후, 가압 및 소성 (S6), 캐리어 기판 제거 및 플립 (S7), 드릴링, 도금, 및 회로패턴 형성 (S8) 공정은 도 3과 동일하다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10: 능동 소자 20: 수동 소자
100: 본딩 시트 30: 캐리어 기판
35: 접착층 40: 접착 페이스트
50: 비아홀 도금층 60: 스루홀
70: 내부 비아홀 110, 120, 130, 140: 절연층
200a, 200b: 금속층 210a, 210b: 회로패턴층
310: 제 1내층 PCB 320: 제 2내층 PCB
330: 제 3내층 PCB
100: 본딩 시트 30: 캐리어 기판
35: 접착층 40: 접착 페이스트
50: 비아홀 도금층 60: 스루홀
70: 내부 비아홀 110, 120, 130, 140: 절연층
200a, 200b: 금속층 210a, 210b: 회로패턴층
310: 제 1내층 PCB 320: 제 2내층 PCB
330: 제 3내층 PCB
Claims (10)
- 금속층상에 형성된 제 1소자 및 상기 제 1소자보다 두꺼운 제 2소자;
상기 금속층 상에 적층되며, 상기 제 1소자 및 상기 제 2소자에 대응한 부분에 형성된 캐비티를 포함하는 제 1절연층;
상기 제1 절연층 상에 형성되며, 상기 제 2소자 부분에 형성된 캐비티(cavity)를 포함하며, 상기 제 1소자 상부에 형성된 제 1내층 PCB;
상기 제 1내층 PCB 상에 적층되는 제 2절연층;
상기 제 2절연층의 상면에 형성된 회로패턴층; 및
상기 제 2절연층의 상면의 회로패턴층을 상기 제 1내층 PCB에 전기적으로 연결하도록 상기 제 2절연층에 내장된 도금부를 포함하되,
상기 제 1소자는 상기 제 2소자의 상, 하면 높이 내에 형성된 복수의 소자가 내장된 집적 인쇄회로기판.
- 제 1항에 있어서,
상기 복수의 소자가 내장된 집적 인쇄회로기판은,
상기 제 1, 제 2소자 부분에 형성된 캐비티를 포함하며, 상기 제 1내층 PCB 아래에 형성된 제 2 내층 PCB를 더 포함하는 복수의 소자가 내장된 집적 인쇄회로기판.
- 제 2항에 있어서,
상기 제 1내층 PCB 와 상기 제 2내층 PCB 사이에는 절연층이 형성된 복수의 소자가 내장된 집적 인쇄회로기판.
- 제 2항에 있어서,
상기 제 1내층 PCB 와 상기 제 2내층 PCB는 상기 제 1소자를 매립하도록 접합된 복수의 소자가 내장된 집적 인쇄회로기판.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서,
상기 제 1소자는 능동 소자이며, 상기 제 2소자는 수동 소자인 복수의 소자가 내장된 집적 인쇄회로기판.
- (a) 캐리어기판위의 금속층상에 제 1소자 및 상기 제 1소자보다 두꺼운 제 2소자를 부착하는 단계;
(b) 상기 제 1소자 및 상기 제 2소자에 대응한 부분에 형성된 캐비티를 포함하는 제 1절연층을 상기 금속층상에 적층하는 단계;
(c) 상기 제 2소자 부분에 형성된 캐비티(cavity)를 포함하는 제 1 내층 PCB을 상기 제1 절연층 상에 적층하는 단계;
(d) 상기 제 1내층 PCB 상에 제2 절연층 및 금속층을 적층하여 가압하는 단계;
(e) 상기 캐리어기판을 제거하는 단계;
(f) 상기 내층 PCB가 노출되도록 비아홀을 형성하고, 상기 비아홀을 도금하는 단계; 및
(g) 상기 제 1, 제 2소자 상부 또는 하부의 금속층을 에칭하여 회로패턴층을 형성하는 단계를 포함하는 복수의 소자가 내장된 집적 인쇄회로기판 제조 방법.
- 제 6항에 있어서,
상기 (c) 단계는
(c-1) 상기 제 1절연층 상에 상기 제 1, 제 2소자 부분에 형성된 캐비티를 포함하는 제 2내층 PCB를 더 적층하는 단계를 포함하는 복수의 소자가 내장된 집적 인쇄회로기판 제조 방법.
- 제 7항에 있어서,
상기 (c) 단계는
(c-2) 상기 제 1내층 PCB 와 상기 제 2내층 PCB 사이에 절연층을 더 적층하는 단계를 더 포함하는 복수의 소자가 내장된 집적 인쇄회로기판 제조 방법.
- 제 7항에 있어서,
상기 (c-1) 단계는, 상기 제 1내층 PCB 와 상기 제 2내층 PCB를 상기 제 1소자를 매립하도록 접합하여 적층하는 단계인 복수의 소자가 내장된 집적 인쇄회로기판 제조 방법.
- 제 6항 내지 제 9항 중 어느 한 항에 있어서,
상기 (a) 단계의 제 1소자는 능동 소자이며, 제 2소자는 수동 소자인 복수의 소자가 내장된 집적 인쇄회로기판 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100050006A KR101147343B1 (ko) | 2010-05-28 | 2010-05-28 | 복수의 소자가 내장된 집적 인쇄회로기판 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020100050006A KR101147343B1 (ko) | 2010-05-28 | 2010-05-28 | 복수의 소자가 내장된 집적 인쇄회로기판 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110130604A KR20110130604A (ko) | 2011-12-06 |
| KR101147343B1 true KR101147343B1 (ko) | 2012-05-22 |
Family
ID=45499266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100050006A KR101147343B1 (ko) | 2010-05-28 | 2010-05-28 | 복수의 소자가 내장된 집적 인쇄회로기판 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101147343B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101417264B1 (ko) * | 2012-04-25 | 2014-07-08 | 엘지이노텍 주식회사 | 인쇄회로기판 및 그의 제조 방법 |
| KR101438915B1 (ko) * | 2012-11-02 | 2014-09-11 | 엘지이노텍 주식회사 | 인쇄회로기판 및 그의 제조 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06120671A (ja) * | 1991-03-12 | 1994-04-28 | Japan Radio Co Ltd | 部品埋め込み多層配線基板 |
| JP2008288298A (ja) * | 2007-05-16 | 2008-11-27 | Toppan Printing Co Ltd | 電子部品を内蔵したプリント配線板の製造方法 |
| KR100901985B1 (ko) | 2005-12-22 | 2009-06-08 | 가부시키가이샤 무라타 세이사쿠쇼 | 부품 내장 모듈 및 그 제조방법 |
| KR100935139B1 (ko) * | 2005-09-20 | 2010-01-06 | 가부시키가이샤 무라타 세이사쿠쇼 | 부품 내장 모듈의 제조 방법 및 부품 내장 모듈 |
-
2010
- 2010-05-28 KR KR1020100050006A patent/KR101147343B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06120671A (ja) * | 1991-03-12 | 1994-04-28 | Japan Radio Co Ltd | 部品埋め込み多層配線基板 |
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| KR100901985B1 (ko) | 2005-12-22 | 2009-06-08 | 가부시키가이샤 무라타 세이사쿠쇼 | 부품 내장 모듈 및 그 제조방법 |
| JP2008288298A (ja) * | 2007-05-16 | 2008-11-27 | Toppan Printing Co Ltd | 電子部品を内蔵したプリント配線板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20110130604A (ko) | 2011-12-06 |
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