JP2016042553A - 半導体チップおよび電子部品 - Google Patents

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semiconductor chip
lower electrode
region
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小林　政和
Masakazu Kobayashi
政和 小林
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Toshiba Corp
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Abstract

【課題】隣り合う半導体チップ間での半田材の繋がりを抑制した半導体チップおよび電子部品を提供する。
【解決手段】実施形態の半導体チップは、半導体含有層と、前記半導体含有層の上に設けられた上部電極と、前記半導体含有層の下に設けられ、素子が配置された前記半導体含有層の活性領域下に位置し、前記活性領域を囲む前記半導体含有層の終端領域下には位置していない下部電極と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体チップおよび電子部品に関する。
基板上に半導体チップが搭載された電子部品では、一般的に半導体チップが基板に半田付けによって接合される。この際、半田材が半導体チップと基板との間からはみ出す場合がある。ここで、複数の半導体チップを基板上に搭載した場合、チップサイズが大きくなるほど、隣り合う半導体チップ間が接近する。このような接近が起きると、隣り合う半導体チップ間で、はみ出した半田材同士が繋がる場合がある。隣り合う半導体チップ間で半田材が繋がると、半田材の膜厚が不均一になる場合がある。
半田材の膜厚が不均一になると、半導体チップと基板との間の熱抵抗が不均一になって、半導体チップから発せられる熱が均一に基板側に放熱されなくなる。その結果、半導体チップが剥離したり、半導体チップが破損したりする可能性がある。
特開２０１０−２１９２１１号公報
本発明が解決しようとする課題は、隣り合う半導体チップ間での半田材の繋がりを抑制した半導体チップおよび電子部品を提供することである。
実施形態の半導体チップは、半導体含有層と、前記半導体含有層の上に設けられた上部電極と、前記半導体含有層の下に設けられ、素子が配置された前記半導体含有層の活性領域下に位置し、前記活性領域を囲む前記半導体含有層の終端領域下には位置していない下部電極と、を備える。
図１（ａ）は、第１実施形態に係る電子部品の一部を表す模式的平面図であり、図１（ｂ）は、第１実施形態に係る電子部品の一部を表す模式的断面図である。 図２（ａ）は、第１実施形態に係る電子部品を表す模式的平面図であり、図２（ｂ）は、第１実施形態に係る電子部品の一部を表す模式的断面図である。 図３は、第１実施形態に係る半導体チップの活性領域の断面の一部を表す模式的断面図である。 図４（ａ）および図４（ｂ）は、参考例に係る電子部品の作用を表す模式的断面図である。 図５（ａ）は、参考例に係る半導体チップの作用を表す模式的断面図であり、図５（ｂ）は、第１実施形態に係る半導体チップの作用を表す模式的断面図である。 図６（ａ）は、第１実施形態に係る半導体チップの作用を表す模式的断面図であり、図６（ｂ）は、第１実施形態に係る半導体チップおよび参考例に係る半導体チップの電流電圧曲線を表す図である。 図７（ａ）は、第２実施形態に係る電子部品の一部を表す模式的平面図であり、図７（ｂ）は、第２実施形態に係る電子部品の一部を表す模式的断面図である。 図８（ａ）は、第３実施形態に係る電子部品の一部を表す模式的平面図であり、図８（ｂ）は、第３実施形態に係る電子部品の一部を表す模式的断面図である。 図９（ａ）は、第４実施形態に係る電子部品の一部を表す模式的断面図であり、図９（ｂ）は、第１実施形態に係る電子部品の一部を表す模式的断面図である。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
（第１実施形態）
図１（ａ）は、第１実施形態に係る電子部品の一部を表す模式的平面図であり、図１（ｂ）は、第１実施形態に係る電子部品の一部を表す模式的断面図である。
ここで、図１（ｂ）には、図１（ａ）のＡ−Ａ’線に沿った位置での断面が表されている。図１（ａ）および図１（ｂ）には、半導体チップ同士等を繋ぐワイヤ、半導体チップ等を封止する封止樹脂が表示されていない。
第１実施形態に係る電子部品１００は、複数の半導体チップ１Ａ、２Ａと、複数の接合部材３１、３２と、基板４０と、後述する封止樹脂６０と、を備える。
電子部品１００においては、基板４０の上に、複数の半導体チップ１Ａ、および複数の半導体チップ２Ａが設けられている。半導体チップ１Ａ、２Ａは、上下電極構造の半導体チップである。
半導体チップ１Ａは、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、寄生ダイオード等を有している。半導体チップ２Ａは、例えば、ＦＷＤ（Free Wheeling Diode）等を有している。
半導体チップ１Ａにおいては、半導体含有層２０の上に上部電極１１が設けられている。上部電極１１は、例えば、ＩＧＢＴのエミッタ電極またはＭＯＳＦＥＴのソース電極である。半導体含有層２０の活性領域１ａには、ＭＯＳ型トランジスタ、寄生ダイオード等の素子が配置されている。また、半導体チップ１ＡをＺ方向から見た場合、終端領域１ｔが活性領域１ａを囲むように設けられている。また、半導体含有層２１の上に上部電極１３と、ゲート電極５０と、が設けられている。ゲート電極５０は、ゲートパッドとも称される。
半導体チップ１Ａにおいては、半導体含有層２０の下に下部電極１０が位置している。下部電極１０は、例えば、ＩＧＢＴのコレクタ電極またはＭＯＳＦＥＴのドレイン電極である。下部電極１０は、半導体含有層２０の活性領域１ａの下に位置している。下部電極１０は、半導体含有層２０の終端領域１ｔの下には位置していない。下部電極１０の面積は、上部電極１１の面積よりも小さい。下部電極１０の厚さは、例えば、１μｍである。
半導体チップ２Ａにおいて、上部電極１３は、ＦＷＤのアノード電極である。半導体含有層２１の活性領域２ａには、ｐｎダイオードや、ｐｉｎダイオード等の素子が配置されている。また、半導体チップ２ＡをＺ方向から見た場合、終端領域２ｔが活性領域２ａを囲むように設けられている。半導体含有層２１は、ｐ形半導体領域、ｎ形半導体領域、層間絶縁膜等を有している。
半導体チップ２Ａにおいては、半導体含有層２１の下に下部電極１２が位置している。下部電極１２は、ＦＷＤのカソード電極である。下部電極１２は、半導体含有層２１の活性領域２ａの下に位置している。下部電極１２は、半導体含有層２１の終端領域２ｔの下には位置していない。下部電極１２の面積は、上部電極１３の面積よりも小さい。下部電極１２の厚さは、例えば、１μｍである。
基板４０と下部電極１０との間には、接合部材３０が設けられている。基板４０と下部電極１０との間には、接合部材３１が設けられている。接合部材３０、３１は、例えば、半田材である。接合部材３０、３１の厚さは、例えば、５０μｍである。
下部電極が半導体含有層の下側全域に配置された場合、接合部材が半導体チップと基板４０との間からはみ出す場合がある。ここで、半導体含有層の側面の位置から基板４０の上面に対して平行な方向に接合部材がはみ出す距離を「はみ出し長さ」と定義する。
半導体チップ１Ａにおいては、半導体チップ１Ａの端部１ｅから下部電極１０の端部１０ｅまでの距離Ｌ１が、この「はみ出し長さ」より長く設定されている。また、半導体チップ２Ａにおいても、半導体チップ２Ａの端部２ｅから下部電極１２の端部１２ｅまでの距離Ｌ２が「はみ出し長さ」より長く設定されている。距離Ｌ１、Ｌ２は、例えば、０．３ｍｍ以上である。
図２（ａ）は、第１実施形態に係る電子部品を表す模式的平面図であり、図２（ｂ）は、第１実施形態に係る電子部品の一部を表す模式的断面図である。ここで、図２（ｂ）には、図２（ａ）のＡ−Ａ’線に沿った位置での断面が表されている。
半導体チップ１ＡがＩＧＢＴである場合を例に、図２（ａ）および図２（ｂ）に表す電子部品１００を説明する。
電子部品１００においては、基板４０からコレクタ用のリード４０Ｃが延在している。リード４０Ｃは、基板４０に含めて、基板４０としてもよい。さらに、電子部品１００は、ゲート用のリード４０Ｇと、エミッタ用のリード４０Ｅと、を有している。このように、電子部品１００は、３個の端子をもつ電子部品である。
リード４０Ｇは、ワイヤ７０を経由して、半導体チップ１Ａのゲート電極５０に電気的に接続されている。リード４０Ｅは、ワイヤ７１を経由して、半導体チップ１Ａの上部電極１１に電気的に接続されている。さらに、リード４０Ｅは、ワイヤ７２を経由して、半導体チップ２Ａの上部電極１３に電気的に接続されている。
基板４０の少なくとも一部と、リード４０Ｅの少なくとも一部と、リード４０Ｅの少なくとも一部と、複数の半導体チップ１Ａ、２Ａと、接合部材３０、３１と、ワイヤ７０〜７２と、は、封止樹脂６０によって封止されている。
図３は、第１実施形態に係る半導体チップの活性領域の断面の一部を表す模式的断面図である。
図３には、半導体チップ１Ａの活性領域１ａの断面として、ＩＧＢＴが例示されている。
活性領域１ａにおいては、上部電極１１と下部電極１０との間に、ｎ形の半導体領域２５（第１半導体領域）が設けられている。半導体領域２５は、ｎ＋形のバッファ領域２３と、バッファ領域２３の上に設けられたｎ形のベース領域２４と、を有している。下部電極１０と半導体領域２５との間には、ｐ＋形のコレクタ領域２２（第２半導体領域）が設けられている。
上部電極１１と半導体領域２５との間には、ｐ＋形のベース領域２６（第３半導体領域）が設けられている。上部電極１１とベース領域２６との間には、ｎ＋形のエミッタ領域２７（第４半導体領域）が設けられている。また、上部電極１１とベース領域２６との間には、ｐ＋形の半導体領域２８が設けられている。半導体領域２５、ベース領域２６、およびエミッタ領域２７には、絶縁膜５２を介してゲート電極５１が接している。
このように、活性領域１ａには、エミッタ、ベース、コレクタ、およびゲートを含むＩＧＢＴ素子が配置されている。なお、半導体チップ１ＡがＩＧＢＴではなく、ＭＯＳＦＥＴを有する場合には、図３からコレクタ領域２２が除去される。また、ＭＯＳＦＥＴでは、下部電極１０と半導体領域２５とが接している。また、エミッタ領域２７がソース領域と称され、バッファ領域２３がドレイン領域と称される。また、活性領域２ａには、ｐ形半導体領域、ｎ形半導体領域、真性半導体領域等が設けられ、ｐｎダイオードまたはｐｉｎダイオードが配置されている。
基板４０、リード４０Ｃ、リード４０Ｇ、リード４０Ｅの材料は、例えば、銅（Ｃｕ）である。半導体含有層２０、２１に含まれる半導体は、例えば、シリコン（Ｓｉ）、シリコン炭化物（ＳｉＣ）、ガリウム窒化物（ＧａＮ）等から選ばれる少なくとも１つである。
下部電極１０、１２およびゲート電極５０の材料は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）等から選ばれる少なくとも１つである。
接合部材３０、３１の材料は、例えば、錫（Ｓｎ）−鉛（Ｐｂ）系半田、錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）系半田、錫（Ｓｎ）−亜鉛（Ｚｎ）−アルミニウム（Ａｌ）系半田、錫（Ｓｎ）−ビスマス（Ｂｉ）−銀（Ａｇ）系半田等から選ばれる少なくとも１つである。
封止樹脂６０の材料は、例えば、エポキシ系樹脂、フェノール系樹脂、ポリエチレン系樹脂、ポリプロピレン系樹脂、ポリ塩化ビニル系樹脂、ポリスチレン系樹脂、ＡＢＳ樹脂、アクリル系樹脂、ポリカーボネート系樹脂等から選ばれる少なくとも１つである。
電子部品１００の作用について説明する前に、参考例に係る電子部品の作用を説明する。
図４（ａ）および図４（ｂ）は、参考例に係る電子部品の作用を表す模式的断面図である。
図４（ａ）に表す半導体チップ５Ａにおいては、半導体含有層２０の下側全域に下部電極１６が設けられている。図４（ａ）に表す半導体チップ６Ａにおいては、半導体含有層２１の下側全域に下部電極１７が設けられている。
ここで、半導体チップ５Ａ、６Ａのチップサイズが大きくなるほど、半導体チップ５Ａと半導体チップ６Ａとが接近する。そして、接合部材３６が下部電極１６の全域に濡れ、接合部材３７が下部電極１７の全域に濡れると、接合部材３６、３７のはみ出しが起こる。そして、隣り合う半導体チップ５Ａと半導体チップ６Ａとの間で接合部材３６、３７同士が繋がる場合がある。
接合部材３６、３７同士が繋がった状態は、図４（ａ）に示されている。
接合部材３６、３７同士が繋がると、接合部材３６、３７同士が繋がった接合部材３８の表面張力によって、接合部材３８の膜厚が不均一になる場合がある。接合部材３８の膜厚が不均一になった状態は、図４（ｂ）に示されている。
接合部材３８の膜厚が不均一になると、半導体チップ５Ａと基板４０との間の熱抵抗が不均一になって、半導体チップ５Ａから発せられる熱が均一に基板４０側に放熱されなくなる。また、接合部材３８の膜厚が不均一になると、半導体チップ６Ａと基板４０との間の熱抵抗が不均一になって、半導体チップ６Ａから発せられる熱が均一に基板４０側に放熱されなくなる。
従って、半導体チップ５Ａと基板４０との間で、局所的な熱溜まりが起きる場合がある。また、半導体チップ６Ａと基板４０との間で、局所的な熱溜まりが起きる場合がある。その結果、半導体チップ５Ａ、６Ａが基板４０から剥離したり、半導体チップ５Ａ、６Ａが破損したりする。
これに対して、第１実施形態に係る電子部品１００の作用について説明する。
第１実施形態に係る電子部品１００においては、半導体チップ１Ａの端部１ｅから下部電極１０の端部１０ｅまでの距離Ｌ１が「はみ出し長さ」より長く設定されている。また、半導体チップ２Ａの端部２ｅから下部電極１２の端部１２ｅまでの距離Ｌ２が「はみ出し長さ」より長く設定されている。
従って、接合部材３０が下部電極１０の全域に濡れ、接合部材３１が下部電極１２の全域に濡れたとしても、接合部材３０、３１のはみ出しは起こり難くなる。その結果、隣り合う半導体チップ１Ａと半導体チップ２Ａとの間で接合部材３０、３１同士が繋がり難くなる。
従って、接合部材３０、３１の膜厚は、略均一な状態を維持する。これにより、半導体チップ１Ａと基板４０との間の熱抵抗および半導体チップ２Ａと基板４０との間の熱抵抗は、略均一になる。その結果、半導体チップ１Ａ、２Ａから発せられる熱は、略均一に基板４０側に放熱される。つまり、半導体チップ１Ａと基板４０との間で、局所的な熱溜まりは起き難く、半導体チップ２Ａと基板４０との間で、局所的な熱溜まりは起き難くなる。その結果、半導体チップ１Ａ、２Ａは、基板４０から剥離し難くなり、半導体チップ１Ａ、２Ａは破損し難くなる。
また、半導体チップ１Ａ、２Ａと基板４０との間からは、接合部材３０、３１がはみ出し難くなることから、複数の半導体チップ１Ａのそれぞれ、および複数の半導体チップ２Ａのそれぞれを接近させることができ、電子部品の小型化を図ることができる。
第１実施形態に係る電子部品１００に含まれる半導体チップ１ＡがＩＧＢＴを有する場合の半導体チップ１Ａの作用について説明する。
図５（ａ）は、参考例に係る半導体チップの作用を表す模式的断面図であり、図５（ｂ）は、第１実施形態に係る半導体チップの作用を表す模式的断面図である。
図５（ａ）に表す半導体チップ５Ａおよび図５（ｂ）に表す半導体チップ１Ａは、ＩＧＢＴを有している。
参考例に係る半導体チップ５Ａ（図５（ａ））においては、下部電極１６が半導体含有層２０の下側全域に設けられている。また、下部電極１６と基板４０との間には、接合部材３６が設けられている。半導体チップ５Ａにおいては、下部電極１６が活性領域１ａの下および終端領域１ｔの下に設けられている。従って、半導体チップ５Ａにおいては、オン時において、下部電極１６から注入される正孔が下部電極１６上の終端領域１ｔに溜まり易くなる。
半導体含有層２０に正孔が溜まり易くなると、半導体チップ５Ａに含まれる寄生サイリスタが動作し易くなり、寄生サイリスタのラッチアップが起きる可能性がある。
これに対して、第１実施形態に係る半導体チップ１Ａ（図５（ｂ））においては、下部電極１０は、半導体含有層２０の活性領域１ａの下に位置し、終端領域１ｔの下には位置していない。従って、半導体チップ１Ａにおいては、オン時に下部電極１６から注入される正孔が半導体含有層２０の終端領域１ｔに溜まり難くなっている。
これにより、半導体チップ１Ａに含まれる寄生サイリスタは動作し難くなり、寄生サイリスタのラッチアップが起こり難くなる。すなわち、半導体チップ１Ａのラッチアップ耐量は、半導体チップ５Ａのラッチアップ耐量に比べて増加している。
半導体チップ１ＡがＩＧＢＴを有する場合の半導体チップ１Ａの別の作用について説明する。
図６（ａ）は、第１実施形態に係る半導体チップの作用を表す模式的断面図であり、図６（ｂ）は、第１実施形態に係る半導体チップおよび参考例に係る半導体チップの電流電圧曲線を表す図である。
図６（ｂ）の横軸は、下部電極１０と上部電極１１との間の電圧（ＶＣＥ）であり、縦軸は、下部電極１０と上部電極１１との間に流れる電流（ＩＣＥ）である。
図６（ａ）に示す半導体チップ１Ａにおいては、オン時において上部電極１１から注入される電子電流（ｅ）が上部電極１１よりも面積が小さい下部電極１０に集中する。
ここで、図６（ｂ）には、参考例に係る半導体チップ５Ａの低温（ＬＴ）時および高温（ＨＴ）時の電流電圧曲線が実線で示されている。また、図６（ｂ）には、第１実施形態に係る半導体チップ１Ａの低温（ＬＴ）時および高温（ＨＴ）時の電流電圧曲線が破線で示されている。低温（ＬＴ）とは、例えば、常温（２５℃）である。高温（ＨＴ）とは、例えば、１５０℃である。
電流（ＩＣＥ）が比較的低い低電流領域（Ｉｌｏｗ）においては、半導体チップ１Ａ、５Ａは、温度上昇によって電流（ＩＣＥ）が増加する正の温度依存性を示す。また、電流（ＩＣＥ）が比較的高い高電流領域（Ｉｈｉｇｈ）においては、半導体チップ１Ａ、５Ａは、温度上昇によって電流（ＩＣＥ）が減少する負の温度依存性を示す。
但し、半導体チップ１Ａにおいては、オン時において上部電極１１から注入される電子電流（ｅ）が上部電極１１よりも面積が小さい下部電極１０に集中して下部電極１０に流れて行く。これにより、半導体チップ１Ａでは、半導体チップ５Ａに比べてコレクタ側（下部電極１０側）の電子電流の密度が高くなる。
従って、低温時の低電流領域（Ｉｌｏｗ）では、半導体チップ５Ａに比べて半導体チップ１Ａのコレクタ側（下部電極１０側）からの正孔注入が促進される。つまり、低電流領域（Ｉｌｏｗ）において、半導体チップ１Ａの低温時の電流（ＩＣＥ）は、半導体チップ５Ａの低温時の電流（ＩＣＥ）に比べて増加する。
一方、高温時の低電流領域（Ｉｌｏｗ）では、一般的に電流（ＩＣＥ）がおよそチップ温度に依存する。従って、高温時の低電流領域（Ｉｌｏｗ）では、半導体チップ１Ａの電流（ＩＣＥ）と、半導体チップ５Ａの電流（ＩＣＥ）と、は低温時ほどの差が生じていない。
このように、半導体チップ１Ａでは低温時の低電流領域（Ｉｌｏｗ）における電流（ＩＣＥ）の立ち上がりが半導体チップ５Ａに比べて大きくなっている。換言すれば、半導体チップ１Ａでは低温時の低電流領域（Ｉｌｏｗ）における飽和電流がより大きくなっている。
（第２実施形態）
図７（ａ）は、第２実施形態に係る電子部品の一部を表す模式的平面図であり、図７（ｂ）は、第２実施形態に係る電子部品の一部を表す模式的断面図である。
ここで、図７（ｂ）には、図７（ａ）のＡ−Ａ’線に沿った位置での断面が表されている。また、図７（ａ）および図７（ｂ）には、半導体チップ同士等を繋ぐワイヤ、半導体チップ等を封止する封止樹脂が表示されていない。
第２実施形態に係る電子部品１０１においては、基板４０の上に、複数の半導体チップ１Ｂ、および複数の半導体チップ２Ｂが設けられている。半導体チップ１Ｂは、例えば、ＩＧＢＴ、ＭＯＳＦＥＴを有している。半導体チップ２Ｂは、例えば、ＦＷＤを有している。
半導体チップ１Ｂにおいては、半導体含有層２０の下に下部電極１０が位置している。下部電極１０は、半導体含有層２０の活性領域１ａの下に位置している。下部電極１０は、半導体含有層２０の終端領域１ｔの下には位置していない。下部電極１０の面積は、上部電極１１の面積よりも小さい。
半導体チップ１Ｂにおいては、半導体含有層２０の下に枠材８０が設けられている。枠材８０は、下部電極１０が設けられていない半導体含有層２０の下に配置されている。枠材８０は、基板４０に接している。枠材８０の厚さは、下部電極１０の厚さよりも厚い。枠材８０は、例えば、セラミック、樹脂等の絶縁材を含んでいる。基板４０と下部電極１０との間には、接合部材３０が設けられている。Ｚ方向から半導体チップ１Ｂを見た場合、下部電極１０および接合部材３０は、枠材８０によって囲まれている。
半導体チップ１Ｂによれば、接合部材３０が枠材８０によって囲まれている。これにより、接合部材３０は、半導体チップ１Ｂと基板４０との間からさらにはみ出し難くなる。
半導体チップ２Ｂにおいては、半導体含有層２１の下に下部電極１２が位置している。下部電極１２は、半導体含有層２１の活性領域２ａの下に位置している。下部電極１２は、半導体含有層２１の終端領域２ｔの下には位置していない。下部電極１２の面積は、上部電極１３の面積よりも小さい。
半導体チップ２Ｂにおいては、半導体含有層２１の下に枠材８１が設けられている。枠材８１は、基板４０に接している。枠材８１の厚さは、下部電極１２の厚さよりも厚い。枠材８１は、例えば、セラミック、樹脂等の絶縁材を含んでいる。基板４０と下部電極１２との間には、接合部材３１が設けられている。Ｚ方向から半導体チップ２Ｂを見た場合、下部電極１２および接合部材３１は、枠材８１によって囲まれている。
半導体チップ２Ｂによれば、接合部材３１が枠材８１によって囲まれている。これにより、接合部材３１は、半導体チップ１Ｂと基板４０との間からさらにはみ出し難くなる。
（第３実施形態）
図８（ａ）は、第３実施形態に係る電子部品の一部を表す模式的平面図であり、図８（ｂ）は、第３実施形態に係る電子部品の一部を表す模式的断面図である。
ここで、図８（ｂ）には、図８（ａ）のＡ−Ａ’線に沿った位置での断面が表されている。また、図８（ａ）および図８（ｂ）には、半導体チップ同士等を繋ぐワイヤ、半導体チップ等を封止する封止樹脂が表示されていない。
第３実施形態に係る電子部品１０２においては、基板４０の上に、複数の半導体チップ１Ｃ、および複数の半導体チップ２Ｃが設けられている。半導体チップ１Ｃは、例えば、ＩＧＢＴ、ＭＯＳＦＥＴを有している。半導体チップ２Ｃは、例えば、ＦＷＤを有している。
半導体チップ１Ｃにおいては、半導体含有層２０の裏面がリセスされ、このリセスされた部分に下部電極１０および接合部材３０が設けられている。
ここで、下部電極１０は、半導体含有層２０の活性領域１ａの下に位置している。下部電極１０は、半導体含有層２０の終端領域１ｔの下には位置していない。下部電極１０の面積は、上部電極１１の面積よりも小さい。
半導体チップ１Ｃにおいては、半導体含有層２０の一部が枠材２０ｆになっている。枠材２０ｆは、基板４０に接している。Ｚ方向から半導体チップ１Ｃを見た場合、枠材２０ｆは、下部電極１０および接合部材３０を囲んでいる。
半導体チップ１Ｃによれば、接合部材３０が枠材２０ｆによって囲まれている。これにより、接合部材３０は、半導体チップ１Ｃと基板４０との間からさらにはみ出し難くなる。
半導体チップ２Ｃにおいては、半導体含有層２１の裏面がリセスされ、リセスされた部部に下部電極１２および接合部材３１が設けられている。
ここで、下部電極１２は、半導体含有層２１の活性領域２ａの下に位置している。下部電極１２は、半導体含有層２１の終端領域２ｔの下には位置していない。下部電極１２の面積は、上部電極１３の面積よりも小さい。
半導体チップ２Ｃにおいては、半導体含有層２１の一部が枠材２１ｆになっている。枠材２１ｆは、基板４０に接している。Ｚ方向から半導体チップ２Ｃを見た場合、枠材２１ｆは、下部電極１２および接合部材３１を囲んでいる。
半導体チップ２Ｃによれば、接合部材３１が枠材２１ｆによって囲まれている。これにより、接合部材３１は、半導体チップ２Ｃと基板４０との間からさらにはみ出し難くなる。
（第４実施形態）
図９（ａ）は、第４実施形態に係る電子部品の一部を表す模式的断面図であり、図９（ｂ）は、第１実施形態に係る電子部品の一部を表す模式的断面図である。
図９（ａ）に表す第４実施形態に係る電子部品１０３においては、基板４０と、半導体含有層２０と、の間に空隙６０ｓｐが設けられている。また、基板４０と、半導体含有層２１と、の間に空隙６０ｓｐが設けられている。
基板４０と半導体含有層２０との間および基板４０と半導体含有層２１との間は、狭い隙間となっている。このため、封止樹脂６０を封止する際の圧力、封止樹脂６０の粘性等を調整することにより、基板４０と半導体含有層２０との間または基板４０と半導体含有層２１との間に空隙６０ｓｐが形成される。
一方、図９（ｂ）に表す第１実施形態に係る電子部品１００においては、基板４０と半導体含有層２０との間に空隙６０ｓｐが設けられていない。また、基板４０と半導体含有層２１との間に空隙６０ｓｐが設けられていない。
ここで、接合部材３０、３１の熱膨張係数は、１５×１０−６／℃ 〜 ２４×１０−６／℃であるとする。また、封止樹脂６０の熱膨張係数は、７×１０−６／℃ 〜 ６３０×１０−６／℃であるとする。
例えば、封止樹脂６０の熱膨張係数が接合部材３０、３１の熱膨張係数より高い場合には、以下に説明する現象が起こり得る。
半導体チップ１Ａ、２Ａが動作すると、半導体チップ１Ａ、２Ａが発熱し、半導体チップ１Ａ、２Ａの周辺の温度が上昇する場合がある。
ここで、図９（ｂ）に示す構造では、温度上昇とともに、基板４０と半導体含有層２０との間に設けられた封止樹脂６０が優先的に熱膨張し、半導体含有層２０と接合部材３０とに斥力（図中の矢印）を与える場合がある。あるいは、温度上昇とともに基板４０と半導体含有層２１との間に設けられた封止樹脂６０が優先的に熱膨張し、半導体含有層２１と接合部材３１とに斥力（図中の矢印）を与える場合がある。
このような斥力は、下部電極１０と接合部材３０との剥離、下部電極１２と接合部材３１との剥離を誘発することから、極力抑えることが望ましい。
これに対して、図９（ａ）に表す電子部品１０３では、基板４０と半導体含有層２０との間に空隙６０ｓｐが設けられ、基板４０と半導体含有層２１との間に空隙６０ｓｐが設けられている。従って、半導体チップ１Ａ、２Ａの周辺の温度が上昇しても、上述したような封止樹脂の優先的な熱膨張が起こらなくなる。
従って、電子部品１００、１０３を長時間使用した場合、電子部品１０３は、電子部品１００に比べて、下部電極１０と接合部材３０とが剥がれ難く、下部電極１２と接合部材３１とが剥がれ難くなる。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１Ａ、１Ｂ、１Ｃ、２Ａ、２Ｂ、２Ｃ、５Ａ、６Ａ 半導体チップ、 １ａ、２ａ 活性領域、 １ｔ、２ｔ 終端領域、 １ｅ、２ｅ、１０ｅ、１２ｅ 端部、 １０、１２、１６、１７ 下部電極、 １１、１３ 上部電極、 ２０、２１ 半導体含有層、 ２０ｆ、２１ｆ、８０、８１ 枠材、 ２２ コレクタ領域、 ２３ バッファ領域、 ２４ ベース領域、 ２５、２８ 半導体領域、 ２６ ベース領域、 ２７ エミッタ領域、 ３０、３１、３６、３７、３８ 接合部材、 ４０ 基板、 ４０Ｃ、４０Ｅ、４０Ｇ リード、 ５０、５１ ゲート電極、 ５２ 絶縁膜、 ６０ 封止樹脂、 ６０ｓｐ 空隙、 ７０、７１、７２ ワイヤ、 １００、１０１、１０２、１０３ 電子部品

Claims (8)

  1. 半導体含有層と、
    前記半導体含有層の上に設けられた上部電極と、
    前記半導体含有層の下に設けられ、素子が配置された前記半導体含有層の活性領域下に位置し、前記活性領域を囲む前記半導体含有層の終端領域下には位置していない下部電極と、
    を備えた半導体チップ。
  2. 前記半導体含有層は、
    前記上部電極と前記下部電極との間に設けられた第１導電形の第１半導体領域と、
    前記下部電極と前記第１半導体領域との間に設けられた第２導電形の第２半導体領域と、
    前記上部電極と前記第１半導体領域との間に設けられた第２導電形の第３半導体領域と、
    前記上部電極と前記第３半導体領域との間に設けられた第１導電形の第４半導体領域と、
    前記第１半導体領域、前記第３半導体領域、および前記第４半導体領域に絶縁膜を介して接するゲート電極と、
    を有する請求項１に記載の半導体チップ。
  3. 前記半導体含有層の下に設けられ、前記下部電極を囲み、前記下部電極の厚さよりも厚い枠材をさらに備えた請求項１または２に記載の半導体チップ。
  4. 前記枠材は、絶縁材または半導体材を含む請求項３に記載の半導体チップ。
  5. 基板と、
    前記基板上に設けられ、半導体含有層と、前記半導体含有層の上に設けられた上部電極と、前記半導体含有層の下に設けられ、素子が配置された前記半導体含有層の活性領域下に位置し、前記活性領域を囲む前記半導体含有層の終端領域下には位置していない下部電極と、を有する複数の半導体チップと、
    前記基板と前記下部電極との間に設けられた接合部材と、
    前記基板の少なくとも一部と、前記複数の半導体チップと、前記接合部材と、を封止する封止樹脂と、
    を備えた電子部品。
  6. 前記複数の半導体チップのそれぞれは、前記半導体含有層の下に設けられ、前記下部電極を囲み、前記下部電極の厚さよりも厚い枠材をさらに有し、
    前記枠材は、前記基板に接し、前記接合部材を囲んでいる請求項５に記載の電子部品。
  7. 前記枠材は、絶縁材または半導体材を含む請求項６に記載の電子部品。
  8. 前記基板と、前記半導体含有層と、の間に空隙が設けられている請求項５〜７のいずれか１つに記載の電子部品。
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