JP7412246B2 - 半導体装置 - Google Patents

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勝美 瓜生
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翔 田中
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Description

本開示は、半導体装置に関する。
半導体装置において、外部回路との接続に使用される外部配線を電極と接合する際に、半導体層にダメージが入る場合がある。
半導体層にダメージが入ると、例えばダイオードにおいて、以下のような問題がある。
ダイオードに求められる性能として、リカバリー時の損失を小さくする、ことが挙げられる。そのための手法には、アノード層の不純物濃度を低くする、半導体層を薄くする、半導体層中のキャリアのライフタイムを低減させる、等々さまざまな手法がある。これらの手法の中で、アノード層の低不純物濃度化は、オン状態における半導体層中のキャリア密度を低下させることで、スイッチング時のリカバリー電流を低減し、損失を小さくする手法である。
ダイオードでは、耐圧保持状態や、リカバリー動作時のように逆バイアスが印加された状態では、ＰＮ接合を起点に半導体層内に空乏層が広がることで耐圧を保持している。空乏層は主にドリフト層側に広がっていくが、リカバリー損失低減のためにアノード層の不純物濃度を低くしている場合には、アノード層側にも空乏層は広がりやすいため、アノード層が薄いと耐圧が低下する。
アノード層に傷や凹みさらには亀裂といったダメージが入ることで、実効的なアノード層の厚さが局所的に薄くなる場合がある。通常、アノード電極に空乏層がパンチスルーしない程度にアノード層の濃度および厚さを設計しているが、設計よりも極端にアノード層が薄い箇所があると、空乏層がアノード電極に達し、耐圧が低下する、または耐圧保持ができなくなりデバイスが破壊される、といった問題が起こる。
特許文献１では、外部配線を電極と接合する際に半導体層にダメージが入ることを防ぐ構造として、外部配線を電極と接合する領域の直下には絶縁層を設け、外部配線と電極とを接合する領域と、電極と半導体層とが接する領域とを平面視で離した構造が開示されている。
特開２０１４－０２９９７５号公報
特許文献１で開示されている、外部配線と電極とを接合する領域と、電極と半導体層とが接する領域とを平面視で離した構造では、外部配線から半導体層までの距離に応じた配線抵抗が発生し、オン状態での損失が大きくなるという問題がある。
半導体層にダメージが入る要因として、アノード電極上またはアノード電極内部の異物がある。外部配線を接合する場所の直下に異物が存在すると、外部配線の接合時に、異物はアノード電極内に押し込まれる。押し込まれた異物が半導体層まで達すると半導体層にダメージが入る。
このような異物による半導体層へのダメージを防ぎ、かつ、特許文献１と比べ、外部配線と半導体層の間の抵抗を抑えることが求められる。
本開示は、このような問題を解決するためのものであり、外部配線と半導体層の間の抵抗を抑え、かつ、外部配線接続時に異物によって半導体層にダメージの入る頻度を抑制できる半導体装置を提供することを目的としている。
本開示の一態様によれば、第１の半導体層と、第１の半導体層の表面上に設けられ第１の半導体層と異なる導電型の第２の半導体層と、第２の半導体層の表面上に設けられ平面視で少なくとも１つの開口を持つ緩衝層と、第２の半導体層および緩衝層の上側に設けられ少なくとも１つの開口を通って第２の半導体層と接する電極と、を備え、電極は少なくとも１つの開口の部分において第１の半導体層と接しておらず、緩衝層のビッカース硬度は電極のビッカース硬度より高く、緩衝層の厚さをｓ、電極の厚さをｔ、Ｗｔｈ＝２×（ｓ×ｔ‐ｓ２）０．５とした場合に、少なくとも１つの開口それぞれは、幅ｗがｗ＜Ｗｔｈを満たす、半導体装置、が提供される。
また、本開示の別の一態様によれば、第１の半導体層と、第１の半導体層の表面上に設けられ第１の半導体層と異なる導電型の第２の半導体層と、第２の半導体層の表面上に少なくとも選択的に設けられた導電性の緩衝層と、緩衝層の表面上に設けられた電極と、を備え、緩衝層のビッカース硬度は電極のビッカース硬度より高く、緩衝層は第２の半導体層の上の全面に設けられている、半導体装置、が提供される。
また、本開示のさらに別の一態様によれば、第１の半導体層と、第１の半導体層の表面上に設けられ第１の半導体層と異なる導電型の第２の半導体層と、第２の半導体層の表面上に少なくとも選択的に設けられた導電性の緩衝層と、緩衝層の表面上に設けられた電極と、電極上に接合されている配線と、を備え、緩衝層のビッカース硬度は電極のビッカース硬度より高く、緩衝層は、平面視で配線と電極が接合されている領域を含む領域に設けられている、半導体装置、が提供される。
本開示の半導体装置は、ある一態様においては、第２の半導体層の表面上に設けられ平面視で少なくとも１つの開口を持つ緩衝層を備え、電極は少なくとも１つの開口の部分において第１の半導体層と接しておらず、緩衝層のビッカース硬度は電極のビッカース硬度より高く、緩衝層の厚さをｓ、電極の厚さをｔ、Ｗｔｈ＝２×（ｓ×ｔ‐ｓ２）０．５とした場合に、少なくとも１つの開口それぞれは、幅ｗがｗ＜Ｗｔｈを満たす。
また、本開示の半導体装置は、別の一態様においては、第２の半導体層の表面上に少なくとも選択的に設けられた導電性の緩衝層を備え、緩衝層のビッカース硬度は電極のビッカース硬度より高く、緩衝層は第２の半導体層の上の全面に設けられている。
また、本開示の半導体装置は、さらに別の一態様においては、第２の半導体層の表面上に少なくとも選択的に設けられた導電性の緩衝層と、緩衝層の表面上に設けられた電極と、電極上に接合されている配線と、を備え、緩衝層のビッカース硬度は電極のビッカース硬度より高く、緩衝層は、平面視で配線と電極が接合されている領域を含む領域に設けられている。
これにより、外部配線と半導体層の間の抵抗を抑え、かつ、外部配線接続時に異物によって半導体層にダメージの入る頻度を抑制できる。
実施の形態１に係る半導体装置の断面図である。 実施の形態１に係る半導体装置の緩衝層の形状を示す平面図である。 実施の形態１に係る半導体装置の断面図である。 実施の形態１に係る半導体装置の変形例の緩衝層の形状を示す平面図である。 実施の形態１に係る半導体装置の変形例の緩衝層の形状を示す平面図である。 実施の形態１に係る半導体装置の変形例の緩衝層の形状を示す平面図である。 実施の形態２に係る半導体装置の断面図である。 実施の形態１に係る半導体装置の緩衝層の形状を示す平面図である。
本開示の各実施の形態の説明において、Ｎ型とＰ型の導電型を入れ替えてもよい。Ｎ型とＰ型を入れ替える場合、各実施の形態における導電型に依存した名称を、アノード電極をカソード電極とし、アノード層をカソード層とする、等の形で読みかえる。
＜Ａ．実施の形態１＞
＜Ａ－１．構成・動作＞
図１は実施の形態１に係る半導体装置１００の断面図を示す。
半導体装置１００は、第１の半導体層としてのドリフト層１と、第２の半導体層としてのアノード層２と、電極としてのアノード電極３と、緩衝層５と、を備える。図１に示される外部配線４は、半導体装置１００と外部との電気的接続を行う配線である。
ドリフト層１はＮ型の半導体層である。アノード層２は、ドリフト層１と異なる導電型、つまりＰ型の半導体層である。
半導体装置１００は例えばダイオードであり、特に、パワーモジュールを構成するデバイスの１つであるＦＷＤ（Free Wheeling Diode、還流ダイオード）として用いられるものである。半導体装置１００がダイオードの場合、半導体装置１００は、図１には示されない、Ｎ型のカソード層とカソード電極と、を、さらに備える。また、その場合、カソード層は、ドリフト層１のアノード層２と反対側の面である裏面上に、カソード電極はカソード層の裏面上に設けられる。但し、半導体装置１００はダイオードでなくてもよく、例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor、金属‐酸化物‐半導体電界効果トランジスタ）や、ＩＧＢＴ（Insulated Gate Bipolar Transistor、絶縁ゲートバイポーラトランジスタ）でもよい。また、半導体装置１００は、ダイオード、ＭＯＳＦＥＴ、またはＩＧＢＴをその一部として含むモジュールや装置であってもよい。
ドリフト層１やアノード層２は例えばシリコン半導体である。
アノード層２は、ドリフト層１の表面上に設けられている。緩衝層５は、アノード層２の表面上に選択的に設けられており、平面視においてメッシュ状の形状を有する。つまり、緩衝層５は、平面視において開口を有する。
平面視において緩衝層５の開口および緩衝層５からなる領域は、図２に示されるように、平面視においてドリフト層１の表面の全面を占める。これにより、外部配線４を接合する際の位置のばらつきによる影響を抑えることができる。
アノード電極３は、アノード層２および緩衝層５の表側に設けられ、緩衝層５の開口を通ってアノード層２と接する。
緩衝層５のビッカース硬度は、アノード電極３のビッカース硬度よりも高い。アノード電極３の素材には、例えば、ビッカース硬度が０．４４ＧＰａのアルミニウムまたはビッカース硬度０．８０ＧＰａの銅が用いられる。緩衝層５は、ビッカース硬度がアルミまたは銅よりも高い、例えばシリコン酸化物またはシリコン窒化物を含んだ絶縁体である。
緩衝層５のビッカース硬度がアノード電極３のビッカース硬度より高いことで、アノード電極３の内部およびアノード電極３の上面に付着した異物が、緩衝層５より半導体装置１００の内部、つまり緩衝層５よりアノード層２の側に押し込まれる頻度または度合いを、緩衝層５が無い場合と比べ抑制できる。これにより、アノード層２にダメージが入る頻度を抑制できる。
また、緩衝層５が平面視においてメッシュ状の形状を有し、平面視において開口を有することにより、緩衝層５がシリコン酸化物やシリコン窒化物等の絶縁体である場合においても、外部配線４とアノード層２の間の抵抗を抑えることができ、通電時の損失を小さくすることができる。
また、緩衝層５のメッシュの開口は、Ｗｔｈ＝２×（ｓ×ｔ‐ｓ２）０．５として、メッシュの開口幅ｗがｗ＜Ｗｔｈを満足するように設けられる。ここで、図３に示されるように、ｓは緩衝層５の厚さ、ｔはアノード電極３の厚さである。アノード電極３の厚さは、アノード電極３とアノード層２の境界面から、アノード電極３の表面までの距離である。
ｗ＜Ｗｔｈという条件は、直径がｔ以上の球形の異物７が外部配線４接合時にアノード電極３からアノード層２に向けて押し込まれた場合に、異物７は、緩衝層５で止められ、アノード層２に達しない、という条件から得られる。但し、緩衝層５やアノード層２は変形しないと想定している。直径がｔより小さい球形の異物については、アノード電極３の厚さがｔであるので、外部配線４接合時にアノード電極３からアノード層２に向けて押し込まれたとしても、アノード層２に達しない。このように、緩衝層５のメッシュの開口幅ｗがｗ＜Ｗｔｈを満たすことで、アノード電極３の内部およびアノード電極３の上面に付着した異物が、緩衝層５より半導体装置１００の内部、つまり緩衝層５よりアノード層２の側に押し込まれる頻度または度合いを、緩衝層５が無い場合と比べ抑制できる。これにより、アノード層２にダメージが入る頻度を抑制できる。
例として、アノード電極３の厚さｔ＝４μｍ、緩衝層５の厚さｓ＝１μｍの場合は、球形状の異物を想定すると、直径が４μｍより大きい異物が、外部配線４により押し込まれアノード層２にダメージを与える可能性がある。緩衝層５のメッシュの開口幅ｗをｗ＜Ｗｔｈ≒３．５μｍとすることで、このような異物によりアノード層２にダメージが入ることを防げる。
以上をまとめると、半導体装置１００は、緩衝層５を備え、緩衝層５の開口の幅ｗがｗ＜Ｗｔｈを満たすことで、外部配線４とアノード層２の間の抵抗を抑え、かつ、配線接合時の異物に起因してアノード層２にダメージが入る頻度を抑制できる。また、アノード層２にダメージが入る頻度を抑制することにより、アノード層２の実効的な深さのばらつきによる半導体装置１００の耐圧低下や破壊の発生頻度を抑制することができる。
また、本開示の半導体装置１００の構造により、外部配線４がアノード電極３に接合されるのではなく、テスト端子を接触させる場合のように、外部配線４とアノード電極３とが接触するだけの場合にも、外部配線４とアノード層２の間の抵抗を抑え、かつ、異物によってアノード層２にダメージが入る頻度を抑制することができる。
＜Ａ－２．効果＞
緩衝層５のビッカース硬度はアノード電極３のビッカース硬度より高く、緩衝層５は平面視で少なくとも１つの開口を持ち、少なくとも１つの開口それぞれは、幅ｗがｗ＜Ｗｔｈを満たす。これにより、外部配線４とアノード層２の間の抵抗を抑え、かつ、異物によってアノード層２にダメージが入る頻度を抑制することができる。
平面視において緩衝層５の開口および緩衝層５からなる領域は、平面視においてドリフト層１の表面の全面を占める。これにより、外部配線４を接合する際の位置のばらつきによる影響を抑えることができる。
緩衝層５はシリコン酸化物またはシリコン窒化物を含む。これにより、緩衝層５のビッカース硬度がアノード電極３のビッカース硬度より高い構成を容易に実現できる。
＜Ａ－３．変形例＞
緩衝層５の平面視での形状は、＜Ａ－１．構成＞で説明したメッシュ状のものに限られない。緩衝層５は平面視で少なくとも１つの開口を持ち、各開口の幅をｗとした場合にｗ＜Ｗｔｈであるようなものであればよい。アノード電極３は、緩衝層５の少なくとも１つの開口を通ってアノード層２と接する。緩衝層５が少なくとも１つの開口を持つことで、外部配線４とアノード層２との間の抵抗を低減することができ、開口の幅ｗをｗ＜Ｗｔｈを満たすようにすることで、異物によるダメージの頻度を抑制できる。
図４から図６に、緩衝層５の平面視での形状を変化させた半導体装置１００の変形例を示す。
図４は、緩衝層５はメッシュ状に配置されているが、緩衝層５の開口と緩衝層５とを合わせた領域が、アノード層２の表面の部分的な領域のみを占める例である。緩衝層５を、緩衝層５の開口と緩衝層５とを合わせた領域が、アノード層２の表面の部分的な領域にのみ占めるよう設ける場合は、緩衝層５は、緩衝層５の開口と緩衝層５とを合わせた領域が、外部配線４が接続される外部配線接続領域８を含むように設けられる。緩衝層５の開口と緩衝層５とを合わせた領域が、アノード層２の表面の部分的な領域にのみ占めることで、平面視で緩衝層５が配置されていない領域を増やすことができ、外部配線４とアノード層２の間の抵抗をより抑えることができる。
また、緩衝層５のメッシュ状の配置の開口それぞれの形状は、図２や図４に示されるような矩形のものでなくてもよく、平面視において、各辺の長さがＷｔｈの矩形に内包される任意の形状であってよい。このような形状の開口により、外部配線４とアノード層２の間の抵抗を抑え、かつ、異物によってアノード層２にダメージが入る頻度を抑制することができる。
緩衝層５はメッシュ状の形状でなくてもよく、例えば、緩衝層５の形状は、緩衝層５の開口それぞれが、幅ｗがＷｔｈ未満の線状であるようなものでもよい。図５および図６は、緩衝層５の開口それぞれが、幅ｗがＷｔｈ未満の線状である例を示す。
図５は、緩衝層５が平面視でストライプ状の形状を有する例を示す。
図６は、緩衝層５が平面視で同心環状の形状を有する例を示す。
緩衝層５は、図５や図６に示される形状以外にも、例えば平面視でスパイラル状の形状を有していてもよい。
緩衝層５が平面視で少なくとも１つの開口を備え、緩衝層５の少なくとも１つの開口それぞれの幅がＷｔｈ未満の線状であることによっても、外部配線４とアノード層２の間の抵抗を抑え、かつ、異物によってアノード層２にダメージが入る頻度を抑制することができる。
＜Ｂ．実施の形態２＞
＜Ｂ－１．構成・動作＞
本実施の形態に係る半導体装置１０１は、実施の形態１に係る半導体装置１００と比べ、緩衝層５の代わりに、緩衝層６を備える。緩衝層６は、緩衝層５と比べ、素材が異なる。また、緩衝層６は、緩衝層５と異なる形状でもよく、それに伴い、半導体装置１０１では、半導体装置１００と比べ、アノード電極３とアノード層２の接し方またはアノード電極３とアノード層２が接するかどうか、が異なってもよい。その他は、半導体装置１０１は半導体装置１００と同じである。
緩衝層６のビッカース硬度は、アノード電極３のビッカース硬度および外部配線４のビッカース硬度よりも高い。これにより、アノード電極３内部およびアノード電極３の上面に付着した異物が、外部配線４の接合時にアノード層２に達する頻度を抑制でき、異物によりアノード層２にダメージが入る頻度を抑制できる。
緩衝層６は導体である。緩衝層６が導体なので、緩衝層６を設けても、外部配線４とアノード層２の間の抵抗を抑えることができる。
緩衝層６は、例えば、チタン、タングステン、モリブデン、およびハフニウムのいずれかを含む。チタン、タングステン、モリブデン、およびハフニウムは、アノード電極３や外部配線４に利用されるアルミニウムや銅よりもビッカース硬度が高い。チタン、タングステン、モリブデン、およびハフニウムは、半導体製造プロセスでよく使用される導電材であり、プロセス管理が容易である。
緩衝層６は、アノード層２の表面上に少なくとも選択的に設けられている。緩衝層６は、例えば、実施の形態１に係る緩衝層５、または実施の形態１の変形例に係る緩衝層５のいずれかと同じ形状でもよい。また、緩衝層６は、実施の形態１とは異なり、平面視で開口を持たない形状でもよい。平面視で開口を持たない形状の緩衝層６は、例えば図７および図８に示されるようにアノード層２の上に選択的に設けられていてもよいし、アノード層２の上の全面に設けられていてもよい。
緩衝層６をアノード層２の上に選択的に設ける場合には、図８に示すように、平面視で、外部配線４をアノード電極３と接合する領域である外部配線接続領域８を含むような領域、に設ける。
＜Ｂ－２．効果＞
半導体装置１０１は、アノード層２の表面上に少なくとも選択的に設けられた導電性の緩衝層６を備え、緩衝層６のビッカース硬度はアノード電極３のビッカース硬度より高い。これにより、外部配線４とアノード層２の間の抵抗を抑え、かつ、異物によってアノード層２にダメージが入る頻度を抑制することができる。
緩衝層６は、チタン、タングステン、モリブデン、ハフニウムのいずれかを含む。チタン、タングステン、モリブデン、およびハフニウムは、半導体製造プロセスでよく使用される導電材であり、プロセス管理が容易である。
なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１ ドリフト層、２ アノード層、３ アノード電極、４ 外部配線、５，６ 緩衝層、８ 外部配線接続領域、１００，１０１ 半導体装置。

Claims (12)

  1. 第１の半導体層と、
    前記第１の半導体層の表面上に設けられ前記第１の半導体層と異なる導電型の第２の半導体層と、
    前記第２の半導体層の表面上に設けられ平面視で少なくとも１つの開口を持つ緩衝層と、
    前記第２の半導体層および前記緩衝層の上側に設けられ前記少なくとも１つの開口を通って前記第２の半導体層と接する電極と、
    を備え、
    前記電極は前記少なくとも１つの開口の部分において前記第１の半導体層と接しておらず、
    前記緩衝層のビッカース硬度は前記電極のビッカース硬度より高く、
    前記緩衝層の厚さをｓ、前記電極の厚さをｔ、Ｗｔｈ＝２×（ｓ×ｔ‐ｓ２）０．５とした場合に、前記少なくとも１つの開口それぞれは、幅ｗがｗ＜Ｗｔｈを満たす、
    半導体装置。
  2. 請求項１に記載の半導体装置であって、
    平面視において前記少なくとも１つの開口および前記緩衝層からなる領域は、
    平面視において前記第１の半導体層の表面の部分的な領域のみを占める、
    半導体装置。
  3. 請求項１に記載の半導体装置であって、
    平面視において前記少なくとも１つの開口および前記緩衝層からなる領域は、
    平面視において前記第１の半導体層の表面の全面を占める、
    半導体装置。
  4. 請求項１から３のいずれかに記載の半導体装置であって、
    前記少なくとも１つの開口それぞれは、平面視において、各辺の長さがＷｔｈの矩形に内包される形状である、
    半導体装置。
  5. 請求項１から４のいずれかに記載の半導体装置であって、
    前記緩衝層は、平面視においてメッシュ状の形状を有する、
    半導体装置。
  6. 請求項１から３のいずれかに記載の半導体装置であって、
    前記少なくとも１つの開口それぞれは、幅がＷｔｈ未満の線状である、
    半導体装置。
  7. 請求項６に記載の半導体装置であって、
    前記緩衝層は、平面視においてストライプ状の形状を有する、
    半導体装置。
  8. 請求項６に記載の半導体装置であって、
    前記緩衝層は、平面視において同心環状の形状を有する、
    半導体装置。
  9. 請求項１から８のいずれかに記載の半導体装置であって、
    前記緩衝層はシリコン酸化物またはシリコン窒化物を含む、
    半導体装置。
  10. 第１の半導体層と、
    前記第１の半導体層の表面上に設けられ前記第１の半導体層と異なる導電型の第２の半導体層と、
    前記第２の半導体層の表面上に少なくとも選択的に設けられた導電性の緩衝層と、
    前記緩衝層の表面上に設けられた電極と、
    を備え、
    前記緩衝層のビッカース硬度は前記電極のビッカース硬度より高く、
    前記緩衝層は前記第２の半導体層の上の全面に設けられている、
    半導体装置。
  11. 第１の半導体層と、
    前記第１の半導体層の表面上に設けられ前記第１の半導体層と異なる導電型の第２の半導体層と、
    前記第２の半導体層の表面上に少なくとも選択的に設けられた導電性の緩衝層と、
    前記緩衝層の表面上に設けられた電極と、
    前記電極上に接合されている配線と、
    を備え、
    前記緩衝層のビッカース硬度は前記電極のビッカース硬度より高く、
    前記緩衝層は、平面視で前記配線と前記電極が接合されている領域を含む領域に設けられている、
    半導体装置。
  12. 請求項１０または１１に記載の半導体装置であって、
    前記緩衝層は、チタン、タングステン、モリブデン、ハフニウムのいずれかを含む、
    半導体装置。
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