JP2015523000A - デジタル位相検出器の低電力で小面積のデジタル積分器 - Google Patents

Abstract

例示的な実施形態では、位相同期ループ回路は基準信号およびソース信号を受信する第１回路を含むことができる。第１回路は基準信号とソース信号との位相差を示す補正信号を生成することができる。位相同期ループは補正信号を受信する第２回路を含むことができる。第２回路は補正信号の位相デジタル変換を示すデジタル信号を生成することができる。位相同期ループはデジタル信号を受信する第３回路を含むことができる。第３回路はデジタル信号の変換された電圧を示す制御信号を生成することができる。位相同期ループは制御信号を受信する第４回路を含むことができる。第４回路は制御信号に応答してソース信号を生成することができる。

Description

本発明は、位相同期ループシステムに関する。

位相同期ループシステムとは、基準信号に対して固定位相関係を有するソース信号を生成するように構成されている制御システムである。位相同期ループは、無線、電気通信、コンピュータおよび他の電子アプリケーションで広く使用されている。位相同期ループは、クロック・データ・リカバリ（clock and data recovery : ＣＤＲ）回路を含む多数のアプリケーションで使用することができる。例えば、いくつかのシステムでは、追加のタイミング基準なくデータを受信機に送信することができ、ＣＤＲ回路を使用して受信機でタイミング情報を再生することができる。

図１は、従来のアナログ位相同期ループ１００の実施例を示す。位相同期ループ１００は基準信号１０２を入力して、ソース信号１０４を出力することができる。出力されるソース信号１０４の位相は基準信号１０２の位相に関係付けることができる。

位相同期ループ１００は位相検出器１０６を含むことができる。位相検出器１０６は入力として基準信号１０２およびソース信号１０４を受信して、基準信号１０２とソース信号１０４との位相差を示す補正信号１１０を生成することができる。補正信号１１０を生成するためには多数の位相検出器の構成が利用できる。位相検出器は通常線形および非線形として特徴付けられる。線形位相検出器は、基準信号１０２とソース信号１０４との位相関係の差に比例した出力信号を有する。非線形位相検出器はこのような比例性はなく、通常、早いまたは遅い（early or late）２つの状態を有する。非線形位相検出器はデジタル位相検出器としても知られている。補正信号１１０はループフィルタ１１２によってフィルタされて、制御信号１１４を生成することができる。ループフィルタ１１２は補正信号１１０の高周波部分を減衰するローパスフィルタを含むことができる。このローパスフィルタは一般に補償ゼロの積分器の形態で実施される。補償ゼロの積分器は通常チャージポンプ回路および直列の抵抗器−コンデンサを備えて実施される。所要のキャパシタンスは通例非常に大きい（１ｎＦよりはるかに大きい）ため、これは通常外部コンポーネントであり、補償ゼロの積分器を集積回路（ＩＣ）技術に導入するのが難しくなっている。

位相同期ループ１００は電圧制御発振器１１６を含むことができる。電圧制御発振器１１６は、一般に、発振信号、例えば、ソース信号１０４を出力するように構成することができる。発振信号の周波数は電圧制御発振器１１６によって出力される電圧に左右されるであろう。制御信号１１４は、周期的な振動をもつソース信号１０４を生成するように、電圧制御発振器１１６を駆動することができる。ソース信号１０４の周波数は制御信号１１４の電圧によって制御することができる。

ソース信号１０４および基準信号１０２の位相が一致しているとき、制御信号１１４の電圧、つまり、ソース信号１０４の周波数は変化しないままにすることができる。ソース信号１０４の位相が基準信号１０２の位相より遅れる場合、位相検出器１０６は、得られる制御信号１１４が電圧制御発振器１１６にソース信号１０４の周波数を速く（speed up）させるように、補正信号１１０を生成することができる。例えば、制御信号１１４の電圧を上げることができる。逆に、ソース信号１０４の位相が基準信号１０２より進む場合、位相検出器１０６は、制御信号１１４が電圧制御発振器１１６にソース信号１０４の周波数を遅く（slow down）させるように、補正信号１１０を生成することができる。例えば、制御信号１１４の電圧を下げることができる。

いくつかのシステムでは、ソース信号１０４および基準信号１０２は、基準周波数が高すぎるか、または低すぎる場合に、位相同期能力を失うことができる。例えば、ソース信号１０４および基準信号１０２は、周波数の一致を生じさせるために必要な電圧をシステムが達成できない場合に、位相同期能力を失うことができる。いくつかのシステムでは、位相同期ループ１００が同期を達成できない場合、制御信号１１４の電圧はシステムの供給電圧または接地電圧付近に駆動されるであろう。いくつかのシステムでは、ウィンドウ比較器がループの周波数取得段階中に制御信号１１４の電圧を監視することができる。制御信号１１４の最終収束電圧が高閾値未満かつ低閾値より上である場合、ウィンドウ比較器は、ＣＤＲが構成されたすべての環境条件においてロックを保証するための適正な範囲で、ソース信号１０４が基準信号１０２に周波数同期することを示す信号を出力することができる。高閾値は供給電圧に基づくことができ、低閾値は接地電圧に基づくことができる。制御信号１１４の電圧が高閾値より上、または低閾値未満である場合、ウィンドウ比較器はソース信号１０４が基準信号１０２に周波数同期しないことを示す信号を出力することができる。

いくつかのアプリケーションでは、ソース信号１０４は基準信号１０２のタイミング基準（クロック）を判定するために使用することができる。例えば、いくつかの通信システムでは、追加クロック情報がなくてもデータを受信機に送信することができる。例えば、いくつかの光通信システムでは、クロック情報を伴わなくても、データを光ファイバを介して送信して、受信機で受信させることができる。いくつかの実施形態では、位相同期ループ１００は、一般にＣＤＲとして知られる受信データからクロック情報を抽出するように使用することができる。

従来のＣＤＲは、図１に示すループフィルタも必要とする。また、大きなキャパシタンスも必要となるので、最新のＩＣ技術にそのコンポーネントを統合するのは非常に難しくなるであろう。

図２は、デジタルフィルタ２０６を含む従来のデジタル位相同期ループ２００を示す。補正信号１１０はアナログ・デジタル変換器２０４によってデジタル補正信号２０２に変換される。デジタル補正信号２０２はデジタル信号処理技術を用いてデジタルフィルタ２０６によって処理されて、図１を参照して説明したループフィルタ１１２と同等のフィルタリングを得ることができる。デジタルフィルタ出力２０８はデジタル・アナログ変換器２１２によってアナログ信号２１０に変換することができる。代わりに、デジタルフィルタ出力２０８はデジタル制御発振器（図示せず）を直接駆動することができる。

本概要は、以下の詳細な説明で詳しく説明する概念の抜粋を簡素化した形態で紹介するために提供する。本概要は請求する主題の主要な特色または本質的な特徴を特定するために意図されるものでも、または請求する主題の範囲の判断の助けとして使用されることを意図されるものでもない。

いくつかの実施形態は、基準位相を含む基準信号を受信し、基準位相に関係付けられているソース位相（source phase）を含むソース信号を生成する位相同期ループ回路を含むことができる。位相同期ループは基準信号およびソース信号を受信するように構成されている第１回路を含むことができる。第１回路はさらに基準信号とソース信号との位相差を示す補正信号を生成するように構成することができる。位相同期ループは補正信号を受信するように構成されている第２回路をさらに含むことができる。第２回路はさらに補正信号の位相デジタル変換を示すデジタル信号を生成するように構成することができる。位相同期ループはデジタル信号を受信するように構成されている第３回路をさらに含むことができる。第３回路はさらにデジタル信号の変換値を示す制御信号を生成するように構成することができる。位相同期ループは制御信号を受信するように構成されている第４回路をさらに含むことができる。第４回路はさらに、制御信号に応答してソース信号を生成するように構成することができる。

いくつかの実施形態は基準位相を含む基準信号からソース信号を生成する方法を含むことができる。ソース信号は基準位相に関係付けられているソース位相を含むことができる。方法は基準信号およびソース信号を受信することを含むことができる。方法は、基準信号とソース信号との位相差を伝える補正信号を生成することをさらに含むことができる。方法は、補正信号の位相デジタル変換を伝えるデジタル信号を生成することをさらに含むことができる。方法は、デジタル信号の変換値を伝える制御信号を生成することをさらに含むことができる。方法は、制御信号に応答してソース信号を生成することをさらに含むことができる。

いくつかの実施形態は、基準位相を含む基準信号を受信して、基準位相に関係付けられているソース位相を含むソース信号を生成する位相同期ループ回路を含むことができる。位相同期ループ回路は基準信号とソース信号との位相差を伝える補正信号生成手段を含むことができる。位相同期ループ回路は補正信号の位相デジタル変換を伝えるデジタル信号生成手段をさらに含むことができる。位相同期ループ回路はデジタル信号の変換値を伝える制御信号生成手段をさらに含むことができる。位相同期ループ回路は制御信号に応答してソース信号を生成する手段をさらに含むことができる。

本書で説明する実施形態は、最新のＩＣ技術を用いて高レベルの集積に適した、超低消費電力化および小型化をもたらすように、デジタル位相検出器の出力をデジタル化するシステムおよび方法を説明する。デジタル位相検出器の出力はデジタル信号であり、そのためデジタルフィルタで処理することができる。しかし、高ビットレートでは、デジタル信号は通常ラインレートで進んでいるので、信号は処理の前に間引きされて、合理的なクロックレートにダウンサンプルされることがある。本書で説明する実施形態は、デジタル位相検出器のデシメータおよびダウンサンプラとしてのシグマ・デルタ変調器の使用を開示する。

従来のアナログ位相同期ループの実施例を示す。 従来のデジタル位相同期ループの実施例を示す。 改良型位相同期ループを示す。 電圧制御発振器を含む図３の位相同期ループの例示的な実施形態を示す。 デジタル制御発振器を含む図３の位相同期ループの例示的な実施形態を示す。 基準信号からソース信号を生成する方法を示すフローチャートである。

本書で説明する実施形態は、最新のＩＣ技術を用いて高レベルの集積に適した、超低電力化および小型化をもたらすデジタル位相検出器の出力をデジタル化するシステムおよび方法を説明する。

ここで請求する主題は、何らかの欠点を解決し、または上記説明したものなどの環境のみで動作する実施形態に制限されるものではない。むしろ、この背景は本書で説明するいくつかの実施形態を実施できる一つの例示的な技術分野を示すために提供しているにすぎない。

実施形態の追加の特徴および利点は、以下の説明に記載され、部分的にはその説明から明らかになるであろう、または実施形態の実施から習得できるであろう。実施形態の特徴および利点は、添付の請求項で特に指摘される手段および組合せによって実現し、得ることができる。本実施形態のこれらの特徴および他の特徴は、以下の説明および添付の請求項からより完全に明らかになるであろう、または以下に記載される実施形態の実施から習得できるであろう。

本実施形態の上記および他の利点および特徴を一層明確にするために、実施形態のより具体的な説明を、添付の図面に図示するその具体的な実施形態を参照して行う。これらの図面は本発明の代表的な実施形態を描いているにすぎず、そのためその範囲を制限すると見なしてはならない。実施形態は添付の図面の使用によりさらに具体的かつ詳細に記述し、説明する。

実施形態は位相同期ループシステムに関する。
図２に図示する従来のデジタル位相同期ループは外部コンポーネントなしでデジタルフィルタ２０６を実装でき、図１に図示する従来のアナログ位相同期ループ１００と比較したときの利点である。図２を参照して説明するアーキテクチャは、非常に高いクロックレートで動作する加算器およびＤＡＣなどのコンポーネントを必要とする。高クロックレートで加算器およびＤＡＣを動作させることは、高消費電力と言い換えることができる。より低いクロックレートでこれらのコンポーネントや他のコンポーネントを動作させるためのソリューションが構成されてきた。ある具体的なソリューションが、ピー・ケー・ハヌモルら（Ｐ．Ｋ． Ｈａｎｕｍｏｌｕ， ｅｔ ａｌ．）、Ａ １．６ Ｇｂｐｓ Ｄｉｇｉｔａｌ ＣＤＲ、ＩＥＥＥ Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ、６０３〜６０６ページ（２００６年）に記述されており、これは多重分離および多数決回路を採用する。しかし、多重分離および多数決回路にはまだ多くのラッチや加算器が必要で、本書で説明する実施形態よりも大きな面積を占め、多くの電力を消費する。

図３は、デジタル位相検出器３０６と連続時間シグマ・デルタ（continuous-time sigma- delta : ＣＴＳＤ）変調器３１０とを備えており、ＣＴＳＤ変調器３１０がデシメータ（decimator）として機能する位相デジタル変換器を含む改良型位相同期ループ３００を図示する。デシメータとはデジタル入力をデジタルでフィルタおよびダウンサンプルするデジタル機能である。従来の一次ＣＴＳＤ変調器の実施例を図４Ａのブロック４１５に示す。

位相同期ループ３００は基準信号３０２を受信して、ソース信号（source signal）３０４を出力することができる。いくつかの実施形態では、ソース信号３０４は基準信号３０２の再生クロックを含むことができる。位相同期ループ３００は、図１および図２の従来のアナログ位相同期ループおよびデジタル位相同期ループよりもいくつかの利点を提供することができる。位相同期ループ３００の利点には、ノイズ耐性の向上およびコンデンサの圧電効果を含むことができるが、これだけに限定されない。位相同期ループ３００は外部ループフィルタコンデンサの必要性をなくすことができる。位相同期ループ３００は、電力と広い空間要件の減少も示すことができる。従来の位相同期ループに対して、位相同期ループ３００は物理的なコンポーネントを変えなくても様々なプロトコルの要件を満たすようにプログラミングすることができる。

位相同期ループ３００は、デジタルウィンドウ比較器（digital window comparator）３１８を位相同期の判定のために使用することもできる。デジタルウィンドウ比較器３１８はデジタルドメインでの温度補償を可能にすることができ、これはアナログドメインの温度補償よりも好ましい。パラレル通信伝送を採用するアプリケーションでは、位相同期ループ３００の利点は増大するであろう。位相同期ループ３００はここに述べていない他の利点を示すことができる。図４Ａおよび図４Ｂを参照して説明する位相同期ループ回路、ならびに図５を参照して説明する方法も、ここで述べる利点および追加の利点を示すことができる。

位相同期ループ３００は位相デジタル変換器３０７を含む。位相デジタル変換器３０７は、ＣＴＳＤ変調器３１０と累算器（accumulator）３１４とを含むことができる。いくつかの実施形態では、ＣＴＳＤ変調器３１０は一次シグマ・デルタ変調器を含むことができる。代わりにまたは追加で、ＣＴＳＤ変調器３１０は二次またはより高次のシグマ・デルタ変調器を含むことができる。代わりにまたは追加で、ＣＴＳＤ変調器３１０はカスケード接続した複数のＣＴＳＤ変調器を含むことができる。いくつかの実施形態では、カスケード接続したＣＴＳＤ変調器は多段ノイズシェーピング構造（multistage noise shaping structure）を形成することができる。ＣＴＳＤ変調器３１０はデシメータとして機能することができる。

図示する実施形態では、デジタル位相検出器３０６はラインレート（line rate）で補正信号３０８を出力する。例えば、電圧制御発振器３２６はラインレート周波数で動作することができる。代替実施形態では、ＶＣＯは、１／２、１／４または１／８などのサブレートで動作することができる。このデジタルストリームはＣＴＳＤ変調器３１０によってフィルタして、クロック信号３０９をＣＴＳＤ変調器３１０に提供するので、補正信号３０８の生成に使用されるクロックよりもはるかに少なくダウンサンプルすることができる。いくつかの実施形態では、クロック信号３０９は電圧制御発振器３２６の周波数に非同期にすることができ、またはクロック信号３０９は電圧制御発振器３２６の周波数の何らかの整数分周であってもよい。

いくつかの実施形態では、ＣＴＳＤ変調器３１０は補正信号３０８を入力して、補正信号３０８に基づき変調信号３１２を生成することができる。累算器３１４は変調信号３１２およびクロック信号３０９を入力して、デジタル信号３１６を出力することができる。いくつかの実施形態では、累算器３１４はデジタル信号３１６としてデジタルワードを出力することができる。いくつかの実施形態では、デジタルワードは累算器３１４に格納されているカウントに基づくことができる。いくつかの実施形態では、図３に図示するように、デジタル信号３１６はデジタル・アナログ変換器３２２によってアナログ信号３２３に変換することができる。

必須ではないが、図３に図示するように、加算器３２５はアナログ信号３２３および補正信号３０８を合算して、アナログ制御信号３２４を形成することができる。アナログ制御信号３２４は、ソース信号３０４を出力するように、電圧制御発振器３２６を駆動することができる。ある例示的な実施形態では、基準信号３０２がソース信号３０４より進んでいるとデジタル位相検出器３０６が検出すると、得られるアナログ制御信号３２４は電圧制御発振器３２６にソース信号３０４の周波数を上げさせることができる。同様に、ソース信号３０４が基準信号３０２より進んでいるとデジタル位相検出器３０６が検出すると、得られるアナログ制御信号３２４は電圧制御発振器３２６にソース信号３０４の周波数を下げさせることができる。

位相同期ループ３００はデジタルウィンドウ比較器３１８を含むことができ、デジタルウィンドウ比較器３１８を周波数取得段階中の同期状態を定量化して、同期信号３２０を生成するように使用することができる。ウィンドウ比較器とは、一般に、信号の特性を高閾値および低閾値と比較するデバイスである。デジタルウィンドウ比較器３１８は位相同期ループ３００が位相同期能力を失っているかどうかを示すことができる。位相同期ループ３００は、基準周波数が高すぎるか、または低すぎる場合に位相同期能力を失うことができる。例えば、位相同期ループ３００は、特定の周波数一致を生じさせるのに必要な電圧がシステムによって達成できない場合に、位相同期能力を失うことができる。デジタルウィンドウ比較器３１８は、信号の特性が高閾値よりも高いか、または低閾値未満である場合に警告を示す同期信号３２０を出力することができる。デジタルウィンドウ比較器３１８は、位相同期ループ３００が位相同期を達成できるかどうかを判定するために、デジタル信号３１６を監視することができる。いくつかの実施形態では、高閾値および低閾値は、電圧制御発振器３２６に送る達成可能な電圧をもたらすことのできる最高および最低デジタル信号３１６に基づくことができる。

デジタル信号３１６と電圧制御発振器３２６に提供されるアナログ制御信号３２４とには関係があるため、アナログ制御信号３２４で実行してもよいウィンドウ比較は、代わりにデジタル信号３１６で行うことができる。また、電圧制御発振器３２６の中心周波数は温度依存性を有するかもしれないため、所定の周波数のアナログ制御信号３２４の電圧は温度の関数として変化するかもしれない。その結果、デジタルウィンドウ比較器３１８の基準レベルは、位相同期が達成される時点の温度に依存して温度補償することができる。温度依存性は個々の電圧制御発振器間で変わる可能性があるので、温度補償は特定の位相同期ループによって変える必要があるかもしれない。アナログウィンドウ比較器を使用して、特定の位相同期ループ間での温度補償の変更をするのは難しいことがある。しかし、デジタルウィンドウ比較器３１８で温度補償を変更することは、より簡単に行える。

図４Ａは、いくつかの実施形態による位相同期ループ４００のより具体的な実施態様を示す。位相同期ループ４００は、図３を参照して説明した位相同期ループ３００と同様に動作することができる。位相同期ループ４００は基準信号４０２を入力して、ソース信号４０４を出力することができる。いくつかの実施形態では、位相同期ループ４００は、Bang-Bang型位相検出器（Bang-Bang-type phase detector）としても知られるバイナリアレクサンダ型位相検出器（binary Alexander-type phase detector）４０６を含むことができる。アレクサンダ型位相検出器４０６によって出力される補正信号４０８は、２つの出力状態を含むことができる。例えば、アレクサンダ型位相検出器４０６は高状態出力および低状態出力を含むことができる。いくつかの実施形態では、基準信号４０２の位相がソース信号４０４の位相よりも進んでいるときに、信号を高状態出力で出力することができる。逆に、ソース信号４０４の位相が基準信号４０２の位相よりも進んでいるときに、信号を低状態出力で出力することができる。アレクサンダ型位相検出器４０６はデジタル位相検出器であるため、補正信号４０８のパルス幅は、基準信号４０２とソース信号４０４との位相誤差に関係なく、発振のソース期間（source period of oscillation）と同じにすることができる。これにより、ソース信号４０４の位相が基準信号４０２にそれほど位相同期しない代わりに、進みと遅れ状態とで変動するようなループにすることができる。非ゼロ復帰（ＮＲＺ）入力信号の場合、ＮＲＺ基準信号に遷移がない場合には、高状態出力または低状態出力で信号は出力しない。言い換えると、補正信号４０８のパルス幅を中位状態に戻すことができる。いくつかの実施形態では、補正信号４０８のパルスは、前の入力遷移に対する位相比較の結果として、現在の状態を保持することができる。

位相同期ループ４００は、ＣＴＳＤ変調器４１５を含む位相デジタル変換器を含むことができる。ある既定の信号分解能では、ＣＴＳＤ変調器４１５の物理的コンポーネントは非常にコンパクトにすることができる。いくつかの実施形態では、物理的なコンポーネントのコンパクトさを維持しながら信号分解能を上げるために、高いオーバーサンプリングレートを使用することができる。ＣＴＳＤ変調器４１５は第１チャージポンプ４１０と、第２チャージポンプ４１２と、利得段４１４と、フリップフロップ４１６とを含むことができる。第１チャージポンプ４１０および第２チャージポンプ４１２の出力は利得段４１４で入力することができる。いくつかの実施形態では、利得は第１チャージポンプ４１０対第２チャージポンプ４１２の電圧比によって設定することができる。いくつかの実施形態では、ＣＴＳＤ変調器４１５は、アンチエイリアシング（antialiasing）のために、第１チャージポンプ４１０の後にコンデンサ４１３を含むことができる。いくつかの実施形態では、コンデンサ４１３は２ピコファラド（picofarad）から１０ピコファラドまでの範囲のキャパシタンスを有することができる。代わりに、コンデンサ４１３はキャパシタンス差を有することができる。フリップフロップ４１６は利得段４１４の出力と、ソース信号４０４を周波数分周器４１８に通過させることによって生成されるクロック４２０ａとを入力することができる。いくつかの実施形態では、周波数分周器４１８はクロック４２０ａを４または８で分周することができる。代わりに、周波数分周器４１８はクロック４２０ａを異なる量で分周することができる。

いくつかの実施形態では、利得段４１４およびクロック４２０ａは、第２チャージポンプ４１２が、コンデンサ４１３の電圧を平均してフリップフロップ４１６の閾値付近に維持するために発生しうる準安定性を緩和する（mitigate metastability）ことができる。フリップフロップ４１６は、パルス密度が補正信号４０８に比例したデジタル信号４２２を出力することができる。いくつかの実施形態では、フリップフロップ４１６は２つの出力を含むことができる。例えば、フリップフロップ４１６は高状態出力および低状態出力を含むことができる。

アレクサンダ型位相検出器４０６はデジタル補正信号４０８を出力し、アレクサンダ型位相検出器４０６はデータレートクロック周波数を使用しながら、ＣＴＳＤ変調器４１５は分周クロック４２０ａのレートで作動しているため、本質的にＣＴＳＤ変調器４１５はデシメータと同様に作用している。そのため、４１０、４１２、４１３、４１４および４１６はまとめてグループ化して、デシメータと定義することができる。いくつかの実施形態では、位相同期ループ４００はカスケード接続したＣＴＳＤ変調器がより低いクロック周波数を使用する２以上のカスケード接続したＣＴＳＤ変調器を含むことができる。いくつかの実施形態では、第２カスケード接続ＣＴＳＤ変調器は、前のカスケード接続ＣＴＳＤ変調器よりも少ない電力を消費する速度の遅いフリップフロップを含むことができる。

任意で、図４Ａに図示するように、位相同期ループ４００はデシメータ４２４をさらに含むことができる。いくつかの実施形態では、デシメータ４２４はデジタル信号４２２および分周クロック４２０ｂを入力することができる。分周クロック４２０ｂはクロック４２０ａよりも低い周波数とすることができる。デシメータは間引きデジタル信号４２６（decimated digital signal）を出力することができる。いくつかの実施形態では、デシメータ４２４は間引きクロック４２８も出力することができる。いくつかの実施形態では、間引きデジタル信号４２６は複数の信号出力を含むことができる。例えば、デシメータはアップ出力およびダウン出力を含むことができる。間引きデジタル信号４２６はデジタル信号４２２よりも低い周波数を有することができる。いくつかの実施形態では、間引きデジタル信号４２６はデジタル信号４２２と同じパルス密度を有することができる。いくつかの実施形態では、位相同期ループ４００はデシメータ４２４を省くことができる。

デシメータ４２４は、デジタル信号４２２を間引く（decimating）ための周波数分周器を含むことができる。いくつかの実施形態では、周波数分周器はトグル分周器を含むことができる。いくつかの実施形態では、周波数分周器は同期分周器を含むことができる。いくつかの実施形態では、もう一つの周波数分周器を使用することができる。いくつかの実施形態では、トグル分周器の使用は、同期分周器の使用と比較して位相同期ループ４００の電力使用を低くすることができる。いくつかの実施形態では、周波数分周器は信号を４または８で分周することができる。いくつかの実施形態では、周波数分周器は信号を別の値で分周することができる。

本書に説明する実施形態は、より多くのフリップフロップおよびバッファを採用する実施態様よりもサイズと消費電力の両面で効率的であろう。例えば、本書で説明する実施形態は、アジズら（Ａｚｉｚ ｅｔ ａｌ．）に付与された米国特許第７，４２１，０５０号に記述されるものと同様な実施態様よりも電力効率が高いおよびコンパクト、あるいは電力効率が高いまたはコンパクトであろう。

いくつかの実施形態では、位相同期ループ４００は累算器４３０を含むことができる。累算器４３０は間引きデジタル信号４２６および間引きクロック４２８を入力することができる。いくつかの実施形態では、累算器４３０はカウンタを含むことができる。いくつかの実施形態では、カウンタは、１１ビット、１２ビットまたは１８ビットのアップダウンカウンタにすることができる。累算器４３０の深さ（ビット数が高くなるほどカウンタが深くなる）は、図１のアナログ位相同期ループ１００で必要とされる外部キャパシタンスに相当するであろう。深いカウンタは大きなキャパシタンスに相当するであろう。いくつかの実施形態では、ファイバチャネルアプリケーション（fiber channel applications）のために１２ビットカウンタを含めることができる。いくつかの実施形態では、同期型光ネットワーク（ＳＯＮＥＴ）アプリケーションのために１８ビットカウンタを含めることができる。代わりに、別のカウンタを使用してもよい。カウンタのフィルタの深さは動作中に変更することができ、それにより位相同期ループ４００の動作中に累算器４３０の有効キャパシタンスを変更させることができる。いくつかの実施形態では、カウンタは最大カウンタのほぼ半分に予め設定することができる。例えば、カウンタは位相同期ループ４００が基準信号４０２を受信する前に予め設定することができる。いくつかの実施形態では、カウンタはカウントがオーバーフローまたはアンダーフローに達するときに停止することができる。例えば、カウンタはその最大カウントまたは最低カウントに達するときに停止することができる。

いくつかの実施形態では、累算器４３０は、間引きデジタル信号４２６に基づいてカウントをインクリメントまたはデクリメントすることができる。デシメータ４２４を省いた実施形態では、累算器４３０はデジタル信号４２２に基づいてカウントをインクリメントまたはデクリメントすることができる。いくつかの実施形態では、累算器４３０は複数の信号入力を含むことができる。例えば、累算器４３０はアップ入力およびダウン入力を含むことができる。いくつかの実施形態では、累算器４３０は、アップ入力で間引きデジタル信号４２６が受信されたときにカウントをインクリメントすることができる。いくつかの実施形態では、累算器４３０は、ダウン入力で間引きデジタル信号４２６が受信されたときにカウントをデクリメントすることができる。いくつかの実施形態では、累算器４３０は１つの信号入力に基づいてカウントをインクリメントおよびデクリメントすることができる。

累算器４３０はデジタルワード（digital word）４３２を出力することができる。いくつかの実施形態では、デジタルワード４３２は１０ビット幅ワードにすることができる。いくつかの実施形態では、デジタルワード４３２はカウントの１０最上位ビット（ｍｓｂ）を含むことができる。１０ビットワードはさらに、デジタルワードをアナログ信号４３３に変換するシグマ・デルタ・デジタル・アナログ変換器（ＤＡＣ）４３４によって入力することができる。いくつかの実施形態では、１０ビットの分解能は１ボルトのフルレンジで約８００ｋＨｚ、電圧制御発振器４３８で１ボルト利得あたり約８００ＭＨｚの最悪の場合の周波数オフセット（δＦ）に言い換えることができる。いくつかの実施形態では、１０ビットの分解能はデータレート（Ｆ_ｄａｔａ）が毎秒２８ギガビット（Ｇｂ／ｓ）のシステムで１ビットあたりの位相シフトが１フェムト秒（δＦ／Ｆ^２ _ｄａｔａ）になる。

いくつかの実施形態では、シグマ・デルタＤＡＣ変換器４３４は１０ビットデジタルシグマ・デルタ変調器を含むことができる。いくつかの実施形態では、シグマ・デルタＤＡＣ４３４は、テキサス・インスツルメンツ・インコーポレーテッド社（Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ Ｉｎｃｏｒｐｏｒａｔｅｄ）、Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ １２−ｂｉｔ ｄｅｌｔａ−ｓｉｇｍａ ＤＡＣ ｗｉｔｈ ＭＳＣ１２ｘｘ ｃｏｎｔｒｏｌｌｅｒ、Ａｎａｌｏｇ Ａｐｐｌｉｃａｔｉｏｎｓ Ｊｏｕｒｎａｌ １Ｑ、２７〜３２ページ（２００２年）に記述されるシグマ・デルタＤＡＣおよびフィルタと同様なものにすることができる。いくつかの実施形態では、シグマ・デルタＤＡＣフィルタは１ＭＨｚ未満の帯域幅のフィルタを含むことができる。いくつかの実施形態では、別の帯域幅をもつフィルタを使用してもよい。いくつかの実施形態では、フィルタは、信号が電圧制御発振器４３８の制御ポートのコモンモードおよびレンジに適合するように利得調整およびレベルシフトを行うために使用することもできる。いくつかの実施形態では、別の種類のデジタル・アナログ変換器を使用してもよい。いくつかの実施形態では、シグマ・デルタＤＡＣ４３４はデジタルワード４３２をアナログ信号４３３に変換することができる。いくつかの実施形態では、デシメータ４２４が位相同期ループ４００から省かれているとき、シグマ・デルタＤＡＣ４３４がデジタル信号４２２または間引きデジタル信号４２６をアナログ信号４３３に変換することができる。いくつかの実施形態では、位相同期ループ４００はアナログ信号４３３および補正信号を合算してアナログ制御信号４３６を生成するように構成されている加算器４３５を含むことができる。アナログ制御信号４３６は、電圧制御発振器４３８を制御するために使用される独特な電圧レベルを有することができる。

電圧制御発振器４３８は一般に、図３を参照して説明する電圧制御発振器３２６に相当するであろう。電圧制御発振器４３８はアナログ制御信号４３６を入力し、ソース信号４０４を出力することができる。図４Ｂに図示するように、位相同期ループ回路４５０は、図４Ａの電圧制御発振器４３８、加算器４３５およびシグマ・デルタＤＡＣ４３４の代わりに、デジタル制御発振器４３９または数値制御発振器を使用することができる。いくつかの実施形態では、デジタルワード４３２がデジタル制御発振器４３９を駆動することができる。デジタル制御発振器４３９は補正信号４０８を入力して、デジタル制御発振器４３９にソース信号４０４の微調整をさせることもできる。

いくつかの実施形態では、位相同期ループ４００はウィンドウ比較器４４０を含むことができる。ウィンドウ比較器４４０は一般に、図３を参照して説明したデジタルウィンドウ比較器３１８に相当するであろう。

いくつかの実施形態では、位相同期ループは電流モードロジック（Current Mode Logic : ＣＭＬ）回路および（相補型金属酸化膜半導体）ＣＭＯＳロジック回路を含むことができる。いくつかの実施形態では、ＣＭＯＳロジックの使用は位相同期ループ４００の電力使用を低下させることができる。いくつかの実施形態では、デシメータ４２４はＣＭＬ−ＣＭＯＳ変換器を含むことができ、デシメータ４２４の出力はＣＭＯＳロジックを含むことができる。いくつかの実施形態では、デシメータ４２４、累算器４３０、シグマ・デルタＤＡＣ４３４および加算器４３５の出力、あるいはデシメータ４２４、累算器４３０、シグマ・デルタＤＡＣ４３４または加算器４３５の出力がＣＭＯＳロジックを含むことができる。いくつかの実施形態では、デシメータ４２４、累算器４３０、シグマ・デルタＤＡＣ４３４、加算器４３５および電圧制御発振器４３８、あるいはデシメータ４２４、累算器４３０、シグマ・デルタＤＡＣ４３４、加算器４３５または電圧制御発振器４３８がＣＭＯＳロジック回路を含むことができる。

いくつかの実施形態では、位相同期ループ４００はアナログ補償ゼロを含むことができる。いくつかの実施形態では、高速デジタル信号プロセッサ（ＤＳＰ）を使用しなくても、アナログ補償ゼロがループを機能させることができる。

図５は、基準信号からソース信号を生成する例示的な方法５００のフローチャートを示す。方法５００は、いくつかの実施形態では、図２、図３および図４、あるいは図２、図３または図４に関係して説明した位相同期ループによって実施することができる。方法５００はブロック５１０で始まり、基準信号およびソース信号を受信することができる。ブロック５２０で、基準信号とソース信号との位相差を伝える補正信号を生成することができる。いくつかの実施形態では、補正信号はバイナリ補正信号またはデジタル補正信号を含むことができる。ブロック５３０で、補正信号の位相デジタル変換を伝えるデジタル信号を生成することができる。いくつかの実施形態では、位相デジタル変換は補正信号のパルス密度変調を含むことができる。いくつかの実施形態では、位相デジタル変換は補正信号のシグマ・デルタ変調を含むことができる。ブロック５４０で、デジタル信号の変換値を伝える制御信号を生成することができる。ブロック５５０で、制御信号に応答してソース信号を生成することができる。いくつかの実施形態では、方法５００は繰り返すことができる。いくつかの実施形態では、方法５００は、デジタル信号の特性が受入可能な範囲外である信号の生成をさらに含むことができる。

本発明は、その精神または本質的な特徴から逸脱せずに、他の特定の形態で具現化することができる。例えば、可能な限り、本明細書で開示するコンポーネントの一部または全部はソフトウェア、他のハードウェアまたはその組合せで具現化することができる。説明する回路は、周知の回路製造および組み立て方法を用いて、当該回路の組み立てによって製造することができる。このように、開示する実施形態の製造または組立方法は本書でさらに開示される。説明する実施形態はあらゆる点において単に例示的なものと見なし、制限的なものと見なしてはならない。そのため、本発明の範囲は上記説明ではなく、添付の請求項によって示される。請求項の意味および均等の範囲内にあるすべての変更はその範囲内に含まれるべきである。

Claims (20)

1. 基準位相を含む基準信号を受信して、基準位相に関係付けられるソース位相を含むソース信号を生成する位相同期ループ回路であって、前記位相同期ループ回路は、
   前記基準信号および前記ソース信号を受信して、前記基準信号と前記ソース信号との位相差を示す補正信号を生成するように構成されている第１回路と、
   前記補正信号を受信して、前記補正信号の位相デジタル変換を示すデジタル信号を生成するように構成されている第２回路と、
   前記デジタル信号を受信して、前記デジタル信号の変換値を示す制御信号を生成するように構成されている第３回路と、
   前記制御信号を受信して、前記制御信号に応答して前記ソース信号を生成するように構成されている第４回路と、
   を備える位相同期ループ回路。
2. 前記第２回路は、前記デジタル信号を間引くように構成されている、請求項１に記載の位相同期ループ回路。
3. 前記第２回路は、前記デジタル信号をダウンサンプルするように構成されている、請求項１に記載の位相同期ループ回路。
4. 前記第２回路は、前記デジタル信号を間引きおよびダウンサンプルするように構成されている、請求項１に記載の位相同期ループ回路。
5. 前記第２回路は、連続時間シグマ・デルタ変調器を含む、請求項１に記載の位相同期ループ回路。
6. 前記第３回路は、累算器およびデジタル・アナログ変換器を含み、
   前記制御信号は、前記デジタル信号から前記累算器によって生成されるデジタルワードの変換電圧を含む、請求項１に記載の位相同期ループ回路。
7. 前記デジタル信号を受信して、前記デジタル信号の特徴が受入可能な範囲外であることを伝えるための信号を生成するように構成されているウィンドウ比較器をさらに備える、請求項１に記載の位相同期ループ回路。
8. 前記第１回路は、バイナリまたはデジタル補正信号を生成するように構成されている位相検出器を含む、請求項１に記載の位相同期ループ回路。
9. 前記第３回路は累算器を含み、
   前記制御信号は、前記デジタル信号から前記累算器によって生成されるデジタルワードを含み、
   前記第４回路は、前記デジタルワードに応答して前記ソース信号を生成するように構成されているデジタル制御発振器を含む、請求項１に記載の位相同期ループ回路。
10. 前記第４回路は、電圧制御発振器を含む、請求項１に記載の位相同期ループ回路。
11. 基準位相を含む基準信号から、前記基準位相に関係付けられるソース位相を含むソース信号を生成する方法であって、前記方法は、
    前記基準信号および前記ソース信号を受信すること、
    前記基準信号と前記ソース信号との位相差を伝える補正信号を生成すること、
    前記補正信号の位相デジタル変換を伝えるデジタル信号を生成すること、
    前記デジタル信号の変換値を伝える制御信号を生成すること、
    前記制御信号に応答して前記ソース信号を生成すること、
    を備える方法。
12. 前記デジタル信号を生成することは、前記補正信号を間引くことを含む、請求項１１に記載の方法。
13. 前記デジタル信号を生成することは、前記補正信号をダウンサンプルすることを含む、請求項１１に記載の方法。
14. 前記デジタル信号を生成することは、前記補正信号を間引きおよびダウンサンプルすることを含む、請求項１１に記載の方法。
15. 前記補正信号の位相デジタル変換は、前記補正信号の連続時間シグマ・デルタ変調を含む、請求項１１に記載の方法。
16. 前記デジタル信号の特性が受入可能な範囲外であることを伝える信号を生成することをさらに備える、
    請求項１１に記載の方法。
17. 前記補正信号は、バイナリ補正信号またはデジタル補正信号を含む、請求項１１に記載の方法。
18. 前記制御信号を生成することは、前記デジタル信号のデジタル・アナログ変換を含む、請求項１１に記載の方法。
19. 基準位相を含む基準信号を受信して、前記基準位相に関係付けられたソース位相を含むソース信号を生成する位相同期ループ回路であって、前記位相同期ループ回路は、
    前記基準信号と前記ソース信号との位相差を伝えるための補正信号を生成する手段と、
    前記補正信号の位相デジタル変換を伝えるためのデジタル信号を生成する手段と、
    前記デジタル信号の変換値を伝えるための制御信号を生成する手段と、
    前記制御信号に応答して前記ソース信号を生成する手段と、
    を備える位相同期ループ回路。
20. 前記デジタル信号の特性が受入可能な範囲外であることを伝えるための信号を生成する手段をさらに備える、請求項１９に記載の位相同期ループ回路。