CN114826257B - 小数-n分频锁相环及*** - Google Patents

Abstract

本发明涉及一种小数‑N分频锁相环及***。补偿模块生成补偿因子，并基于校正模块和滤波器来实现。校正模块生成包含第一频率校正因子和第二频率校正因子的校正信号。第一频率校正因子和第二频率校正因子用于第一周期和第二周期。第一周期和第二周期构成每对连续周期。校正信号还包含直流噪声分量。滤波器从校正信号中去除直流噪声分量，以生成包含第一频率校正因子和第二频率校正因子的补偿因子。由此产生的补偿因子可以提供用作小数‑N分频锁相环的分频器模块的分频因子生成器的输入，这样可以获得零误差频率合成。

Description

小数-N分频锁相环及***

优先权声明

本专利申请要求发明名称为“最小化锁相环***的参考时钟占空比补偿环路中的电路噪声和频率合成误差（Minimizing Circuit Noise and Frequency SynthesisErrorIn Reference Clock Duty Cycle Compensation Loop of a Phase Locked LoopSystem）”、申请号为202141030146、申请日为2021年7月5日的印度临时专利申请的优先权。该印度临时专利申请在不与本文的描述相矛盾的情况下全文引入本申请中。

本专利申请要求发明名称为“由于小数-N锁相环中参考时钟的连续时间周期不等引起的输出时钟中的噪声的消除（Reduction of Noise in Output Clock Due toUnequal Successive TimePeriods of a Reference Clock in a Fractional-N PhaseLocked Loop）”、申请号为17/663,216、申请日为2022年5月13日的美国专利申请的优先权。该美国专利申请在不与本文的描述相矛盾的情况下全文引入本申请中。

本专利申请要求发明名称为“小数-N锁相环中参考时钟不等连续时间周期补偿中的噪声贡献的消除（Reducing Noise Contribution in CompensatingFor UnequalSuccessive TimePeriods of a Reference Clock in a Fractional-N Phase LockedLoop）”、申请号为17/663,217、申请日为2022年5月13日的美国专利申请的优先权。该美国专利申请在不与本文的描述相矛盾的情况下全文引入本申请中。

技术领域

本发明的实施例总体上涉及锁相环（Phase Locked Loops，简称PLL），并且更具体地涉及一种小数-N分频锁相环及***。

背景技术

小数-N分频锁相环（PLL）经常用于生成输出时钟，输出时钟具有可以作为输入而被接收的参考时钟的频率的小数倍的频率。小数倍指的是一般形式为M.N的倍数，其中M和N是正整数，并且“.”表示小数点。

由于参考时钟本身可以通过非对称源时钟的倍频等技术得到，因此参考时钟可以具有连续周期，且参考时钟的连续周期具有不相等的持续时间。如果占空比（即，开启时间和周期的比率）非50%，则称源时钟为不对称。另外，参考时钟生成器可以使用其他技术来生成具有不相等连续时间周期的参考时钟。

参考时钟中具有不相等持续时间的连续时间周期通常会造成输出时钟中的噪声。这种噪声可以表现为输出时钟的频率（输出频率）两侧的参考杂散（Reference Spur）。输出时钟中的此类噪声亟待减少。

众所周知，在本领域，补偿模块用于补偿PLL中此类参考时钟信号的噪声影响。然而，至少在某种程度上，补偿模块本身可以是噪声产生的来源。

本发明的各方面旨在通过补偿模块减少此类噪声产生。

发明内容

本发明实施例的目的在于提供一种小数-N分频锁相环及***，可以提高对小数-N分频锁相环中具有不等连续周期的参考信号所引起的误差进行补偿的精度。

为解决上述技术问题，本发明实施例提供了一种小数-N分频锁相环，包括：相位检测器，用于生成代表参考时钟和反馈时钟之间相位差的误差信号，其中参考时钟的连续周期具有不相等持续时间；低通滤波器，用于接收误差信号，并且对误差信号进行滤波以生成滤波后的误差信号；受控振荡器，用于接收滤波后的误差信号并且生成具有与滤波后的误差信号的强度成比例的输出频率的输出时钟；小数-N分频器模块，用于接收输出时钟，小数-N分频器模块将输出时钟的频率除以期望的分频因子以生成反馈时钟，其中期望的分频因子具有第一整数部分和第一小数部分，其中输出时钟的频率除以期望的分频因子设计为使输出频率等于参考频率和期望的分频因子的乘积；以及补偿模块，用于生成补偿因子以补偿参考时钟的不相等持续时间的连续周期的影响，其中补偿因子具有第二整数部分和第二小数部分，其中小数-N分频器模块设计为通过组合期望的分频因子和补偿因子来生成修改后的分频因子，其中补偿模块包括：校正模块，用于生成校正信号，校正信号包括构成每对连续周期的第一周期的第一频率校正因子和第二周期的第二频率校正因子，校正信号还包含直流噪声分量；和滤波器，用于从校正信号中去除噪声分量以生成包括第一频率校正因子和第二频率校正因子的补偿因子。

另外，其中小数-N分频器模块包括：分频电路，用于将输出时钟除以除数值序列以生成反馈时钟，其中每个除数值是整数；和分频因子生成器，用于生成除数值序列，其中滤波器的输出作为分频因子生成器的输入。

另外，其中所述分频因子生成器是Delta-Sigma调制器。

另外，相位误差信号生成器，用于在参考时钟和反馈时钟之间生成相位误差信号，相位误差信号是由于不相等持续时间的连续周期引起的；微分器，用于基于相位误差信号生成频率误差值；和相关序列生成器，用于生成相关序列，其中相关序列的一个值指示连续周期中较小时间段的开始，并且其中相关序列的另一个值指示连续周期中较大时间段的开始，其中Delta-Sigma调制器引起的量化噪声引起至少部分噪声，相位误差信号生成器、微分器和相关序列生成器引起电路噪声，其中频率误差值乘以相关序列以生成校正信号。

另外，其中补偿模块还包括：第二滤波器，其被耦合以接收微分器的输出，并设计用于减少相位误差信号生成器、微分器和量化噪声引入的误差；增益模块；和累加器，其中增益模块和累加器位于滤波器和第二滤波器之间，以将校正信号以放大形式一起提供给滤波器。

另外，其中分频因子生成器包括：分离器，用于生成对应的整数部分和对应的小数部分，对应的整数部分和对应的小数部分的总和等于补偿因子和期望的分频因子的总和，其中对应的整数部分包含通过将补偿因子和第一小数部分求和而生成的整数值的至少一部分，调制器磁芯，设计为生成对应于每个对应的小数部分的整数逻辑流，其中整数逻辑流表示密度域中的对应的小数部分的大小，其中逻辑流的每个整数被加到对应的整数部分，以生成除数值序列的对应的除数值。

另外，其中对应的整数部分包含由求和所生成的所有整数值。

另外，其中调制器是具有信号传递函数的Delta-Sigma调制器，其中信号传递函数被配置为：若输入信号传递函数的值为整数，则信号传递函数的输出值也为整数。

另外，分频因子生成器还包括延迟单元，延迟单元用于获取延迟值，从而使对应的整数部分被延迟值延迟。

另外，滤波器为二抽头梳状滤波器。

相应地，本发明实施例还提供了一种***，包括：定时卡，用于生成参考时钟；线路卡，用于接收数据分组，并且参考输出时钟对数据分组进行重新定时，并且发送重新定时后的数据分组，其中线路卡包括用于接收参考时钟的小数-N分频锁相环，小数-N分频锁相环基于参考时钟提供输出时钟，其中参考时钟的连续周期具有不相等持续时间，其中小数-N分频锁相环为上述任一项所述的小数-N分频锁相环。

附图说明

以下参考下文简要说明的附图来描述本发明的示例实施例。

图1是本发明一实施例提供的小数-N分频锁相环中第一锁相环的框图。

图2示出了进行倍频以生成参考时钟的时序图。

图3A描述了由不对称的源时钟导致的相位误差的时序图。

图3B描述了本发明一实施例针对参考时钟的一种不对称值的相位检测器输入处的相位误差对应的直方图的曲线图。

图3C描述了本发明一实施例针对参考时钟的另一种不对称值的相位检测器输入处的相位误差对应的直方图的曲线图。

图3D描述了本发明一实施例针对参考时钟的又一种不对称值的相位检测器输入处的相位误差对应的直方图的曲线图。

图4是本发明一实施例提供的包括补偿模块的锁相环（PLL）的框图。

图5是根据本发明一实施例提供的分频因子生成器的框图。

图6A是本发明一实施例提供的小数-N分频锁相环中一阶Delta-Sigma调制器（Delta-Sigma Modulator，简称DSM）的框图。

图6B是本发明一实施例提供的小数-N分频锁相环中的框图。

图7A是本发明一实施例的补偿模块的框图。

图7B是本发明一实施例的补偿模块的一些节点处的信号的时序图。

图8是本发明一实施例的补偿模块的简化视图的框图。

图9是本发明一实施例的补偿模块中的直流（Direct Current，DC）归零滤波器的响应的曲线图。

图10是本发明一实施例的各种补偿环路滤波器配置组合的输出时钟中的相位噪声与频率之间的曲线关系图。

图11是在本发明一实施例中采用PLL的示例***的框图。

在附图中，相似的附图标记通常表示相同的、功能相似的和/或结构相似的元件。元件第一次出现的附图由对应的附图标记中最左边的数字表示。

具体实施方式

本发明的一个方面提高了对小数-N分频锁相环（PLL）中具有不相等持续时间的连续周期的参考信号所引起的误差进行补偿的精度。在一实施例中，补偿模块基于校正模块和滤波器生成补偿因子。该校正模块被配置为用于生成包含第一频率校正因子和第二频率校正因子的校正信号。第一频率校正因子和第二频率校正因子用于第一周期和第二周期。第一周期和第二周期构成每对连续周期，校正信号包含直流噪声分量。

滤波器用于从校正信号中去除直流噪声分量，以生成包含第一频率校正因子和第二频率校正因子的补偿因子。由此产生的补偿因子可以用于输入小数-N分频锁相环中的分频器模块的分频因子生成器中，使得小数-N分频锁相环输出的信号无频率误差或频率误差较小。

下文参照示例说明了本发明的若干方面。然而，相关领域的技术人员将认识到，本发明可以在没有具体细节中的一个或多个具体细节的情况下或者利用其他方法、组件、材料等实现。在其他实例下，没有详细示出公知的结构、材料或者操作，以避免模糊本发明的特征。此外，尽管为了简明起见，本文仅描述了各种组合中的一些组合，可以以各种组合实践所描述的特征/方面。

图1是本发明一实施例提供的小数-N分频锁相环中第一锁相环的框图。第一锁相环100包含晶体振荡器（Crystal Oscillator，简称XO）105、缓冲器110、延迟单元（DelayElement，简称Td）115、同或门（简称XNOR）120、相位检测器（Phase Detector，简称PD）125、电荷泵（Charge Pump，简称CP）130、低通滤波器（Low-Pass Filter，简称LPF）135、压控振荡器（Voltage-Controlled Oscillator，简称VCO）140、第一分频器（Frequency divider，简称DIV）150，第二分频器155，以及小数-N分频器模块170。小数-N分频器模块170继而包含第一分频电路160和第一Dela-Sigma调制器（简称Frac DSM）165。图1的组件和模块仅仅是以说明的方式示出的。在其它实施例中，第一锁相环100可以包含更多的模块、更少的模块或者以不同方式实现的模块。例如，第一锁相环100可以实现为全数字PLL，其中相位检测器125实现为时间-数字转换器（Time-to-Digital Converter，简称TDC），省略了电荷泵130，数字滤波器代替了低通滤波器135和压控振荡器140而实现为数控振荡器（Digitally-Controlled Oscillator，简称DCO）。第一锁相环100也可以用模拟块和数字块的组合来实现，这对于相关领域的技术人员来说是显而易见的。

晶体振荡器105为生成具有期望的频率的周期信号（源时钟）的晶体振荡器（源时钟源）。该周期信号由缓冲器110缓冲，并且作为源时钟（CLK-XO-MAIN）在路径112上被缓冲器110转发。源时钟被延迟单元115延迟，并在路径113上生成延迟后的时钟。同或门120执行源时钟和延迟后的时钟的异或（Exclusive-NOR）逻辑运算，以生成参考时钟122（CLK-REF-N）。源时钟和延迟后的时钟的同或门运算导致参考时钟122的频率是源时钟的两倍。可以使用其它方法来生成相似特性的参考时钟。

相位检测器125生成表示参考时钟122和第一反馈时钟162之间的相位差的误差信号。在一个实施例中，基于参考时钟122和第一反馈时钟162的下降沿的出现时刻获得该相位差。误差信号驱动电荷泵130中的电流源和电流沉，电荷泵130生成与误差信号的强度（包括幅度和信号）成比例的电流。低通滤波器135将电流转换为电压，并且对电压进行低通滤波以生成滤波后的误差信号作为输出。压控振荡器140接收滤波后的误差信号并且生成第一输出时钟141，第一输出时钟141的频率由滤波后的误差信号的强度决定。其中，压控振荡器可以作为受控振荡器的示例。

小数-N分频器模块170将第一输出时钟141的频率除以期望的分频因子（小数或者整数）以生成第一反馈时钟162。期望的分频因子具有第一整数部分和第一小数部分，小数-N分频器模块170所采用的期望的分频因子的值决定了第一输出时钟141的稳态频率。如果期望的分频因子由小数M.N表示，则第一输出时钟141的频率等于M.N和参考时钟122的频率（参考频率）的乘积。M是第一整数部分，N是第一小数部分，而“.”表示小数点，M.N表示用于以期望的频率获得第一输出时钟141的期望的分频因子。小数-N分频器模块170包括第一分频电路（Division Circuitry,简称DIVN）160和第一Dela-Sigma调制器165。第一Dela-Sigma调制器165在路径161上接收分频因子M.N（例如，来自用户输入或者来自外部设备）。基于值M.N，第一Dela-Sigma调制器165在路径166上生成除数值序列（全是整数），其中，除数值序列可以由分频因子生成器生成。参考时钟122的每个周期均使用该除数值序列的一个除数值作为第一分频电路160应该将第一输出时钟141的频率除以的数值。第一Dela-Sigma调制器165转发该除数值序列的下一个除数值的时刻由第一反馈时钟162的有效边沿指示，第一反馈时钟162也被施加到第一Dela-Sigma调制器165的时钟输入端。可以以已知的方式操作第一Dela-Sigma调制器165。

为了最小化输出时钟141中的抖动和最小化第一时钟（CLK1）151和第二时钟（CLK2）156中的抖动导致的第一Dela-Sigma调制器165的量化噪声产生和压控振荡器140的噪声产生，需要一个具有高频的参考时钟，其中，第一时钟151和第二时钟156分别通过第一分频器150和第二分频器155中的分频从第一输出时钟141得到。基于此，时钟倍频器（这里由延迟单元115和同或门120的组合实现）通常用于高性能（即，低抖动）小数-N分频频率合成应用中，以生成两倍于源时钟频率的参考时钟。

图2示出了进行倍频以生成参考时钟的时序图。在时刻T21和时刻T22，示出了源时钟10和延迟后的时钟20的一对边沿。同或门120的同或门运算导致生成频率为源时钟频率的两倍的参考时钟122。信号210表示对源时钟和延迟后的时钟20进行异或（XOR）运算的结果。这种技术是众所周知的。

倍频器之前的源时钟（由晶体振荡器生成）的非50%的占空比（即，不对称性）将导致在连续参考时钟（参考时钟122）边沿之间交替的相反信号的大相位误差扰动。这是因为参考时钟122将具有在较短周期和较长周期之间交替的连续周期，如下面参考图3A所示。即使在稳定状态下（即，当第一锁相环100被锁定到参考时钟122，并且正在生成具有期望频率的第一输出时钟141时），相位误差扰动使后续模块（PD、CP、LPF、VCO）造成第一Dela-Sigma调制器165的量化噪声在带内（即，在第一锁相环100的带宽内）的非线性折返，从而增加第一输出时钟141中的总抖动。

另外，即使不使用源时钟和倍频生成参考时钟，参考时钟生成器也可使用其他技术用来生成具有不相等连续时间周期的参考时钟。同样，这可能导致相位误差扰动、噪声折返和第一输出时钟141中的总抖动的增加。

图3A至图3D示出了这种折返。具体地，图3A描述了由不对称的源时钟导致的相位误差的时序图，图3B至图3D描述了本发明一实施例针对参考时钟的三个不同的不对称值的相位检测器输入处的相位误差对应的直方图的曲线图。其中，参考时钟的三个不同的不对称值分别为50%、49%、45%的参考时钟占空比。

在图3A中，源时钟10具有非50%的占空比（即，不对称性）。加倍操作导致参考时钟122具有不相等连续周期（T32-T33和T33-T35）。然而，由于第一输出时钟141总是具有50%的占空比，第一反馈时钟162也将总是具有除小数-N分频Delta-Sigma调制器相关的相位移动之外的名义上相同的连续时间周期。在稳态时，参考时钟122的下降沿和第一反馈时钟162的下降沿不对齐。例如，在间隔T31-T32中参考时钟下降沿早于第一反馈时钟162的下降沿，而在间隔T33-T34中参考时钟下降沿晚于第一反馈时钟162的下降沿。如上所述，这种交替模式重复，导致相位检测器125的非零输出，以及第一锁相环100的反馈回路的其他部分中的后续影响。图3B、图3C和图3D分别示出了在参考时钟占空比分别为50%、49%和45%的条件下，相位检测器125输入端处的相位误差分布（大约为零）。在图3B至图3D的每个图中，y轴表示相位误差的幅度，而x轴表示相位误差出现的频率。

与源时钟10的理想的50%占空比的偏差导致量化噪声（由于第一Dela-Sigma调制器165的固有操作）折返（进入第一锁相环100的带宽）的增加。基于此，第一输出时钟141中的抖动增加。其中，与50%占空比的偏差越大（即，占空比大于或者小于50%），返送和抖动越大。因此，通常需要对源时钟的占空比误差进行补偿。虽然下面的描述是在源时钟的非50%占空比和倍频的情况下提供的，但是该描述和技术同样适用于参考时钟生成器本身生成具有不相等连续时间周期的参考时钟的情况。

对源时钟非50%（不对称的）占空比的补偿（当源时钟的频率的倍频用于生成参考时钟时）和第一输出时钟141中的增加的相位噪声（抖动）的最终影响的补偿可以通过多种方式中的一种方式进行。例如，一种方法通过使用具有对应的延迟的延迟单元来校正源时钟本身，以消除源时钟中的不对称性。然而，这种方法在实践中可能非常困难，并且可能导致额外的噪声损失。更好的方法是通过提取相位检测器125的信号序列来感测源时钟中的非50%占空比（占空比误差），并且使用该信息来调制第一Dela-Sigma调制器165以补偿源时钟占空比误差。这种方法用在本发明的实施例中，并且参照图4和图5进行说明。

图4是本发明一实施例提供的包括补偿模块的锁相环的框图。除了增加了占空比补偿模块和对第一锁相环100的第一Dela-Sigma调制器的修改之外，第二锁相环400的实现与图1的第一锁相环100的实现相同。因此，为了简明起见，接下来仅描述占空比补偿模块和修改后的第二Dela-Sigma调制器。CLK-OUT441表示输出时钟，输出时钟基本上没有由于不对称的源时钟10引起的噪声。

占空比补偿模块（或者简称为补偿模块410）运行以感应源时钟中的非50%占空比（占空比误差），并且生成补偿因子以补偿非50%占空比。补偿模块410接收参考时钟122和第二反馈时钟462。基于对参考时钟122以及第二反馈时钟462这两个输入的处理，补偿模块410生成补偿因子并且在路径416上将补偿因子提供给第二Dela-Sigma调制器465。补偿因子的形式为A.B，其中A和B分别是第二整数部分和第二小数部分，A.B可以是正小数或者负小数。A有可能等于0。处理参考时钟122和第二反馈时钟462的补偿模块410的示例实现被用在本发明的实施例中，并且在下面的部分中被描述。然而，在其他实施例中，通常，可以使用其他技术来实现补偿模块410，例如通过处理第二锁相环400中的其他信号，例如源时钟10或者相位检测器125的输出，这对于相关领域的技术人员来说是显而易见的。

在小数-N分频器单元470中，第二分频电路460和路径461、第二反馈时钟462和路径466与图1中的第一分频电路160和第一锁相环100的路径161、第一反馈时钟162和路径166相似或者相同，为简明起见，此处不再重复对它们的描述。第二Dela-Sigma调制器465（Delta-Sigma调制器或者一般为分频因子生成器）是修改后的Dela-Sigma调制器（当与图1的第一Dela-Sigma调制器165相比时，已经被增强或者修改）。第二Dela-Sigma调制器465结合M.N（在路径461上）和路径416上的补偿因子A.B，以在硬件方面使一些内部模块（具体地，调制器磁芯520，如下所述）实现以更简单和更有效的方式在路径466上生成修改后的分频因子，根据下面的描述，这是显而易见的。具体地，第二Dela-Sigma调制器465将M.N加到A.B上以生成修改后的分频因子。M.N通常是一个固定值，但可以改变。另一方面，A.B可以是固定值或者可以是在第二锁相环400的运行期间随时间而变化的值，并且第二整数部分“A”可以是零或者非零，这将在下面描述。

众所周知，在相关领域中，Delta-Sigma调制器生成的数串，数串表示整数逻辑流，整数逻辑流表示在“密度域”中的输入小数（图1中的路径161、图4中M.N和A.B的总和）量级。也就是说，输出流使得逻辑流的密度对于较大的输入值较大，而对于较小的输入值较小。同样地，当Delta-Sigma调制器输出由多位（Multi-bit）输出（相对于单位输出）的逻辑流表示时，当该逻辑流中较高输入值多于较低输入值时，该逻辑流中的较高值也更密集。因此，分频因子生成器可以用于生成并输出逻辑流，该输出的逻辑流被用于输入“密度域”中。

接下来描述第二Dela-Sigma调制器465的具体结构实现以及本发明公开的第二Dela-Sigma调制器456通过添加补偿因子A.B来修改期望的分频因子M.N的方式。

图5是根据本发明一实施例提供的分频因子生成器的框图表示。第二Dela-Sigma调制器465包含分离器510、整数变换模块530、调制器磁芯520和加法器540。

分离器510在路径461上接收期望分频因子M.N，并且在路径416上接收补偿因子A.B，根据已知惯例，期望的分频因子和补偿因子中的每个因子可以由多位表示。分离器510通过以下方式将分频因子以及补偿因子结合：

1）将数字N和B相加得到小数C.D

2）将数字C、M和A相加得到第三整数部分W。

3）在路径513（INT）上转发第三整数部分W。

4）在路径512（DEC）上转发第三小数部分D。

现在用实例说明上述结合过程。假设M.N为5.6，而A.B为4.7。将N和B（即，6和7）相加得出等于1.3的C.D。在路径512上转发D（即，3）。将C、M和A（即，1、4和5）相加以获得10，在路径513上转发10。

在上述组合过程中，只有M.N和A.B相加得到的小数部分在路径512上被转发到调制器磁芯520，而所有得到的整数部分在路径513上被转发。

上述组合M.N和A.B的过程提供的有益效果是：如果不应用或者不需要补偿因子（即，如图1所示），则调制器磁芯520的设计无需改变，或者对调制器磁芯520的增强是最小的，如下文参考图6A、图6B所示。

图6A是本发明一实施例提供的小数-N分频锁相环中一阶Delta-Sigma调制器的框图，在相关领域中是众所周知的。一阶Dela-Sigma调制器600接收信号（以数字化形式）并且生成数字y[n]的逻辑流作为输出。W[n]是积分运算的输出。一阶DSM包括：加法器610、减法器620、单样本延迟单元630和量化器640。图6B是本发明一实施例提供的小数-N分频锁相环中三阶多级噪声整形Delta-Sigma调制器的框图，由三个DSM组成，每个DSM加上如图6B所示的附加组件之后与图6A的一阶Dela-Sigma调制器600相似或者相同。模块665中的每个模块是单样本延迟单元。还包括：数字微分器680、加法器670。x[n]和y[n]分别是输入信号和输出逻辑流。

继续参考图5，调制器磁芯520执行Delta-Sigma运算，以在路径524上生成逻辑流，该逻辑流对应于输入于调制器磁芯520的输入信号。在本发明的实施例中，调制器磁芯520可以作为三阶多级噪声整形Delta-Sigma调制器。然而，在其他实施例中，如果对于整数输入而言，基于调制器磁芯的信号传递函数（STF）输出的也为整数，则可以使用其他类型的调制器磁芯。

整数变换模块530接收路径513上的输入，并以调制器磁芯520的信号传递函数（STF）所指定的方式来变换输入。如上所述，STF必须具有这样的属性：对于整数输入，输出总是只有1个或者多个整数。当调制器磁芯520实现为三阶多级噪声整形Delta-Sigma调制器时，STF是双样本延迟单元，即，STF=Z^-2。延迟单元用于获取延迟值，使得对应的整数部分被延迟值延迟。一般地，延迟值或者“n”的值通常由调制器磁芯520的阶数来确定，对于第二阶，n=1，对于第三阶，n=2，依此类推。

整数变换模块530在路径534上转发变换后的输入值。这里要注意的是，期望的分频因子的第一整数部分M也可以被整数变换模块530转换。

加法器540将在相应的路径534和路径524上（在相应的时刻）接收的一对值相加，并且在路径466上转发所得的总和。总和是被提供给第二分频电路460的用于VCO输出（即CLKOUT信号）的频分的除数值序列。

为了达到占空比校正的最高值，对于三阶多级噪声整形Delta-Sigma调制器而言，将需要在路径512上输入额外的4位宽度。如此，使得在三个一阶DSM（图6B的一阶Dela-Sigma调制器600）的每一个一阶DSM中实现的2位量化器将需要变成5位。因此，需要相应地增加一个或多个内部数字路径以及图6B的模块。

因此，必须重新设计或升级调制器磁芯520，以支持这些变化。然而，通过如上所述组合M.N和A.B，调制器磁芯520的输入范围保持与不应用或不使用补偿因子时相同，并且不需要对调制器磁芯520进行修改，即，设计为在不需要或不使用补偿因子时调制器磁芯520的输入范围可以被重新使用而无需任何修改。因此，组合技术是非常高效的。

接下来描述本发明实施例中补偿模块的实现。

图7A是本发明一实施例的补偿模块的框图。补偿模块410包含D触发器801、D触发器805、D触发器810、微分器815、乘法器825、滤波器830、累加器835、乘法器840、直流归零滤波器845、D触发器850、第三Dela-Sigma调制器860、二分频模块865以及D触发器870和D触发器875。其中，直流归零滤波器作为第二滤波器的示例，第二滤波器被耦合以接收微分器的输出，并设计用于减少相位误差信号生成器、微分器和量化噪声引入的误差。图7B是本发明一实施例的补偿模块的一些节点处的信号的时序图，具体示出了源时钟10、CLK-XO信号851、参考时钟122、第一反馈时钟162、CLK-XO/2信号866、SIGN[N]信号811和相关序列信号的示例波形。现在结合参考图7A和图7B简要描述补偿模块410的运行。补偿模块410的具体细节仅通过说明的方式示出，并且相关领域的技术人员在阅读本文的公开内容后，对设计和模块的各种修改或者替代选择将是显而易见的。

参考图7A，D触发器801在参考时钟122的每个周期生成占空比误差的信号（即，正或者负）作为输出信号802，该输出信号802通过在第一反馈时钟162的下降沿对参考时钟进行采样而获得。类似于参考图3A所指出的，占空比误差（特别是在第二锁相环400的稳态运行时）导致相位差在参考时钟的连续周期中，在正负之间交替。参考时钟122在作为输入提供给D触发器801之前被反相。CLK-XO信号851为参考时钟122的反相值，被用作D触发器870、D触发器875、D触发器805、D触发器810和D触发器850的时钟输入。输出信号802通过D触发器805和D触发器810（用于时钟域交叉同步）被传递，并且作为SIGN[N]信号811被转发。SIGN[N]信号811通过微分器815被传递。SIGN[N]信号由微分器815转发，并作为乘法器825的输入。

从图7B中可以观察到，当参考时钟122滞后于第一反馈时钟162时（如在时间间隔t81-t82中），相位误差为负，当参考时钟122超前于第一反馈时钟162时（如在时间间隔t83-t84中），相位误差为正。这里要注意的是，正相位误差与负相位误差也可以相互替换，即，当参考时钟122滞后于第一反馈时钟162时的正相位误差，以及当参考时钟122超前于第一反馈时钟162时的负相位误差。

二分频模块865将CLK-XO信号851除以2以生成CLK-XO/2信号866，CLK-XO/2信号866通过D触发器870和D触发器875（D触发器870和D触发器875一起提供同步器的功能）被传递以生成CORR-SEQ-[N]信号876（相关序列信号），CORR-SEQ-[N]信号876作为输入被转发到乘法器825和乘法器840。CORR-SEQ-[N]信号876表示源时钟10的“当前”时钟周期的（即，在补偿模块410和第二锁相环400的当前运行时间）的一半，或者等效地，相关序列信号表示参考时钟122的两个当前不相等的时钟周期中的一个。

将源时钟10的半个周期称为奇数周期（例如，间隔t82-t83），将另外半个周期（例如，间隔t83-t85）称为偶数周期，相关序列信号的逻辑值1表示当前半周期为奇数周期，而值0表示当前周期为偶数周期。从下面的描述中将会明白，需要相关序列信号来精确地识别参考时钟122的每对不相等连续周期的开始，基于从D触发器801到第三Delta-Sigma调制器860的输入的校正路径中的一个或多个块中的延迟/噪声，在补偿模块410中的各个节点处生成的对应的校正因子的生成或者可用的时间可能与参考时钟122的每对不相等连续周期的开始不对齐。还需要相关序列信号在乘法器825和乘法器840中的每个乘法器的输入端生成的delta-f乘以+1或者-1，以正确地生成最终的+delta-f值和–delta-f值。

源时钟10（也称为CLK-XO-MAIN）、CLK-XO信号851、参考时钟122（也称为CLK-REF-N）和第一反馈时钟162（也称为CLK-DIV-N）的示例波形如图7B所示。可以通过参考图7A的图来确定它们的示例值。

从上述说明和图3A中可以看出，对于参考时钟122的每一个较短的时间周期，需要通过缩短反馈时钟的时间周期来对其进行校正。类似地，对于参考时钟122的每个较长的时间周期，需要延长反馈时钟的时间周期来进行校正。因此，参考时钟122的所有周期都与第一反馈时钟162的所有周期对准，从而消除了噪声产生。补偿模块410通过在路径852（第三Delta-Sigma调制器860的输入）上生成校正因子+delta-f/-delta-f以减小/增大第二分频电路460的分频值，从而执行上述校正。从上面的描述中可以理解，这两个校正因子具有相等的幅度但相反的信号。

在运行中，输出信号802首先由微分器815转换为频率误差值，然后与相关序列信号相关联（通过乘法器825中的乘法），以感测占空比误差。由乘法器825生成的乘积值首先由滤波器830滤波（以消除由于DSM量化噪声以及由电路中较早的元件（如D触发器801、D触发器805等）引入的噪声而导致的噪声增加）。然后，滤波后的乘积值在累加器835中被累加，以在路径836上生成累加后的稳态值。路径836上的值再次通过乘法器840与相关序列信号相关联，从而基于与上述类似的原因生成相同幅度但信号交替的校正因子。

乘法器840的输出表示为由补偿模块生成的补偿因子，并且包含相应的时刻的校正值+delta-f和-delta-f。在实施例中，乘法器840的输出被直接传递到路径852，从而传递到第三Delta-Sigma调制器860。第三Delta-Sigma调制器860中的路径856上的输入表示上述期望的分频因子M.N，并且路径856对应于图4的路径461。因此，在该实施例中，没有设置直流归零滤波器845（以及D触发器850）。

通过有效地增加或减少对应的周期中的第一反馈时钟162的持续时间，将补偿因子添加到期望的分频因子（在第三Delta-Sigma调制器860中）使参考时钟和反馈时钟之间的交替正/负相位误差为空（等于零）。通过相应地改变（减小或增大）由第二分频电路460所应用的分频因子，这种效果也可以等效地视为在对应的连续周期中减小和增大反馈时钟的频率。因此，减少了或者完全消除了由源时钟10的非50%占空比（或者参考时钟122的连续时钟周期的不相等持续时间）引起的对第二锁相环400的输出时钟441（图4）的任何额外的噪声。

图8是本发明一实施例的补偿模块的简化视图的框图。相位误差信号生成器910用于生成在路径901上接收的参考时钟和反馈时钟之间的相位误差信号（在路径912上）。微分器920将相位误差转换为频率误差，其中，频率误差值乘以相关序列以生成校正信号，具体地，该频率误差由乘法器940乘以+1（在路径923上）或者-1，以在多路复用器930的输入端生成正校正值和负校正值。多路复用器930转发正校正值（当相关序列931的值是0时）或者负校正值（当相关序列931的值是1时）。校正值的各个值通过增益模块950和累加器960被传递。基于相关序列931的当前值，累加器960的输出乘以+1（在路径968上）或者-1（乘法器970），以在路径981上的对应的正确时刻提供正校正值和负校正值（+delta-f和–delta-f）。

再次参考图7A，根据本发明的另一方面，在其它实施例中，在乘法器840的输出和第三Delta-Sigma调制器860之间引入了直流归零滤波器845。D触发器850作为流水线元件来关闭高速运行的数字定时。引入直流归零滤波器845的有益效果为：在路径852处减少或者消除信号在零赫兹处和/或附近所引发的噪声，该噪声可能是由于乘法器840混频运行引起的占空比误差和/或由于校正路径中的一个或多个组件引起的任何残留噪声而引起的。路径852上的占空比误差将导致输出时钟441的频率中的固定频率误差（偏移）。直流归零滤波器845有效地完全消除了这种误差频率偏移。因此，直流归零滤波器845的引入使得第二锁相环400合成频率，以在最终时钟输出（即，输出时钟441）具有零（或者最小）频率误差和最小的近载波相位噪声。在图8中，第二直流归零滤波器990对应于图7A的直流归零滤波器845。虽然未在图8中示出滤波器830的等同设备，但是可以添加滤波器830的等同设备。

在实施例中，直流归零滤波器845可以为二抽头梳状滤波器。图9中是本发明一实施例的补偿模块中的直流归零滤波器的响应的曲线图。在图9中，y轴表示传递函数的幅度，x轴表示频率。曲线1010示出了上述二抽头梳状滤波器的示例传递函数的一部分。可以观察到，传递函数在零赫兹处的幅度响应为空（零）。

图10是本发明一实施例的各种补偿环路滤波器配置组合的输出时钟中的相位噪声与频率之间的曲线关系图。曲线1110示出了当补偿模块410中没有使用滤波器830和直流归零滤波器845时的相位噪声。曲线1120示出了仅使用滤波器830时的相位噪声，其中，滤波器830为二抽头滤波器。曲线1130示出了当使用滤波器830和直流归零滤波器845时的相位噪声。可以观察到，滤波器830和直流归零滤波器845的组合使用时，相位噪声性能最佳。

如上所述而实现的第二锁相环400可以并入下文简要描述的较大设备或者***中。

图11是在本发明一实施例中采用PLL的示例***的框图，该PLL结合了TDC，该TDC具有根据本发明的各个方面实现的计数器和计数逻辑，如上文所详细描述的。本发明实施例公开一种***，包括：定时卡，用于生成参考时钟；线路卡，用于接收数据分组，并且参考输出时钟对数据分组进行重新定时，并且发送重新定时后的数据分组，其中线路卡包括用于接收参考时钟的小数-N分频锁相环，小数-N分频锁相环基于参考时钟提供输出时钟，其中参考时钟的连续周期具有不相等持续时间，其中小数-N分频锁相环为上述实施例提供的小数-N分频锁相环。***1200包含2个SyncE（同步以太网）定时卡，其中，两个定时卡分别记为定时卡1210以及定时卡1220。还包括：线路卡1至线路卡N，为了简单起见，仅示出了其中的两个线路卡，线路卡1230和线路卡1250。具体地，线路卡1230包含第一抖动衰减器锁相环1240和第一同步以太网物理层发射器（SyncEPHY TX）1245。线路卡1250包含第二抖动衰减器锁相环1260和第二同步以太网物理层发射器1265。图11的组件可以按照同步以太网网络标准运行。在相关领域中众所周知，SyncE是一种基于物理层的技术，用于在基于数据分组的以太网中实现同步。通过物理层传输的同步时钟信号应该可以追踪到外部主时钟（例如，来自诸如定时卡1210或者定时卡1220的定时卡），在一些实施例中，主时钟可以为参考时钟。因此，以太网数据分组被主时钟重新定时，然后在物理层中被传输。因此，数据分组（例如，在路径1231和路径1251上）被重新定时和传输，而没有任何时间信息被记录在数据分组中。这些数据分组可以由对应的应用生成，例如IPTV（Internet Protocol Television，互联网协议电视）、VoIP（(Voice over Internet Protocol，互联网协议语音）等。

因此，线路卡1230在路径1231上接收数据分组，并且在数据分组已经与主时钟重新定时（同步）之后在输出路径1246上转发数据分组。类似地，线路卡1250在路径1251上接收数据分组，并且在数据分组已经与主时钟重新定时（同步）之后在输出路径1266上转发数据分组。

主时钟1211（clock-1）由定时卡1210生成。定时卡1220生成冗余时钟1221（clock-2），当主时钟1211发生故障时，线路卡1230和线路卡1250将使用该冗余时钟。主时钟1211和冗余时钟1221通过背板1270提供给线路卡1230和线路卡1250中的每个线路卡。

在线路卡1230中，第一抖动衰减器锁相环1240实现为上文详细描述的第二锁相环。第一抖动衰减器锁相环1240生成输出时钟1241，输出时钟1241用于同步（重新定时）数据分组，其中，数据分组首先经由路径1231接收，被输出时钟1241重新定时后，在输出路径1246上被转发。

类似地，在线路卡1250中，第二抖动衰减器锁相环1260实现为上文详细描述的第二锁相环400。第二抖动衰减器锁相环1260生成输出时钟1261，输出时钟1261用于同步（重新定时）数据分组，其中，数据分组首先经由路径1251接收，被输出时钟1261重新定时后，在输出路径1266上被转发。

本说明书全文中提及的“一个实施例”、“实施例”或者类似语言是指与实施例相关的特定特征、结构或者特性包含在本发明的至少一个实施例中。因此，在整个说明书中出现的短语“在一个实施例中”、“在实施例中”和类似的语言可以但不一定都指的是同一实施例。

在图1、图4、图5、图6A、图6B、图7A、图8和图11的图示中，虽然所示的端子/节点与各种其他端子直接连接（即，“被连接到”各种其他端子），但是应当认识到，路径中也可存在附加部件（适用于特定环境），因此，可将连接视为与相同的被连接的端子“电耦合”。

在本申请中，电源和接地端被称为恒定参考电位。

虽然上文已描述了本发明的各种实施例，但是应当理解的是，这些实施例仅用作示例，而非用来限制本发明。因此，本发明的广度和范围不应当受到任何上述实施例的限制，而是应当仅根据所附权利要求及其等同内容来定义。

Claims (8)

1.一种小数-N分频锁相环，包括：相位检测器，用于生成代表参考时钟和反馈时钟之间相位差的误差信号，其中所述参考时钟的连续周期具有不相等持续时间；低通滤波器，用于接收所述误差信号，并且对所述误差信号进行滤波以生成滤波后的误差信号；受控振荡器，用于接收所述滤波后的误差信号并且生成具有与所述滤波后的误差信号的强度成比例的输出频率的输出时钟；其特征在于，还包括：

小数-N分频器模块，用于接收所述输出时钟，所述小数-N分频器模块将所述输出时钟的频率除以期望的分频因子以生成所述反馈时钟，其中所述期望的分频因子具有第一整数部分和第一小数部分，所述小数-N分频器模块包括：分频电路，用于将所述输出时钟除以除数值序列以生成所述反馈时钟，其中每个除数值是整数；和分频因子生成器，用于生成所述除数值序列，其中所述滤波器的输出作为所述分频因子生成器的输入；所述分频因子生成器是Delta-Sigma调制器；

其中所述输出时钟的所述频率除以所述期望的分频因子设计为使所述输出频率等于所述参考时钟的频率和所述期望的分频因子的乘积；以及

补偿模块，用于生成补偿因子以补偿所述参考时钟的不相等持续时间的连续周期的影响，其中所述补偿因子具有第二整数部分和第二小数部分，

其中所述小数-N分频器模块设计为通过组合所述期望的分频因子和所述补偿因子来生成修改后的分频因子，

其中所述补偿模块包括：

校正模块，用于生成校正信号，所述校正信号包括构成每对所述连续周期的第一周期的第一频率校正因子和第二周期的第二频率校正因子，所述校正信号还包含直流噪声分量；和

滤波器，用于从所述校正信号中去除所述噪声分量以生成包括所述第一频率校正因子和所述第二频率校正因子的所述补偿因子；

所述补偿模块具体包括：

相位误差信号生成器，用于在所述参考时钟和所述反馈时钟之间生成相位误差信号，所述相位误差信号是由于所述不相等持续时间的连续周期引起的；

微分器，用于基于所述相位误差信号生成频率误差值；和

相关序列生成器，用于生成相关序列，其中所述相关序列的一个值指示所述连续周期中较小时间段的开始，并且其中所述相关序列的另一个值指示所述连续周期中较大时间段的开始，

其中所述Delta-Sigma调制器引起的量化噪声引起至少部分噪声，所述相位误差信号生成器、所述微分器和所述相关序列生成器引起电路噪声，

其中所述频率误差值乘以所述相关序列以生成所述校正信号。

2.根据权利要求1所述的小数-N分频锁相环，其中所述补偿模块还包括：

第二滤波器，其被耦合以接收所述微分器的输出，并设计用于减少所述相位误差信号生成器、所述微分器和所述量化噪声引入的误差；

增益模块；和

累加器，

其中所述增益模块和累加器位于所述滤波器和所述第二滤波器之间，以将所述校正信号以放大形式一起提供给所述滤波器。

3.根据权利要求2所述的小数-N分频锁相环，其中所述分频因子生成器包括：

分离器，用于生成对应的整数部分和对应的小数部分，所述对应的整数部分和所述对应的小数部分的总和等于所述补偿因子和所述期望的分频因子的总和，

其中所述对应的整数部分包含通过将所述补偿因子和所述第一小数部分求和而生成的整数值的至少一部分，

调制器磁芯，设计为生成对应于每个对应的小数部分的整数逻辑流，其中所述整数逻辑流表示密度域中的所述对应的小数部分的大小，

其中所述逻辑流的每个整数被加到所述对应的整数部分，以生成所述除数值序列的对应的除数值。

4.根据权利要求3所述的小数-N分频锁相环，其中所述对应的整数部分包含由所述求和所生成的所有整数值。

5.根据权利要求4所述的小数-N分频锁相环，其中所述调制器是具有信号传递函数的Delta-Sigma调制器，其中所述信号传递函数被配置为：若输入所述信号传递函数的值为整数，则所述信号传递函数的输出值也为整数。

6.根据权利要求5所述的小数-N分频锁相环，所述分频因子生成器还包括延迟单元，所述延迟单元用于获取延迟值，从而使所述对应的整数部分被所述延迟值延迟。

7.根据权利要求6所述的小数-N分频锁相环，所述滤波器为二抽头梳状滤波器。

8.一种小数-N分频锁相环***，包括：

定时卡，用于生成参考时钟；

线路卡，用于接收数据分组，并且参考输出时钟对所述数据分组进行重新定时，并且发送重新定时后的数据分组，

其中所述线路卡包括用于接收所述参考时钟的小数-N分频锁相环，所述小数-N分频锁相环基于所述参考时钟提供所述输出时钟，其中所述参考时钟的连续周期具有不相等持续时间，其中所述小数-N分频锁相环为如权利要求1至7中任一项所述的小数-N分频锁相环。

Images