JP2015220430A

JP2015220430A - 電界効果トランジスタ

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Publication number: JP2015220430A
Application number: JP2014105367A
Authority: JP
Inventors: 大佑栗田; Daisuke Kurita
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2014-05-21
Filing date: 2014-05-21
Publication date: 2015-12-07

Abstract

【課題】高電圧状態でも電流コラプス特性に優れ、破壊耐圧が大きい。【解決手段】電界効果トランジスタは、窒化物半導体層(３,４)と、ソース電極(５)およびドレイン電極(６)と、絶縁膜(８)と、ソース電極(５)とドレイン電極(６)との間に形成されて一端部が窒化物半導体層(３,４)と電気的に接合している基部(７a)と、基部(７a)から絶縁膜(８)上に延在するゲートフィールドプレート部(７b)を有するゲート電極(７)と、層間絶縁膜(９)と、ソース電極(５)に接続されたソース配線電極(１２)と、ドレイン電極(６)に接続されたドレイン配線電極(１３)と、層間絶縁膜(９)上に延在するソースフィールドプレート部(１４)およびドレインフィールドプレート部(１５)とを備え、ソースフィールドプレート部(１４)の端部はゲート電極(７)の端部よりも突出しており、ドレインフィールドプレート部(１５)の端部はドレイン電極(６)の端部よりも突出している。【選択図】図１

Description

この発明は、窒化物半導体層上にソース電極,ドレイン電極およびゲート電極が形成された電界効果トランジスタに関する。

従来、電界効果トランジスタとして、特開２０１３‐９８２２２号公報(特許文献１)に開示された窒化物半導体装置がある。この窒化物半導体装置(電界効果トランジスタ)は、窒化物半導体層上にソース電極とドレイン電極とが離間して形成され、このソース電極とドレイン電極との間にゲート電極が形成されている。そして、上記ソース電極と上記ドレイン電極とは、交差指状に配置された櫛形電極構造を成している。

上記ソース電極と上記ドレイン電極と上記ゲート電極との上に層間絶縁膜が形成されており、この層間絶縁膜を貫通して、上記ソース電極に接続するソース電極配線と、上記ドレイン電極に接続するドレイン電極配線とが、形成されている。

さらに、上記電界効果トランジスタにおいては、上記ソース電極配線をソースフィールドプレート構造とし、上記ソースフィールドプレートのドレイン側端部と上記ゲート電極のドレイン側端部との間の距離を、上記ソース電極の歯部分の直線領域よりも先端部において長くすることによって、上記各櫛形電極の先端部での電界集中を緩和するようにしている。

しかしながら、上記特許文献１に開示された従来の電界効果トランジスタにおいては、以下のような問題がある。

すなわち、ソースフィールドプレート構造によって、ゲート電極端下での上記窒化物半導体層の電界を緩和し、ゲート電極端における破壊耐圧を向上させることはできる。ところが、上記ソースフィールドプレート構造にしたことによって、上記ソースフィールドプレート端下の窒化物半導体層における電界が上昇してしまう。そのために、上記ソースフィールドプレート端下の上記窒化物半導体層の領域において、電子トラップ発生に起因する電流コラプス特性の悪化が起こり、それによるオン抵抗の上昇が生じてしまうという問題がある。

特開２０１３‐９８２２２号公報

そこで、この発明の課題は、高電圧状態でも電流コラプス特性に優れて、オン抵抗が小さく、尚且つ破壊耐圧が大きく、リーク電流が小さな電界効果トランジスタを提供することにある。

上記課題を解決するため、この発明の電界効果トランジスタは、
窒化物半導体層と、
上記窒化物半導体層上または上記窒化物半導体層内に少なくとも一部が形成されると共に、互いに間隔をおいて配置されたソース電極およびドレイン電極と、
上記ソース電極と上記ドレイン電極との間における上記窒化物半導体層上に形成された絶縁膜と、
上記ソース電極と上記ドレイン電極との間における上記窒化物半導体層上に形成されると共に、一端部が上記絶縁膜に挿通されて上記窒化物半導体層と電気的に接合している基部と、上記絶縁膜上に位置して上記基部から上記ドレイン電極および上記ソース電極に向かって延在しているゲートフィールドプレート部とを有するゲート電極と、
上記ソース電極,上記ドレイン電極,上記ゲート電極および上記絶縁膜上に形成された層間絶縁膜と、
上記層間絶縁膜を貫通して、上記ソース電極に接続されたソース配線電極と、
上記層間絶縁膜を貫通して、上記ドレイン電極に接続されたドレイン配線電極と、
上記ソース配線電極に接続されると共に、上記層間絶縁膜上に延在して形成されたソースフィールドプレート部と、
上記ドレイン配線電極に接続されると共に、上記層間絶縁膜上に延在して形成されたドレインフィールドプレート部と
を備え、
上記ソースフィールドプレート部における上記ドレインフィールドプレート部側の端部は、上記ゲート電極の上記基部における上記ドレイン電極側の端部よりも上記ドレイン電極側に突出しており、
上記ドレインフィールドプレート部における上記ソースフィールドプレート部側の端部は、上記ドレイン電極における上記ゲート電極側の端部よりも上記ゲート電極側に突出している
ことを特徴としている。

また、一実施の形態の電界効果トランジスタでは、
上記ゲート電極の下面を覆って形成された上記絶縁膜とは異なる他の絶縁膜を備えている。

また、一実施の形態の電界効果トランジスタでは、
上記窒化物半導体層におけるシートキャリア濃度が、４.７５×１０^１２ｃｍ^−２以上であり、
且つ上記ゲート電極の上記基部と上記ドレイン電極との間に在る上記絶縁膜における上記基部側の端部と、上記ドレイン電極における上記ゲート電極側の端部との距離をＬgdとし、上記ゲート電極の上記基部と上記ドレイン電極との間に在る上記絶縁膜における上記基部側の端部と、上記ソースフィールドプレート部における上記ドレインフィールドプレート部側の端部との距離をＬsfpとし、上記ドレインフィールドプレート部における上記ソースフィールドプレート部側の端部と、上記ドレイン電極における上記ゲート電極側の端部との距離をＬdfpとした場合に、
０.２８≦Ｌsfp/Ｌgd≦０.６０、且つ、０＜Ｌdfp/Ｌsfp≦０.７
の関係を満たしている。

以上より明らかなように、この発明の電界効果トランジスタは、上記ソースフィールドプレート部における上記ドレインフィールドプレート部側の端部は、上記ゲート電極の上記基部における上記ドレイン電極側の端部よりも上記ドレイン電極側に突出している。したがって、上記ゲート電極端下の上記窒化物半導体層の電界強度を緩和して、上記ゲート電極７端における破壊耐圧を向上させることができる。

さらに、上記ドレインフィールドプレート部における上記ソースフィールドプレート部側の端部を、上記ドレイン電極における上記ゲート電極側の端部よりも上記ゲート電極側に突出させている。したがって、上記ソースフィールドプレート部端下での電界強度を緩和することが可能になり、上記ソースフィールドプレート構造を設けたことによる電流コラプス特性の悪化を防止することが可能になる。

すなわち、この発明によれば、上記ゲート電極端下における上記窒化物半導体層の電界集中を緩和した状態で、上記ソースフィールドプレート部端下における上記窒化物半導体層および上記ドレインフィールドプレート部端下における上記窒化物半導体層の電界強度を抑制することによって、高電圧状態でも電流コラプス特性に優れ、オン抵抗を小さく、尚且つ破壊耐圧が大きく、リーク電流が小さな電界効果トランジスタを提供くすることができる。

この発明の電界効果トランジスタにおける断面模式図である。オフバイアス時のシートキャリア濃度と電界強度との関係を示す図である。ゲート電極端下の電界強度とＬsfp/Ｌgdとの関係を示す図である。ソースフィールドプレート部端下の電界強度とＬsfp/Ｌgdとの関係を示す図である。Ｌdfpを変化させた場合の窒化物半導体層の電界強度とＬdfp/Ｌsfpとの関係を示す図である。図１とは異なる電界効果トランジスタの断面模式図である。

以下、この発明を図示の実施の形態により詳細に説明する。

・第１実施の形態
図１は、本実施の形態の電界効果トランジスタにおける断面模式図である。この電界効果トランジスタは、ＧaＮ系ＨＦＥＴ(heterostructure field-effect transistor)であって、図１に示すように、Ｓi基板１上に、バッファ層２を介して、アンドープＧaＮ層３とアンドープＡlＧaＮ層４(厚さ３０ｎｍ)とを順次に積層している。ここでは、一例としてＡlＧaＮ層４の厚さを３０ｎｍとしたが、１５ｎｍ〜４０ｎｍの間で設定することが望ましい。こうして、上記アンドープＧaＮ層３とアンドープＡlＧaＮ層４との界面に、２ＤＥＧ(２次元電子ガス)を発生させるようにしている。ここで、アンドープＧaＮ層３とアンドープＡlＧaＮ層４は、上記窒化物半導体層の一例である。

尚、上記基板１は、Ｓi基板に限らず、サファイア基板やＳiＣ基板を用いてもよく、サファイア基板やＳi基板上に窒化物半導体層を成長させたものあってもよい。または、ＧaＮ基板上にＡlＧaＮ層を成長させたもののように、窒化物半導体からなる基板上に窒化物半導体層を成長させたものであってもよい。

また、適宜、上記バッファ層２をＳi基板１と各層間に形成してもよい。また、アンドープＧaＮ層３とアンドープＡlＧaＮ層４との間に、層厚１ｎｍ程度のＡlＮ層をヘテロ改善層として形成してもよい。また、アンドープＡlＧaＮ層４上にＧaＮキャップ層を形成してもよい。

上記アンドープＡlＧaＮ層４を貫通して、アンドープＧaＮ層３内に達するリセスが、互いに予め定められた所定の間隔をあけて形成されており、互いに隣接するリセスのうちの一方上にはソース電極５が形成されている。また、他方上にはドレイン電極６が形成されている。さらに、ソース電極５とドレイン電極６との間には、ゲート電極７が形成されている。

尚、上記リセスを形成せずに、上記アンドープＡlＧaＮ層４上にソース電極５とドレイン電極６とを形成してもよい。その場合には、アンドープＡlＧaＮ層４の厚さを、例えば２０ｎｍとして、ソース電極５とドレイン電極６とをアニールすることによって、オーミックコンタクトを可能にできる。また、アンドープＡlＧaＮ層４の厚さを例えば３０ｎｍとして、アンドープＡlＧaＮ層４のオーミックコンタクト部分に予めＳiドープを行ってｎ型化させることによって、電極のオーミックコンタクトを可能にしてもよい。

上記アンドープＡlＧaＮ層４とアンドープＧaＮ層３とで成る上記窒化物半導体層上のソース電極５とドレイン電極６との間には、絶縁膜８が形成されている。絶縁膜８としては、ＳiＮを用いてもよく、ＳiＯを用いてもよい。

上記ゲート電極７は、一例として、ＷＮ層とＷ層とが順に積層されたＷＮ/Ｗ，ＷＮ/Ｗ/ＴiＮ，Ｐt，Ｎi，ＰdまたはＴiＮで形成される。また、ソース電極５およびドレイン電極６は、Ｔi層とＡl層とが順に積層されたＴi/Ａl，Ｔi/Ａl/ＴiＮ、または、Ｈf/Ａl上にＨf/Ａuを積層したＨf/Ａl/Ｈf/Ａuで形成される。

上記ゲート電極７は、下側が絶縁膜８に挿通されている基部７aと、絶縁膜８上に位置して基部７aからドレイン電極６およびソース電極５に向かって延在しているゲートフィールドプレート部７bとを有している。基部７aは、ソース電極５とドレイン電極６との間において上記窒化物半導体層上に配置され、上記窒化物半導体層と上記電気的な接合の一例であるショットキー接合している。

上記ゲート電極７,ソース電極５,ドレイン電極６および絶縁膜８の上には、層間絶縁膜９が形成されている。この層間絶縁膜９は、ＳiＮを用いて形成されているが、ＳiＯを用いてもよい。また、ＳiＮとＳiＯとの積層膜で形成してもよい。

上記層間絶縁膜９におけるソース電極５上の一部にはソースコンタクトホール１０が設けられる一方、ドレイン電極６上の一部にはドレインコンタクトホール１１が設けられている。そして、ソースコンタクトホール１０を介して、ソース電極５とソース配線電極１２とが接続されている。また、ドレインコンタクトホール１１を介して、ドレイン電極６とドレイン配線電極１３とが接続されている。尚、ソース配線電極１２とドレイン配線電極１３とは、Ｔi/Ａl，Ｔi/Ａl/ＴiＮ，Ｔi/ＡlＣu，Ｔi/ＡlＣu/ＴiＮ，Ｔi/ＴiＮ/Ａl/ＴiＮまたはＴi/ＴiＮ/ＡlＣu/ＴiＮで形成される。

また、上記ソース配線電極１２に接続されると共に、層間絶縁膜９上に延在しているソースフィールドプレート部１４が形成されている。同様に、ドレイン配線電極１３に接続されると共に、層間絶縁膜９上に延在しているドレインフィールドプレート部１５が形成されている。

図１に示すように、上記ゲート電極７において、基部７aのドレイン電極６側の端部とドレイン電極６のゲート電極７側の端部との間の距離を、ゲート電極‐ドレイン電極間距離Ｌgdとする。また、基部７aのドレイン電極６側の端部とソースフィールドプレート部１４のドレインフィールドプレート部１５側端部との間の距離を、ソースフィールドプレート長Ｌsfpとする。さらに、ドレイン電極６のゲート電極７側の端部とドレインフィールドプレート部１５のソースフィールドプレート部１４側の端部との距離を、ドレインフィールドプレート長Ｌdfpとする。

図２は、オフバイアス(室温下において、ゲート電圧が−１０Ｖ、ドレイン電圧が６００Ｖ、ソース電圧が０Ｖ、Ｓi基板１は接地)時において、上記窒化物半導体層のシートキャリア濃度と、上記窒化物半導体層の表面から深さ１０ｎｍの位置での電界強度との関係を示すグラフである。図２中、●はゲート電極７のゲートフィールドプレート部７bにおけるドレイン側の端(以下、単にゲート電極７の端と言う)であり、▲はソースフィールドプレート部１４の端であり、■はドレイン電極６の端である。

窒化物半導体を利用した電界効果トランジスタにおいては、オン抵抗を低下させることが課題となっている。その解決方法として、窒化物半導体層のシートキャリア濃度を増加させる方法が知られている。

しかしながら、図２から分かるように、上記窒化物半導体層のシートキャリア濃度の増加に伴ってゲート電極７端下における上記窒化物半導体層の電界強度が上昇し、上記シートキャリア濃度が４.７５×１０^１２ｃｍ^−２を超えると、ゲート電極７端下の上記窒化物半導体層の電界強度がドレイン電極６端下の上記窒化物半導体層の電界強度を超えてしまうことになる。その場合、ゲート電極７端下の上記窒化物半導体層の電界強度の上昇は、ゲート電極７端における破壊に繋がり、素子の耐圧を低下させてしまう原因となる。

その解決方法として、上記ソース電極配線１２を利用したソースフィールドプレート構造によって、ゲート電極７端下の電界強度を緩和することが可能となる。

しかしながら、図３に示すように、上記ゲート電極‐ドレイン電極間距離Ｌgdに対し、ソースフィールドプレート長Ｌsfpを長くする、すなわち、Ｌsfp/Ｌgdを増加させることにより、ゲート電極７端下の窒化物半導体層の電界強度を緩和することができるものの、その効果には徐々に小さくなってしまう。

また、上記ソースフィールドプレート構造を設けることによって、ゲート電極７とドレイン電極６の間で、新たにソースフィールドプレート部１４端下の上記窒化物半導体層に電界ピークが発生することになる。そして、図４に示すように、Ｌsfp/Ｌgdを増加させることによって、ソースフィールドプレート部１４端下の上記窒化物半導体層における電界強度は上昇していく。

上記ゲート電極７とドレイン電極６との間の電界強度の高い箇所では、電子トラップを引き起こすので電流コラプス特性の悪化に繋がる。そのため、高電圧使用下における素子の信頼性が低下してしまうという問題が発生する。

その問題を解決するために、本実施の形態においては、新たにドレイン配線電極１３をドレインフィールドプレート部１５として使用し、その長さであるドレインフィールドプレート長Ｌdfpを詳細に調節することを行った。そして、ゲート電極７端下の上記窒化物半導体層の電界強度を緩和した状態で、ソースフィールドプレート部１４端下での電界強度を緩和することにより、高電圧状態でも電流コラプス特性に優れ、破壊耐圧が大きく、オン抵抗の小さな電界効果トランジスタを製造することを可能にした。

上記ドレインフィールドプレート長Ｌdfpの具体的な調節範囲は、０.２８≦Ｌsfp/Ｌgd≦０.６０、且つ、０＜Ｌdfp/Ｌsfp≦０.７である。この範囲を満たした場合に、ゲート電極７端下の上記窒化物半導体層の電界強度を緩和した状態で、ソースフィールドプレート部１４端下の上記窒化物半導体層の電界を緩和することにより、高電圧状態でも電流コラプス特性に優れ、破壊耐圧が大きく、オン抵抗の小さな電界効果トランジスタを製造することが可能になる。

先ず、上記０.２８≦Ｌsfp/Ｌgd≦０.６０の調節範囲に関しては、この調節範囲よりも小さくなると、ゲート電極７端下の上記窒化物半導体層の電界強度が上昇してしまい、ゲート電極７端での破壊が生ずる。これに対し、上記調節範囲より大きくなると、上述したように、ソースフィールドプレート部１４端下の上記窒化物半導体層での電界強度が上昇し、電流コラプス特性が悪化してしまう。具体的には、電流コラプス値が１.５を超える値となった。

尚、本明細書中において言う電流コラプス値とは、オフバイアス(室温下において、ゲート電圧が−１０Ｖ、ドレイン電圧が６００Ｖ、ソース電圧が０Ｖ、Ｓi基板１は接地)を４sec間印加後、印加電圧をオフし、０.１μsec後にオン抵抗Ｒonを計測する。その場合におけるオン抵抗Ｒonの初期オン抵抗Ｒon0に対する比「Ｒon/Ｒon0」の値である。

次に、上述した０.２８≦Ｌsfp/Ｌgd≦０.６０の範囲を満たした状態での、０＜Ｌdfp/Ｌsfp≦０.７の調節範囲について述べる。

図５は、上記「Ｌdfp/Ｌsfp」の調節範囲の一例を示し、高電圧オフバイアス時(ゲート電圧が−１０Ｖ、ドレイン電圧が６００Ｖ、ソース電圧が０Ｖ、Ｓi基板１は接地)に、ドレインフィールドプレート長Ｌdfpを変化させた場合における各箇所での上記窒化物半導体層の表面から深さ１０ｎｍの位置における電界強度の変化を表すグラフである。図５より、Ｌsfp/Ｌgdの値を一定値(＝０.４０)に固定した状態で、Ｌdfp/Ｌsfpの値を０.９５から０.５５まで変化させた場合に、ゲート電極７端下の上記窒化物半導体層の電界強度を緩和した状態で、ソースフィールドプレート部１４端下の上記窒化物半導体層の電界強度が緩和されていることが分かる。

その際に、上記ドレインフィールドプレート部１５端下の上記窒化物半導体層の電界強度も同時に緩和されているので、ゲート電極７とドレイン電極６間の領域における上記窒化物半導体層の電界強度を、全体的に緩和することが可能になっている。

上記ドレインフィールドプレート長Ｌdfpの調節範囲(０.２８≦Ｌsfp/Ｌgd≦０.６０，０＜Ｌdfp/Ｌsfp≦０.７)において電界強度が緩和された効果として、特性変動、すなわち電流コラプス特性の改善が挙げられる。その一例として、上記Ｌdfp/Ｌsfpが調節範囲外であるＬsfp/Ｌgd＝０.４０，Ｌdfp/Ｌsfp＝０.８０の場合には、電流コラプス値は１.６であった。しかしながら、上記調節範囲内であるＬsfp/Ｌgd＝０.４０，Ｌdfp/Ｌsfp＝０.５５の場合には、電流コラプス値は１.４となった。

また、他の例として、Ｌsfp/Ｌgd＝０.４０，Ｌdfp/Ｌsfp＝０.２５の場合には、電流コラプス値は１.１となった。さらに、他の例としてＬsfp/Ｌgd＝０.６０，Ｌdfp/Ｌsfp＝０.２５の場合には、電流コラプス値は１.３となった。何れの例の場合にも、「Ｌsfp/Ｌgd」および「Ｌdfp/Ｌsfp」を上記調節範囲内に設定することによって、電流コラプス特性を改善することができた。尚、上述の結果は、ゲート電極‐ドレイン電極間距離Ｌgd＝２０μｍの場合の結果である。

以上の結果は一例であり、纏めると、上記ソースフィールドプレート長Ｌsfpとゲート電極‐ドレイン電極間距離Ｌgdとの比「Ｌsfp/Ｌgd」の値と、ドレインフィールドプレート長Ｌdfpとソースフィールドプレート長Ｌsfpとの比「Ｌdfp/Ｌsfp」の値との調節範囲を、０.２８≦Ｌsfp/Ｌgd≦０.６０、且つ、０＜Ｌdfp/Ｌsfp≦０.７に設定することによって、電流コラプス値を１.５以下に抑えることが可能となる。

尚、上述の結果からすると、ドレインフィールドプレート長Ｌdfpを短くすればするほど、電流コラプス特性を向上させるという効果が得られるように考えられる。しかしながら、Ｌdfp＜０、すなわち、ドレイン電極６のゲート電極７側端部よりもドレイン配線電極１３のソース配線電極１２側の端部が内側に入ってしまうと、ドレイン電極６端下の上記窒化物半導体層での電界強度が非常に高くなってしまうという別の課題が発生してしまう。

上記ドレイン電極６端に高電界が印加されると、その箇所においてホール(正孔)が生成されてしまい、発生したホールが上記窒化物半導体層を移動することによるリーク電流の上昇を引き起こしてしまう。実際に、Ｌdfp＜０とした場合には、オフバイアス(室温下において、ゲート電圧が−１０Ｖ、ドレイン電圧が６００Ｖ、ソース電圧が０Ｖ、Ｓi基板１は接地)時において、リーク電流が１×１０^−６Ａとなり、Ｌdfp≧０の場合に比較して、約１桁増加してしまう結果となった。

要するに、本願発明者は、窒化物半導体を利用した本電界効果トランジスタのゲート電極７端下の窒化物半導体層の電界強度を緩和した状態で、ソースフィールドプレート部１４端下の上記窒化物半導体層の電界強度を抑制することによって、高電圧状態でも、電流コラプス特性に優れて、オン抵抗が小さく、尚且つ破壊耐圧が大きく、リーク電流が小さな窒化物半導体デバイスを作製するために鋭意検討を行った。その結果、上記特許文献１において提案されている構造だけでは効果が不十分であり、ゲート電極‐ドレイン電極間距離Ｌgd、ソースフィールドプレート長Ｌsfp、ドレインフィールドプレート長Ｌdfpを、詳細に規定しなければ、本願発明の課題は解決できないことを見出したのである。

すなわち、上記構成の電界効果トランジスタによれば、上記窒化物半導体層のシートキャリア濃度が４.７５×１０^１２ｃｍ^−２以上、且つ、０.２８≦Ｌsfp/Ｌgd≦０.６０、且つ、０＜Ｌdfp/Ｌsfp≦０.７に設定することによって、ゲート電極７端下の上記窒化物半導体層の電界強度を緩和した状態で、ソースフィールドプレート部１４端下の上記窒化物半導体層の電界強度を緩和し、高電圧状態でも電流コラプス特性に優れて、オン抵抗が小さく、尚且つ破壊耐圧が大きく、リーク電流を小さくすることが可能になるのである。

・第２実施の形態
図６は、本実施の形態の電界効果トランジスタにおける断面模式図である。この電界効果トランジスタは、ＧaＮ系ＨＦＥＴであり、図６に示すように、Ｓi基板２１の上に、バッファ層２２を介して、アンドープＧaＮ層２３とアンドープＡlＧaＮ層２４(厚さ３０ｎｍ)とを順次に積層している。ここでは、一例としてＡlＧaＮ層２４の厚さを３０ｎｍとしたが、１５ｎｍ〜４０ｎｍの間で設定することが望ましい。こうして、アンドープＧaＮ層２３とアンドープＡlＧaＮ層２４との界面に、２ＤＥＧ(２次元電子ガス)を発生させるようにしている。ここで、アンドープＧaＮ層２３とアンドープＡlＧaＮ層２４とは、上記窒化物半導体層の一例である。

尚、上記基板２１は、Ｓi基板に限らず、サファイア基板やＳiＣ基板を用いてもよく、サファイア基板やＳi基板上に窒化物半導体層を成長させたものあってもよい。または、ＧaＮ基板上にＡlＧaＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させたものであってもよい。

また、適宜、上記バッファ層２２をＳi基板２１と各層間に形成してもよい。また、アンドープＧaＮ層２３とアンドープＡlＧaＮ層２４との間に、層厚１ｎｍ程度のＡlＮ層をヘテロ改善層として形成してもよい。また、アンドープＡlＧaＮ層２４上にＧaＮキャップ層を形成してもよい。

上記アンドープＡlＧaＮ層２４を貫通して、アンドープＧaＮ層２３内に達するリセスが、互いに予め定められた所定の間隔をあけて形成されており、互いに隣接するリセスのうちの一方上にはソース電極２５が形成されている。また、他方上にはドレイン電極２６が形成されている。さらに、ソース電極２５とドレイン電極２６との間には、ゲート電極２７が形成されている。

尚、上記リセスを形成せずに、上記アンドープＡlＧaＮ層２４上にソース電極２５とドレイン電極２６とを形成してもよい。その場合は、アンドープＡlＧaＮ層２４の厚さを、例えば２０ｎｍとして、ソース電極２５とドレイン電極２６とをアニールすることによって、オーミックコンタクトを可能にできる。また、アンドープＡlＧaＮ層２４の厚さを例えば３０ｎｍとして、アンドープＡlＧaＮ層２４のオーミックコンタクト部分に予めＳiドープを行ってｎ型化させることによって、電極のオーミックコンタクトを可能にしてもよい。

上記アンドープＡlＧaＮ層２４とアンドープＧaＮ層２３とで成る上記窒化物半導体層上におけるソース電極２５とドレイン電極２６との間には、第１の絶縁膜２８が形成されている。第１の絶縁膜２８としては、ＳiＮを用いてもよく、ＳiＯを用いてもよい。

上記ゲート電極２７は、一例として、ＷＮ層とＷ層とが順に積層されたＷＮ/Ｗ，ＷＮ/Ｗ/ＴiＮ，Ｐt，Ｎi，ＰdまたはＴiＮで形成される。また、ソース電極２５およびドレイン電極２６は、Ｔi層とＡl層とが順に積層されたＴi/Ａl，Ｔi/Ａl/ＴiＮ、または、Ｈf/Ａl上にＨf/Ａuを積層したＨf/Ａl/Ｈf/Ａuで形成される。

上記ゲート電極２７は、下側が第１の絶縁膜２８に挿通されている基部２７aと、第１の絶縁膜２８上に位置して基部２７aからドレイン電極２６およびソース電極２５に向かって延在しているゲートフィールドプレート部２７bとを有している。

ここで、本実施の形態においては、上記ゲート電極２７の直下には、ゲート電極２７の下面を覆うように、オフバイアス時にゲート電極からソース電極およびドレイン電極に向かってリークする電子の経路を遮断するための第２の絶縁膜３６が設けられている。こうして、ゲート電極２７の基部２７aは、第２の絶縁膜３６を介して上記窒化物半導体層と電気的に接合しているのである。ここで、第２の絶縁膜３６としては、ＳiＮを用いてもよく、ＳiＯを用いてもよい。

上記ゲート電極２７,ソース電極２５,ドレイン電極２６および第１の絶縁膜２８の上には、層間絶縁膜２９が形成されている。この層間絶縁膜２９は、ＳiＮを用いて形成されているが、ＳiＯを用いてもよい。また、ＳiＮとＳiＯとの積層膜で形成してもよい。

上記層間絶縁膜２９におけるソース電極２上の一部にはソースコンタクトホール３０が設けられる一方、ドレイン電極２６上の一部にはドレインコンタクトホール３１が設けられている。そして、ソースコンタクトホール３０を介して、ソース電極２５とソース配線電極３２とが接続されている。同様に、ドレインコンタクトホール３１を介して、ドレイン電極２６とドレイン配線電極３３とが接続されている。尚、ソース配線電極３２とドレイン配線電極３３とは、Ｔi/Ａl，Ｔi/Ａl/ＴiＮ，Ｔi/ＡlＣu，Ｔi/ＡlＣu/ＴiＮ，Ｔi/ＴiＮ/Ａl/ＴiＮまたはＴi/ＴiＮ/ＡlＣu/ＴiＮで形成される。

また、上記ソース配線電極３２に接続されると共に、層間絶縁膜２９上に延在しているソースフィールドプレート部３４が形成されている。同様に、ドレイン配線電極３３に接続されると共に、層間絶縁膜２９上に延在しているドレインフィールドプレート部３５が形成されている。

図６に示すように、上記ゲート電極２７の基部２７aとドレイン電極２６との間に在る上記第１の絶縁膜２８を絶縁膜２８aとして、絶縁膜２８aの基部２７a側の端部と、ドレイン電極２６のゲート電極２７側の端部との間の距離を、ゲート電極‐ドレイン電極間距離Ｌgd2とする。また、絶縁膜２８aの基部２７a側の端部と、ソースフィールドプレート部３４のドレインフィールドプレート部３５側端部との間の距離を、ソースフィールドプレート長Ｌsfp2とする。さらに、ドレイン電極２６のゲート電極２７側の端部と、ドレインフィールドプレート部３５のソースフィールドプレート部３４側の端部との距離を、ドレインフィールドプレート長Ｌdfpとする。

上記構成の電界効果トランジスタによれば、上記第１実施の形態における電界効果トランジスタの場合と同様に、ソースフィールドプレート長Ｌsfp2とゲート電極‐ドレイン電極間距離Ｌgdとの比の値を「Ｌsfp2/Ｌgd2」とし、ドレインフィールドプレート長Ｌdfpとソースフィールドプレート長Ｌsfp2との比の値を「Ｌdfp/Ｌsfp2」とした場合に、上記窒化物半導体層のシートキャリア濃度が４.７５×１０^１２ｃｍ^−２以上、且つ、０.２８≦Ｌsfp2/Ｌgd2≦０.６０、且つ、０＜Ｌdfp/Ｌsfp2≦０.７に設定することによって、ゲート電極２７端下の上記窒化物半導体層の電界強度を緩和した状態で、ソースフィールドプレート部３４端下の上記窒化物半導体層の電界強度を緩和することができる。そのため、高電圧状態でも電流コラプス値を１.５以下にすることが可能になった。

さらに、上記第２の絶縁膜３６を、ゲート電極７の直下にゲート電極７の下面を覆うように延在させて設けている。そのために、第２の絶縁膜３６を設けない場合に比較して、電界効果トランジスタの電流コラプス値および破壊耐圧の上昇を抑制した状態で、オフバイアス(室温下において、ゲート電圧が−１０Ｖ、ドレイン電圧が６００Ｖ、ソース電圧が０Ｖ、Ｓi基板２１は接地)時において、リーク電流を８×１０^−８Ａから９×１０^−１０Ａへと約２桁減少させることが可能になる。

尚、本実施の形態においては、一例として、上記第２の絶縁膜３６の膜厚を２０ｎｍとしている。しかしながら、第２の絶縁膜３６の膜厚は、２０ｎｍに限定されるものではなく、１０ｎｍから４０ｎｍの範囲で同様の効果を得ることが可能である。

また、上記各実施の形態により、この発明の具体的な実施の形態について説明した。しかしながら、この発明は上記各実施の形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。例えば、上記第１実施の形態および上記第２実施の形態夫々の特徴点を、様々に組み合わせても差し支えない。

以上のごとく、この発明の電界効果トランジスタは、
窒化物半導体層３,４,２３,２４と、
上記窒化物半導体層３,４,２３,２４上または上記窒化物半導体層３,４,２３,２４内に少なくとも一部が形成されると共に、互いに間隔をおいて配置されたソース電極５,２５およびドレイン電極６,２６と、
上記ソース電極５,２５と上記ドレイン電極６,２６との間における上記窒化物半導体層３,４,２３,２４上に形成された絶縁膜８,２８と、
上記ソース電極５,２５と上記ドレイン電極６,２６との間における上記窒化物半導体層３,４,２３,２４上に形成されると共に、端部が上記絶縁膜８,２８に挿通されて上記窒化物半導体層３,４,２３,２４と電気的に接合している基部７a,２７aと、上記絶縁膜８,２８上に位置して上記基部７a,２７aから上記ドレイン電極６,２６および上記ソース電極５,２５に向かって延在しているゲートフィールドプレート部７b,２７bとを有するゲート電極７,２７と、
上記ソース電極５,２５、上記ドレイン電極６,２６、上記ゲート電極７,２７および上記絶縁膜８,２８上に形成された層間絶縁膜９,２９と、
上記層間絶縁膜９,２９を貫通して、上記ソース電極５,２５に接続されたソース配線電極１２,３２と、
上記層間絶縁膜９,２９を貫通して、上記ドレイン電極６,２６に接続されたドレイン配線電極１３,３３と、
上記ソース配線電極１２,３２に接続されると共に、上記層間絶縁膜９,２９上に延在して形成されたソースフィールドプレート部１４,３４と、
上記ドレイン配線電極１３,３３に接続されると共に、上記層間絶縁膜９,２９上に延在して形成されたドレインフィールドプレート部１５,３５と
を備え、
上記ソースフィールドプレート部１４,３４における上記ドレインフィールドプレート部１５,３５側の端部は、上記ゲート電極７,２７の上記基部７a,２７aにおける上記ドレイン電極６,２６側の端部よりも上記ドレイン電極６,２６側に突出しており、
上記ドレインフィールドプレート部１５,３５における上記ソースフィールドプレート部１４,３４側の端部は、上記ドレイン電極６,２６における上記ゲート電極７,２７側の端部よりも上記ゲート電極７,２７側に突出している
ことを特徴としている。

上記構成によれば、上記ソースフィールドプレート部１４,３４におけるドレインフィールドプレート部１５,３５側の端部は、上記ゲート電極７,２７の上記基部７a,２７aにおける上記ドレイン電極６,２６側の端部よりも上記ドレイン電極６,２６側に突出している。したがって、上記ゲート電極７,２７端下の上記窒化物半導体層の電界強度を緩和して、上記ゲート電極７,２７端における破壊耐圧を向上させることができる。

その場合、上記ソースフィールドプレート構造を設けたことによって、上記ゲート電極７,２７と上記ドレイン電極６,２６との間の上記窒化物半導体層３,４,２３,２４に電界ピークが発生し、電子トラップに起因して電流コラプス特性が悪化することになる。

そこで、この発明では、さらに、上記ドレインフィールドプレート部１５,３５における上記ソースフィールドプレート部１４,３４側の端部を、上記ドレイン電極６,２６における上記ゲート電極７,２７側の端部よりも上記ゲート電極７,２７側に突出させている。したがって、上記ソースフィールドプレート部１４,３４端下での電界強度を緩和することが可能になり、上記ソースフィールドプレート構造を設けたことによる電流コラプス特性の悪化を防止することが可能になる。

また、一実施の形態の電界効果トランジスタでは、
上記ゲート電極２７の下面を覆って形成された上記絶縁膜２８とは異なる他の絶縁膜３６を備えている。

この実施の形態によれば、上記ゲート電極２７の下面を覆うように、上記絶縁膜２８とは異なる他の絶縁膜３６を形成している。したがって、上記他の絶縁膜３６を設けない場合に比較して、上記電流コラプス値および破壊耐圧の上昇を抑制した状態で、オフバイアス時において、リーク電流を約２桁減少させることが可能になる。

また、一実施の形態の電界効果トランジスタでは、
上記窒化物半導体層３,４,２３,２４におけるシートキャリア濃度が、４.７５×１０^１２ｃｍ^−２以上であり、
且つ上記ゲート電極７,２７の上記基部７a,２７aと上記ドレイン電極６,２６との間に在る上記絶縁膜８,２８における上記基部７a,２７a側の端部と、上記ドレイン電極６,２６における上記ゲート電極７,２７側の端部との距離をＬgdとし、上記ゲート電極７,２７の上記基部７a,２７aと上記ドレイン電極６,２６との間に在る上記絶縁膜８,２８における上記基部７a,２７a側の端部と、上記ソースフィールドプレート部１４,３４における上記ドレインフィールドプレート部１５,３５側の端部との距離をＬsfpとし、上記ドレインフィールドプレート部１５,３５における上記ソースフィールドプレート部１４,３４側の端部と、上記ドレイン電極６,２６における上記ゲート電極７,２７側の端部との距離をＬdfpとした場合に、
０.２８≦Ｌsfp/Ｌgd≦０.６０、且つ、０＜Ｌdfp/Ｌsfp≦０.７
の関係を満たしている。

この実施の形態によれば、上記ソースフィールドプレート部１４,３４の上記ゲート電極７,２７の上記基部７a,２７aからの突出量であるＬsfpの範囲を、上記絶縁膜８,２８aの上記基部７a,２７a側の端部と上記ドレイン電極６,２６との間隔であるＬgdに対する比によって規定している。また、上記ドレインフィールドプレート部１５,３５の上記ドレイン電極６,２６からの突出量であるＬdfpの範囲を、上記ソースフィールドプレート部１４,３４の上記ゲート電極７,２７の基部７a,２７aからの突出量であるＬsfpに対する比によって規定している。

したがって、本電界効果トランジスタのオン抵抗を低下させるために、上記窒化物半導体層のシートキャリア濃度を４.７５×１０^１２ｃｍ^−２以上にした場合であっても、確実に、上記ゲート電極７,２７端下の上記窒化物半導体層３,４,２３,２４の電界強度を緩和した状態で、上記ソースフィールドプレート部１４,３４端下の上記窒化物半導体層３,４,２３,２４の電界強度を緩和することができる。

１,２１…Ｓi基板、
２,２２…バッファ層、
３,２３…アンドープＧaＮ層、
４,２４…アンドープＡlＧaＮ層、
５,２５…ソース電極、
６,２６…ドレイン電極、
７,２７…ゲート電極、
７a,２７a…基部、
７b,２７b…ゲートフィールドプレート部、
８…絶縁膜、
９,２９…層間絶縁膜、
１０,３０…ソースコンタクトホール、
１１,３１…ドレインコンタクトホール、
１２,３２…ソース配線電極、
１３,３３…ドレイン配線電極、
１４,３４…ソースフィールドプレート部、
１５,３５…ドレインフィールドプレート部、
２８…第１の絶縁膜、
３６…第２の絶縁膜。

Claims

窒化物半導体層と、
上記窒化物半導体層上または上記窒化物半導体層内に少なくとも一部が形成されると共に、互いに間隔をおいて配置されたソース電極およびドレイン電極と、
上記ソース電極と上記ドレイン電極との間における上記窒化物半導体層上に形成された絶縁膜と、
上記ソース電極と上記ドレイン電極との間における上記窒化物半導体層上に形成されると共に、一端部が上記絶縁膜に挿通されて上記窒化物半導体層と電気的に接合している基部と、上記絶縁膜上に位置して上記基部から上記ドレイン電極および上記ソース電極に向かって延在しているゲートフィールドプレート部とを有するゲート電極と、
上記ソース電極,上記ドレイン電極,上記ゲート電極および上記絶縁膜上に形成された層間絶縁膜と、
上記層間絶縁膜を貫通して、上記ソース電極に接続されたソース配線電極と、
上記層間絶縁膜を貫通して、上記ドレイン電極に接続されたドレイン配線電極と、
上記ソース配線電極に接続されると共に、上記層間絶縁膜上に延在して形成されたソースフィールドプレート部と、
上記ドレイン配線電極に接続されると共に、上記層間絶縁膜上に延在して形成されたドレインフィールドプレート部と
を備え、
上記ソースフィールドプレート部における上記ドレインフィールドプレート部側の端部は、上記ゲート電極の上記基部における上記ドレイン電極側の端部よりも上記ドレイン電極側に突出しており、
上記ドレインフィールドプレート部における上記ソースフィールドプレート部側の端部は、上記ドレイン電極における上記ゲート電極側の端部よりも上記ゲート電極側に突出している
ことを特徴とする電界効果トランジスタ。
請求項１に記載の電界効果トランジスタにおいて、
上記ゲート電極の下面を覆って形成された上記絶縁膜とは異なる他の絶縁膜を備えた
ことを特徴とする電界効果トランジスタ。
請求項１または請求項２に記載の電界効果トランジスタにおいて、
上記窒化物半導体層におけるシートキャリア濃度が、４.７５×１０^１２ｃｍ^−２以上であり、
且つ上記ゲート電極の上記基部と上記ドレイン電極との間に在る上記絶縁膜における上記基部側の端部と、上記ドレイン電極における上記ゲート電極側の端部との距離をＬgdとし、上記ゲート電極の上記基部と上記ドレイン電極との間に在る上記絶縁膜における上記基部側の端部と、上記ソースフィールドプレート部における上記ドレインフィールドプレート部側の端部との距離をＬsfpとし、上記ドレインフィールドプレート部における上記ソースフィールドプレート部側の端部と、上記ドレイン電極における上記ゲート電極側の端部との距離をＬdfpとした場合に、
０.２８≦Ｌsfp/Ｌgd≦０.６０、且つ、０＜Ｌdfp/Ｌsfp≦０.７
の関係を満たしている
ことを特徴とする電界効果トランジスタ。