JP2015192563A - 昇圧回路、半導体装置、及び昇圧回路の制御方法 - Google Patents
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Abstract
【解決手段】昇圧回路10では、基準電圧線25と昇圧電圧線27との間にスイッチ素子16が設けられており、スイッチ素子16の制御端子は、コンパレータ14の出力に接続されている。コンパレータ14は、基準電圧線25に供給される基準電圧VL1の電位と昇圧電圧線27に供給される昇圧電圧VL2の電位との電位差に応じて、スイッチ素子16のオン/オフを制御する。昇圧回路10では、昇圧回路10の電源投入時等、昇圧電圧VL2が基準電圧VL1よりも低電位であり、コンパレータ14の閾値電圧未満の場合は、スイッチ素子16がオン状態になり、基準電圧VL1が昇圧電圧線27に供給される。
【選択図】図1
Description
以下では、図面を参照して、本実施の形態を詳細に説明する。
[第2の実施の形態]
本実施の形態の昇圧回路10全体の構成は、第1の実施の形態の昇圧回路10(図1)と同様の構成であるため、昇圧回路10全体の構成については、説明を省略する。本実施の形態の昇圧回路10では、コンパレータの構成が第1の実施の形態と異なるので、本実施の形態のコンパレータの構成について説明する。
[第3の実施の形態]
図6には、本実施の形態の昇圧回路の一例の概略構成図を示す。
12 昇圧回路制御部 (昇圧制御部)
22 昇圧部
14 コンパレータ (制御回路)
16 スイッチ素子 (スイッチ)
23 グラウンド線 (第3の電位線)
25 基準電圧線 (第1の電位線)
27 昇圧電圧線 (第2の電位線)
30 PMOSトランジスタ (第1のPMOSトランジスタ)
32 PMOSトランジスタ (第2のPMOSトランジスタ)
34 PMOSトランジスタ (第5のPMOSトランジスタ)
36 PMOSトランジスタ (第6のPMOSトランジスタ)
38 PMOSトランジスタ (第3のPMOSトランジスタ)
40 PMOSトランジスタ (第4のPMOSトランジスタ)
42 NMOSトランジスタ (第1のNMOSトランジスタ)
44 NMOSトランジスタ (第2のNMOSトランジスタ)
46 NMOSトランジスタ (第3のNMOSトランジスタ)
48 NMOSトランジスタ (第4のNMOSトランジスタ)
59 電流制御部 (切替部)
60 スイッチ素子 (制御スイッチ)
80 LCDドライバ (半導体装置)
86、88 駆動回路
Claims (11)
- 第1の電位を発生させて第1の電位線に供給する基準電圧発生回路と、
前記第1の電位を昇圧した第2の電位を第2の電位線に供給する昇圧部と、
前記第2の電位線に接続され、前記第2の電位に基づいて前記昇圧部を制御する昇圧制御部と、
前記第1の電位線と前記第2の電位線とに接続されるスイッチと、
前記第1の電位と前記第2の電位との電位差に基づいて前記スイッチを制御する制御回路と、
を備えた昇圧回路。 - 前記制御回路は、前記第2の電位が前記第1の電位以上の場合は、前記スイッチをオフ状態にする、
請求項1に記載の昇圧回路。 - 前記制御回路は、前記第2の電位が前記第1の電位未満の場合は、前記スイッチをオン状態にする、
請求項1に記載の昇圧回路。 - 前記制御回路は、
一方の主端子が前記第1の電位線に接続され、他方の主端子が前記第1の電位よりも低い所定の電位が供給される第3の電位線に接続され、制御端子が当該他方の主端子に接続された第1のPMOSトランジスタと、
一方の主端子が前記第2の電位線に接続され、他方の主端子が前記第3の電位線に接続され、制御端子が前記第1のPMOSトランジスタの他方の主端子に接続された第2のPMOSトランジスタと、
一方の主端子が前記第2の電位線に接続され、他方の主端子が前記第3の電位線に接続され、制御端子が前記第2のPMOSトランジスタの他方の主端子に接続された第3のPMOSトランジスタと、
一方の主端子が前記第2の電位線に接続され、他方の主端子が前記第3の電位線に接続され、制御端子が前記第3のPMOSトランジスタの他方の主端子に接続された第4のPMOSトランジスタと、
を備える、請求項1から請求項3のいずれか1項に記載の昇圧回路。 - 前記第1のPMOSトランジスタと前記第3の電位線との間に設けられ、制御端子がバイアス電圧を供給するバイアス線に接続された第1のNMOSトランジスタと、
前記第2のPMOSトランジスタと前記第3の電位線との間に設けられ、制御端子が前記バイアス線に接続された第2のNMOSトランジスタと、
前記第3のPMOSトランジスタと前記第3の電位線との間に設けられ、制御端子が前記バイアス線に接続された第3のNMOSトランジスタと、
前記第4のPMOSトランジスタと前記第3の電位線との間に設けられ、制御端子が前記バイアス線に接続された第4のNMOSトランジスタと、
を備える請求項4に記載の昇圧回路。 - 前記制御回路は、
前記第1のPMOSトランジスタ、前記第2のPMOSトランジスタ、前記第3のPMOSトランジスタ、及び前記第4のPMOSトランジスタの各々の他方の主端子と、前記第3の電位線との接続と非接続とを切り替える切替部を備えた、請求項4または請求項5に記載の昇圧回路。 - 前記制御回路は、
一方の主端子が前記第2の電位線に接続され、制御端子が前記第3のPMOSトランジスタの他方の主端子に接続された第5のPMOSトランジスタと、
一方の主端子が前記第5のPMOSトランジスタの他方の主端子に接続され、他方の主端子が前記第2のPMOSトランジスタの他方の主端子に接続され、制御端子が前記第1のPMOSトランジスタの他方の主端子に接続された第6のPMOSトランジスタと、
をさらに備える、請求項4から請求項6のいずれか1項に記載の昇圧回路。 - 自昇圧回路の起動時から、前記昇圧部により前記第2の電位が所定の電圧に昇圧されるまでの期間、オン状態となる、前記第1の電位線と前記スイッチとの間に接続される制御スイッチをさらに備えた、
請求項1から請求項7のいずれか1項に記載の昇圧回路。 - 前記第1のPMOSトランジスタのディメンジョンよりも前記第2のPMOSトランジスタのディメンジョンが大きい、
請求項4から請求項8のいずれか1項に記載の昇圧回路。 - 昇圧部により昇圧された第2の電位を駆動電位として出力する、前記請求項1から前記請求項9のいずれか1項に記載の昇圧回路と、
前記駆動電位を、液晶表示装置に表示させる表示データに基づいて、前記液晶表示装置の各画素に供給する駆動回路と、
を備えた半導体装置。 - 基準電圧発生回路により、第1の電位を発生させて第1の電位線に供給するステップと、
昇圧部により、前記第1の電位を昇圧した第2の電位を第2の電位線に供給するステップと、
昇圧制御部により、前記第2の電位線に接続され、前記第2の電位に基づいて前記昇圧部を制御するステップと、
制御回路により、前記第1の電位と前記第2の電位との電位差に基づいて、前記第1の電位線と前記第2の電位線とに接続されるスイッチを制御するステップと、
を備えた昇圧回路の制御方法。
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