JP2013223290A - 電源回路 - Google Patents

Abstract

【課題】短絡発生時に電圧出力部を保護するための保護回路部を再利用することが可能な電源回路を提供する。
【解決手段】この電源回路１００は、トランス１の２次側とレギュレータ３の入力側とを接続する接続ラインＬに設けられ、レギュレータ３の出力短絡時にレギュレータ３を保護する保護回路部５を備える。保護回路部５は、レギュレータ３の出力短絡時に接続ラインＬに供給される電圧が所定のしきい値（降伏電圧）に達した場合に降伏状態となるツェナーダイオード５１と、ツェナーダイオード５１が降伏状態となったことに応答してトランス１の２次側からの短絡電流が接続ラインＬを介してレギュレータ３に流れるのを抑制するように電流経路を切り替えるＦＥＴ５２とを含む。
【選択図】図１

Description

この発明は、電源回路に関し、特に、短絡発生時に電圧出力部を保護する保護回路部を備えた電源回路に関する。

従来、短絡発生時に電圧出力部を保護する保護回路部を備えた電源回路が知られている（たとえば、特許文献１参照）。

上記特許文献１には、トランスと、トランスからの電圧の出力を制御する制御部（電源制御部）と、トランスの２次側の電圧に応じた帰還電流を制御部にフィードバック出力するフォトカプラを含む定電圧制御部（フィードバック回路）と、トランスの２次側の電圧を所定の電圧に調整して出力するレギュレータ（電圧出力部）とを備えるスイッチング電源装置（電源回路）が開示されている。このスイッチング電源装置の定電圧制御部は、上記フォトカプラに加えて、トランスの２次側の電圧が分圧されたものが参照電圧として入力されるシャントレギュレータを含む。なお、フォトカプラは、シャントレギュレータのカソード側に接続されている。また、シャントレギュレータの参照電圧が入力される端子は、抵抗およびダイオードを介してレギュレータの出力側に接続されている。そして、トランスの２次側の電圧が変動した場合には、その電圧の変動に対応した電流がシャントレギュレータおよびシャントレギュレータのカソード側に接続されるフォトカプラに流れる。これにより、フォトカプラから制御部に帰還電流が出力されて、トランスの２次側の電圧が所定の電圧になるように、制御部によってトランスの出力が制御される。

また、上記スイッチング電源装置では、制御部は、トランスの２次側に過度に大きい電流が流れている状態（過電流状態）を解消して回路全体を保護するための過電流保護回路を含む。この過電流保護回路は、トランスの２次側が過電流状態となっていることを検知した際に、制御部の駆動を停止させる機能を有する。また、上記スイッチング電源装置では、トランスの２次側とレギュレータの入力側とを接続する接続ラインに、トランスの２次側の電圧が過度に大きい過電圧状態となった際に降伏することにより破壊（短絡故障）されて接地されるツェナーダイオード（定電圧素子）が設けられている。このツェナーダイオードは、短絡発生時に短絡電流がレギュレータに流れるのを抑制することによってレギュレータを保護するための保護回路部として機能する。

上記スイッチング電源装置において、短絡発生時（たとえばレギュレータの出力側が短絡した時）には、まず、レギュレータの出力側の電圧が略ゼロになり、レギュレータの出力側に接続されているシャントレギュレータの参照電圧が大きく低下する。これにより、シャントレギュレータおよびフォトカプラに電流が流れなくなることによって、フォトカプラから制御部に帰還電流が出力されなくなるため、制御部は、トランスの２次側の電圧を大幅に増加させる制御を行う。その結果、トランスの２次側が過電圧状態となり、トランスの２次側とレギュレータの入力側との間の接続ラインに設けられたツェナーダイオードが破壊される。このとき、トランスの２次側から接続ラインに過電流（短絡電流）が出力される。そして、この短絡電流は、上記のように破壊（短絡故障）されたツェナーダイオードを介してグランドに流れる。これにより、トランスの２次側のレギュレータに短絡電流が流れるのが抑制されて、短絡発生時にレギュレータが保護される。

特開２００９−１３０９４８号公報

しかしながら、上記特許文献１に開示されたスイッチング電源装置（電源回路）では、短絡発生時にレギュレータ（電圧出力部）を保護するために、トランスの２次側とレギュレータ（電圧出力部）の入力側との間の接続ラインに設けられたツェナーダイオード（定電圧素子）を破壊する必要がある。このため、ツェナーダイオード（定電圧素子）を、短絡発生時にレギュレータを保護するための保護回路部として再利用することができない。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、短絡発生時に電圧出力部を保護するための保護回路部を再利用することが可能な電源回路を提供することである。

上記目的を達成するために、この発明の一の局面による電源回路は、トランスと、トランスの１次側に配置され、トランスの２次側からの電圧の出力を制御する電源制御部と、トランスの２次側からの電圧が入力され、所定の電圧を出力する電圧出力部と、トランスの２次側と電圧出力部の入力側とを接続する接続ラインに設けられ、電圧出力部の出力短絡時に電圧出力部を保護する保護回路部とを備え、保護回路部は、電圧出力部の出力短絡時に接続ラインに供給される電圧が所定のしきい値に達した場合に電流が流れる降伏状態となる定電圧素子と、定電圧素子が降伏状態となったことに応答してトランスの２次側からの短絡電流が接続ラインを介して電圧出力部に流れるのを抑制するように電流経路を切り替えるスイッチ素子とを含む。

この発明の一の局面による電源回路では、上記のように、電圧出力部の出力短絡時に電圧出力部を保護する保護回路部を、電圧出力部の出力短絡時に降伏状態となる定電圧素子と、定電圧素子が降伏状態となったことに応答して短絡電流が接続ラインを介して電圧出力部に流れるのを抑制するように電流経路を切り替えるスイッチ素子とを含むように構成する。これにより、電圧出力部の出力短絡時（トランスの２次側が過電圧状態となるとともに過電流状態となって短絡電流が発生した場合）には、定電圧素子が降伏状態となったことに応答して、スイッチ素子により短絡電流の電流経路が切り替えられて、短絡電流が電圧出力部に流れるのが抑制される。その結果、短絡発生時に定電圧素子が破壊されることなく、電圧出力部が保護されるので、短絡発生時に電圧出力部を保護するための保護回路部を再利用することができる。

上記一の局面による電源回路において、好ましくは、定電圧素子は、電圧出力部の出力短絡時にトランスから接続ラインに供給される電圧が上昇することに基づいて降伏状態となるように構成されており、スイッチ素子は、定電圧素子が破壊されることなく降伏状態となったことに応答して接続ラインを接地することにより、短絡電流が接続ラインを介して電圧出力部に流れるのを抑制するように構成されている。このように構成すれば、短絡発生時に短絡電流をグランドに流すことができるので、容易に、短絡発生時に短絡電流が接続ラインを介して電圧出力部に流れるのを抑制することができる。

この場合、好ましくは、定電圧素子は、接続ラインにカソード側が接続されたツェナーダイオードを含み、スイッチ素子は、ツェナーダイオードのアノード側に制御端子が接続され、ツェナーダイオードが破壊されることなく降伏状態となったことに応答してオン状態となることにより接続ラインを接地するトランジスタを含む。このように構成すれば、ツェナーダイオードとトランジスタとによって、容易に、短絡発生時に接続ラインを接地することができる。

上記定電圧素子がツェナーダイオードを含むとともにスイッチ素子がトランジスタを含む電源回路において、好ましくは、トランスの２次側の電圧に応じた帰還電流を電源制御部にフィードバック出力するフィードバック回路をさらに備え、電源制御部は、フィードバック回路からフィードバック出力される帰還電流に基づいて、トランスの２次側の電圧の出力を制御するように構成されており、電圧出力部の出力短絡時には、フィードバック回路により帰還電流が電源制御部にフィードバック出力されないことによって、電源制御部によりトランスの２次側の電圧を大きくする制御が行われ、これにより、トランスから接続ラインに供給される電圧が上昇し、その結果、ツェナーダイオードが破壊されることなく降伏状態となるとともにトランジスタがオン状態となって接続ラインが接地されるように構成されている。このように構成すれば、短絡発生時には、トランスの２次側の電圧が大きくなることによって接続ラインに供給される電圧も大きくなるので、容易に、短絡発生時にツェナーダイオードを破壊することなく降伏状態にしてトランジスタをオン状態とすることができる。

この場合、好ましくは、電圧出力部の出力短絡時において、ツェナーダイオードが破壊されることなく降伏状態となるとともにトランジスタがオン状態となって接続ラインが接地された際には、トランスの２次側の短絡電流に対応する電流がトランスの１次側にも流れるように構成されており、電源制御部は、短絡電流に対応する電流がトランスの１次側に流れることに基づいて駆動を停止するように構成されている。このように構成すれば、短絡発生時には、トランスの２次側の短絡電流に対応する電流がトランスの１次側に流れることに基づいて、電源制御部の駆動が停止される。これにより、トランスの２次側への電圧の出力も停止されるので、トランスの２次側の回路や素子などを確実に保護することができる。

上記定電圧素子がツェナーダイオードを含むとともにスイッチ素子がトランジスタを含む電源回路において、好ましくは、保護回路部は、ツェナーダイオードとトランジスタとの間に設けられた抵抗素子をさらに含む。このように構成すれば、抵抗素子によって、短絡発生時におけるトランスの２次側の過電圧がトランジスタの制御端子に直接印加されるのを抑制することができる。その結果、制御端子に過電圧が直接印加されることに起因してトランジスタが破壊されるのを抑制することができる。

本発明によれば、上記のように、短絡発生時に電圧出力部を保護するための保護回路部を再利用することができる。

本発明の一実施形態による電源回路の回路図である。

以下、本発明の実施形態を図面に基づいて説明する。

図１を参照して、本発明の一実施形態による電源回路１００の構成について説明する。

図１に示すように、電源回路１００は、トランス１と、トランス１の１次側に配置されたＩＣ２と、トランス１の２次側に配置されたレギュレータ３と、フィードバック回路４と、トランス１の２次側に配置された保護回路部５とを備えている。なお、ＩＣ２は、本発明の「電源制御部」の一例である。また、レギュレータ３は、本発明の「電圧出力部」の一例である。

トランス１は、１次側に配置された１次巻線１ａおよび補助巻線１ｂと、２次側に配置された２次巻線１ｃとを含むように構成されている。１次巻線１ａの一方端は、図示しないダイオードブリッジなどの整流回路などを介して外部電源（交流電源）１０に接続されている。これにより、１次巻線１ａは、外部電源１０から供給される電力（電源）に基づいて励起されるように構成されている。また、２次巻線１ｃは、１次巻線１ａが励起されることによって励起されるように構成されている。また、補助巻線１ｂは、１次巻線１ａおよび２次巻線１ｃが励起されることによって励起されるように構成されている。なお、１次巻線１ａの巻方向と補助巻線１ｂの巻方向とは、反対である。また、補助巻線１ｂの巻方向と２次巻線１ｃの巻方向とは、同じである。

また、ＩＣ２とトランス１の１次巻線１ａとの間には、ＦＥＴ（電界効果型トランジスタ）６が設けられている。ＩＣ２の端子２ａは、抵抗Ｒ１を介してＦＥＴ６のゲートＧに接続されている。また、ＦＥＴ６のドレインＤは、トランス１の１次巻線１ａの他方端に接続されている。また、ＦＥＴ６のソースＳは、センシングのための抵抗Ｒ２を介して接地されている。そして、ＩＣ２の発振によりＦＥＴ６がオンオフすることによって、トランス１の１次側（１次巻線１ａ）の電圧が変圧されて２次側（２次巻線１ｃ）に伝達されるように構成されている。

レギュレータ３は、トランス１の２次巻線１ｃから出力されてレギュレータ３に入力される電圧（Ｖ１）を所定の電圧（Ｖ２）に変換して負荷２０側に出力するように構成されている。また、フィードバック回路４は、トランス１の２次側の電圧（トランス１の２次巻線１ｃから出力される電圧）に応じた帰還電流をトランス１の１次側のＩＣ２にフィードバック出力するように構成されている。

ここで、ＩＣ２は、トランス１の２次側の電圧の出力を制御する機能を有するように構成されている。具体的には、ＩＣ２は、フィードバック回路４の後述するフォトカプラ４２からフィードバック出力される帰還電流に基づいて発振の周期を調整することにより、トランス１の２次側の電圧を調整する動作（詳細は、後述する）を行うように構成されている。なお、ＩＣ２の端子２ｃは、抵抗Ｒ２を介して接地されている。また、ＩＣ２の端子２ｄは、接地されている。

また、ＩＣ２は、端子２ｃを介して抵抗Ｒ２の接地されていない側（ＦＥＴ６のソースＳ側）の電位を検出することによって、トランス１の１次側に過電流（後述するトランス１の２次側の短絡電流に対応する電流）が流れているか否かを検知するように構成されている。そして、ＩＣ２は、トランス１の１次側に過電流が流れていることを検知した場合に、駆動を停止するように構成されている。なお、ＩＣ２は、上記のような動作を、トランス１の補助巻線１ｂから供給される電力（電源）に基づいて行うように構成されている。

ＩＣ２とトランス１の補助巻線１ｂとの間には、トランス１の補助巻線１ｂから供給される電力を整流するダイオードＤ１と、ダイオードＤ１によって整流された電力を平滑化する電界コンデンサＣ１とが接続されている。ダイオードＤ１のアノード側は、トランス１の補助巻線１ｂの一方端に接続されているとともに、ダイオードＤ１のカソード側は、ＩＣ２の端子２ｄに接続されている。また、電解コンデンサＣ１の一方電極側は、ダイオードＤ１のカソード側に接続されているとともに、電界コンデンサＣ１の他方電極側は、接地されている。

ここで、本実施形態では、トランス１の２次側（２次巻線１ｃ）とレギュレータ３の入力側とを接続する接続ラインＬには、レギュレータ３の出力短絡時にレギュレータ３を保護する保護回路部５が設けられている。この保護回路部５は、レギュレータ３の出力短絡時にトランス１の２次側で発生する短絡電流が接続ラインＬを介してレギュレータ３に流れるのを抑制することにより、レギュレータ３の出力短絡時にレギュレータ３を保護するように構成されている。具体的には、保護回路部５は、レギュレータ３の出力短絡時に接続ラインＬを接地して、短絡電流の電流経路を経路Ａ１からＡ２（図１の一点鎖線参照）に切り替えることにより、短絡電流が接続ラインＬを介してレギュレータ３に流れるのを抑制するように構成されている。

保護回路部５は、接続ラインＬに接続されたツェナーダイオード５１およびＦＥＴ５２と、ツェナーダイオード５１とＦＥＴ５２との間に設けられた抵抗５３とを含む。ツェナーダイオード５１のカソード側は、接続ラインＬに接続されている。また、ツェナーダイオード５１のアノード側は、抵抗５３の一方端に接続されている。また、ＦＥＴ５２のドレインＤは、接続ラインＬに接続されている。また、ＦＥＴ５２のゲート（制御端子）Ｇは、抵抗５３の他方端に接続されている。また、ＦＥＴ５２のソースＳは、接地されている。なお、ツェナーダイオード５１、ＦＥＴ５２および抵抗５３は、それぞれ、本発明の「定電圧素子」、「トランジスタ」および「抵抗素子」の一例である。

ツェナーダイオード５１は、レギュレータ３の出力短絡時にトランス１の２次巻線１ｃから接続ラインＬに供給される電圧が上昇すること（詳細は、後述する）に基づいて降伏するように構成されている。具体的には、ツェナーダイオード５１は、レギュレータ３の出力短絡時にトランス１の２次巻線２ｃから接続ラインＬに供給される電圧が上昇して所定のしきい値（降伏電圧）に達した場合にカソード側からアノード側に電流が流れる降伏状態となるように構成されている。また、ＦＥＴ５２は、ツェナーダイオード５１が破壊されることなく降伏したことに応答してオン状態となるとともに、オン状態となることにより接続ラインＬを接地するように構成されている。これにより、ＦＥＴ５２は、レギュレータ３の出力短絡時にトランス１の２次側で発生する短絡電流の電流経路を経路Ａ１からＡ２（図１の一点鎖線参照）に切り替えるように構成されている。

なお、トランス１の２次巻線１ｃとレギュレータ３（保護回路部５）との間の接続ラインＬには、２次巻線１ｃから出力される電力を整流するダイオードＤ２と、ダイオードＤ２によって整流された電力を平滑化する電解コンデンサＣ２とが設けられている。ダイオードＤ２のアノード側は、トランス１の２次巻線１ｃの接地されていない一方端に接続されているとともに、ダイオードＤ２のカソード側は、レギュレータ３の入力側に接続されている。また、電解コンデンサＣ２の一方電極側は、ダイオードＤ２のカソード側に接続されているとともに、電解コンデンサＣ２の他方電極側は、接地されている。

また、フィードバック回路４は、接続ラインＬにカソード側が接続されるシャントレギュレータ４１と、シャントレギュレータ４１に接続され、トランス１の２次側の電圧に応じた帰還電流をＩＣ２に出力するフォトカプラ４２とを含む。シャントレギュレータ４１のカソード側は、抵抗Ｒ３およびＲ４を介して接続ラインＬに接続されている。なお、抵抗Ｒ３は、シャントレギュレータ４１およびフォトカプラ４２に流れる電流を調整する機能を有する。また、シャントレギュレータ４１のカソード側は、フォトカプラ４２の端子４２ａに接続されている。また、シャントレギュレータ４１のカソード側と、シャントレギュレータ４１の参照電圧Ｖｒｅｆが入力される端子との間には、レギュレータ３から出力される電圧が共振するのを抑制する機能（位相補償機能）を有する抵抗Ｒ５およびコンデンサＣ３が設けられている。

また、シャントレギュレータ４１の参照電圧Ｖｒｅｆが入力される端子は、抵抗Ｒ６およびＲ７を介して接続ラインＬに接続されている。また、抵抗Ｒ７には、接地された抵抗Ｒ８が接続されている。すなわち、抵抗Ｒ６、Ｒ７およびＲ８は、直列に接続されているとともに、シャントレギュレータ４１の参照電圧Ｖｒｅｆが入力される端子は、抵抗Ｒ７とＲ８との間に接続されている。これにより、シャントレギュレータ４１の参照電圧Ｖｒｅｆが入力される端子には、抵抗Ｒ６、Ｒ７およびＲ８により調整されるトランス１の２次側の電圧（２次巻線１ｃから出力されて接続ラインＬを介してレギュレータ３の入力側に供給される電圧Ｖ１）の分圧が入力される。

フォトカプラ４２の端子４２ｂは、抵抗Ｒ３を介して接続ラインＬに接続されている。また、フォトカプラ４２の端子４２ａは、シャントレギュレータ４１のカソード側およびアノード側を介して接地されている。これにより、トランス１の２次側の電流（２次巻線１ｃから出力されて接続ラインＬを介してレギュレータ３の入力側に流れる電流）は、抵抗Ｒ３、フォトカプラ４２の端子４２ｂ、４２ａ、および、シャントレギュレータ４１を経由してグランドに流れるように構成されている。そして、このようにフォトカプラ４２の端子４２ｂおよび４２ａを経由して電流が流れる場合に、フォトカプラ４２の端子４２ｃからＩＣ２に帰還電流が出力されるように構成されている。なお、フォトカプラ４２の端子４２ａと端子４２ｂとは、抵抗Ｒ４を介して接続されている。この抵抗Ｒ４は、フォトカプラ４２に暗電流（フォトカプラ４２を誤動作させる微弱な電流）が流れるのを抑制する機能を有する。また、フォトカプラ４２の端子４２ｃは、ＩＣ２の端子２ｅに接続されている。また、フォトカプラ４２の端子４２ｄは、接地されている。

また、シャントレギュレータ４１の参照電圧Ｖｒｅｆが入力される端子は、抵抗Ｒ９およびダイオードＤ３を介してレギュレータ３の出力側に接続されている。具体的には、シャントレギュレータ４１の参照電圧Ｖｒｅｆが入力される端子は、抵抗Ｒ９を介してダイオードＤ３のアノード側に接続されている。そして、ダイオードＤ３のカソード側は、レギュレータ３の出力側に接続されている。ここで、レギュレータ３の出力短絡時には、レギュレータ３の出力側の電位が略ゼロになる。このため、レギュレータ３の出力短絡時には、トランス１の２次側の電流（２次巻線１ｃから出力されて接続ラインＬを介してレギュレータ３の入力側に流れる電流）は、フォトカプラ４２を経由せずに、抵抗Ｒ６、Ｒ７、Ｒ９およびダイオードＤ３を経由してレギュレータ３の出力側に流れる。これにより、本実施形態では、レギュレータ３の出力短絡時には、フォトカプラ４２に電流が流れないため、フォトカプラ４２からＩＣ２に帰還電流がフィードバック出力されないように構成されている。

次に、図１を参照して、本発明の一実施形態による電源回路１００の通常時および短絡発生時における動作について説明する。

（通常時）
たとえば、トランス１の２次側の電圧（Ｖ１）が降下したとする。このとき、トランス１の２次側の電圧の分圧が入力されるシャントレギュレータ４１の参照電圧Ｖｒｅｆも低下する。これにより、シャントレギュレータ４１のカソード側からアノード側に流れる電流（フォトカプラ４２に流れる電流）が減少するとともに、帰還電流（フォトカプラ４２の端子４２ｃからＩＣ２に出力される電流）が減少する。そして、ＩＣ２は、帰還電流が減少したことに基づいて、トランス１の２次側の電圧が降下したと判断し、トランス１の２次側の電圧を大きくするように、発振の周期を小さくする動作を行う。その結果、トランス１の２次側の電圧（Ｖ１）が上昇して、トランス１の２次側の電圧（Ｖ１）が所定の電圧に保持される。

また、トランス１の２次側の電圧（Ｖ１）が上昇した場合には、シャントレギュレータ４１の参照電圧Ｖｒｅｆが上昇し、帰還電流が増加する。そして、ＩＣ２は、帰還電流が増加したことに基づいて、トランス１の２次側の電圧が上昇したと判断し、トランス１の２次側の電圧を小さくするように、発振の周期を大きくする動作を行う。その結果、トランス１の２次側の電圧（Ｖ１）が降下して、トランス１の２次側の電圧（Ｖ１）が所定の電圧に保持される。なお、通常時においては、保護回路部５のツェナーダイオード５１が降伏しないので、保護回路部５のＦＥＴ５２はオフ状態となっている。これにより、通常時においては、トランス１の２次側の電流（２次巻線１ｃから接続ラインＬを介してレギュレータ３の入力側に流れる電流）は、経路Ａ１（図１の一点鎖線参照）を通るように流れている。

（短絡発生時）
短絡発生時（レギュレータ３の出力短絡時）には、レギュレータ３の出力側の電位が略ゼロになるので、シャントレギュレータ４１の参照電圧Ｖｒｅｆも略ゼロになる。これにより、トランス１の２次側の電流（２次巻線１ｃから出力されて接続ラインＬを介してレギュレータ３の入力側に流れる電流）は、フォトカプラ４２を経由せずに、抵抗Ｒ６、Ｒ７、Ｒ９およびダイオードＤ３を経由してレギュレータ３の出力側に流れる。その結果、フォトカプラ４２からＩＣ２に帰還電流が出力されなくなる。そして、ＩＣ２は、フォトカプラ４２から帰還電流が出力されなくなったことに基づいて、トランス１の２次側の電圧が降下したと判断し、トランス１の２次側の電圧を大きくするように、発振の周期を小さくする動作を行う。

ここで、短絡発生時においては、フォトカプラ４２からＩＣ２に帰還電流が出力されない状態が続くので、ＩＣ２は、トランス１の２次側の電圧（２次巻線１ｃから出力されて接続ラインＬを介してレギュレータ３の入力側に供給される電圧Ｖ１）を大きくする動作（発振の周期を小さくする動作）をし続ける。この場合には、トランス１の２次側の電圧（Ｖ１）が上昇し続けるので、トランス１の２次側の電圧が過度に大きい状態（過電圧状態）となる。これにより、接続ラインＬに接続された保護回路部５のツェナーダイオード５１に印加される電圧が、ツェナーダイオード５１の降伏電圧よりも大きくなって、ツェナーダイオード５１が破壊されることなく降伏する。その結果、破壊されることなく降伏したツェナーダイオード５１および抵抗５３を介してＦＥＴ５２のゲート（制御端子）Ｇに電圧が印加され、ＦＥＴ５２がオン状態となる。

そして、上記のようにＦＥＴ５２がオン状態となると、接続ラインＬがＦＥＴ５２のドレインＤおよびソースＳを介して接地される。これにより、短絡発生時においては、トランス１の２次側の電流（２次巻線１ｃから出力されて接続ラインＬを介してレギュレータ３の入力側に流れる電流）の電流経路が経路Ａ１からＡ２（図１の一点鎖線参照）へと切り替えられる。このとき、上記のように、トランス１の２次巻線１ｃから出力される電圧が上昇し続けているので、トランス１の２次側の電流も大きくなる。そして、トランス１の２次側の電流が過度に大きい状態（過電流状態）となり、トランス１の２次側に過電流（短絡電流）が発生する。この短絡電流は、上記のように、オン状態となったＦＥＴ５２のドレインＤおよびソースＳを経由してグランドに流れる。これにより、短絡発生時にレギュレータ３に短絡電流が流れ込むのが抑制されるので、レギュレータ３が保護される。

なお、短絡発生時においては、上記のように、ＩＣ２は、トランス１の２次側の電圧を大きくする動作（発振の周期を小さくする動作）をし続けているので、ＩＣ２の端子２ａにゲートＧが接続されたＦＥＴ６のスイッチング頻度が高くなる。したがって、短絡発生時にトランス１の２次側の電圧が上昇すると、トランス１の１次側の電圧も上昇する。すなわち、トランス１の２次側に短絡電流が流れると、その短絡電流に対応する電流（過電流）がトランス１の１次側に流れる。このとき、ＩＣ２は、端子２ｃを介して抵抗Ｒ２の接地されていない側（ＦＥＴ６のソースＳ側）の電位を検出することにより、トランス１の１次側に過電流（トランス１の２次側の短絡電流に対応する電流）が流れていることを検知して、駆動を停止する。これにより、ＩＣ２によるトランス１の２次側の電圧を大きくする動作が停止され、トランス１の２次側の過電圧状態が解消されるとともに、トランス１の２次側の過電流状態が解消される。

本実施形態では、上記のように、レギュレータ３の出力短絡時にレギュレータ３を保護する保護回路部５を、レギュレータ３の出力短絡時に降伏状態となるツェナーダイオード５１と、ツェナーダイオード５１が降伏状態となったことに応答して短絡電流が接続ラインＬを介してレギュレータ３に流れるのを抑制するように、電流経路を経路Ａ１からＡ２（図１の一点鎖線参照）に切り替えるＦＥＴ５２とを含むように構成する。これにより、レギュレータ３の出力短絡時（トランス１の２次側が過電圧状態となるとともに過電流状態となって短絡電流が発生した場合）には、ツェナーダイオード５１が破壊されることなく降伏したことに応答して、ＦＥＴ５２により短絡電流の電流経路が経路Ａ１からＡ２に切り替えられ、短絡電流がレギュレータ３に流れるのが抑制される。その結果、短絡発生時にツェナーダイオード５１が破壊されることなく、レギュレータ３が保護されるので、短絡発生時にレギュレータ３を保護するための保護回路部５を再利用することができる。

また、本実施形態では、上記のように、ツェナーダイオード５１を、レギュレータ３の出力短絡時にトランス１から接続ラインＬに供給される電圧が上昇することに基づいて降伏するように構成し、ＦＥＴ５２を、ツェナーダイオード５１が破壊されることなく降伏したことに応答して接続ラインＬを接地することにより、短絡電流が接続ラインＬを介してレギュレータ３に流れるのを抑制するように構成する。これにより、短絡発生時に短絡電流をグランドに流すことができるので、容易に、短絡発生時に短絡電流が接続ラインＬを介してレギュレータ３に流れるのを抑制することができる。

また、本実施形態では、上記のように、レギュレータ３の出力短絡時には、フィードバック回路４により帰還電流がＩＣ２にフィードバック出力されないことによって、ＩＣ２によりトランス１の２次側の電圧を大きくする制御が行われ、これにより、トランス１から接続ラインＬに供給される電圧が上昇し、その結果、ツェナーダイオード５１が破壊されることなく降伏するとともにＦＥＴ５２がオン状態となって接続ラインＬが接地されるように電源回路１００を構成する。これにより、短絡発生時には、トランス１の２次側の電圧が大きくなることによって接続ラインＬに供給される電圧も大きくなるので、容易に、短絡発生時にツェナーダイオード５１を破壊することなく降伏させてＦＥＴ５２をオン状態とすることができる。

また、本実施形態では、上記のように、レギュレータ３の出力短絡時において、ツェナーダイオード５１が破壊されることなく降伏するとともにＦＥＴ５２がオン状態となって接続ラインＬが接地された際には、トランス１の２次側の短絡電流に対応する電流がトランス１の１次側にも流れるように電源回路１００を構成し、ＩＣ２を、短絡電流に対応する電流がトランス１の１次側に流れることに基づいて駆動を停止するように構成する。これにより、短絡発生時には、トランス１の２次側の短絡電流に対応する電流がトランス１の１次側に流れることに基づいて、ＩＣ２の駆動が停止される。その結果、トランス１の２次側への電圧の出力も停止されるので、トランス１の２次側の回路や素子などを確実に保護することができる。

また、本実施形態では、上記のように、保護回路部５のツェナーダイオード５１とＦＥＴ５２との間に抵抗５３を設ける。これにより、抵抗５３によって、短絡発生時におけるトランス１の２次側の過電圧がＦＥＴ５２の制御端子に直接印加されるのを抑制することができる。その結果、制御端子に過電圧が直接印加されることに起因してＦＥＴ５２が破壊されるのを抑制することができる。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記実施形態では、保護回路部を、ツェナーダイオード（定電圧素子）とＦＥＴ（スイッチ素子）と抵抗（抵抗素子）とを含むように構成する例を示したが、本発明はこれに限らない。本発明では、保護回路部がツェナーダイオードとＦＥＴとを含むように構成されていればよく、保護回路部に抵抗が設けられていなくてもよい。

また、上記実施形態では、本発明の定電圧素子としてツェナーダイオードを用いる例を示したが、本発明はこれに限らない。本発明では、定電圧素子として、ツェナーダイオード以外の定電圧素子（たとえば、アバランシェダイオード）を用いてもよい。

また、上記実施形態では、本発明のスイッチ素子としてＦＥＴ（電界効果型トランジスタ）を用いる例を示したが、本発明はこれに限らない。本発明では、スイッチ素子として、ＦＥＴ以外のトランジスタ（たとえば、バイポーラトランジスタ）を用いてもよいし、トランジスタ以外のスイッチ素子（たとえば、サイリスタなどの半導体素子）を用いてもよい。

１ トランス
２ ＩＣ（電源制御部）
３ レギュレータ（電圧出力部）
４ フィードバック回路
５ 保護回路部
５１ ツェナーダイオード（定電圧素子）
５２ ＦＥＴ（スイッチ素子、トランジスタ）
５３ 抵抗（抵抗素子）
１００ 電源回路
Ｇ ゲート（制御端子）
Ｌ 接続ライン

Claims (6)

1. トランスと、
   前記トランスの１次側に配置され、前記トランスの２次側からの電圧の出力を制御する電源制御部と、
   前記トランスの２次側からの電圧が入力され、所定の電圧を出力する電圧出力部と、
   前記トランスの２次側と前記電圧出力部の入力側とを接続する接続ラインに設けられ、前記電圧出力部の出力短絡時に前記電圧出力部を保護する保護回路部とを備え、
   前記保護回路部は、前記電圧出力部の出力短絡時に前記接続ラインに供給される電圧が所定のしきい値に達した場合に電流が流れる降伏状態となる定電圧素子と、前記定電圧素子が前記降伏状態となったことに応答して前記トランスの２次側からの短絡電流が前記接続ラインを介して前記電圧出力部に流れるのを抑制するように電流経路を切り替えるスイッチ素子とを含む、電源回路。
2. 前記定電圧素子は、前記電圧出力部の出力短絡時に前記トランスから前記接続ラインに供給される電圧が上昇することに基づいて前記降伏状態となるように構成されており、
   前記スイッチ素子は、前記定電圧素子が破壊されることなく前記降伏状態となったことに応答して前記接続ラインを接地することにより、前記短絡電流が前記接続ラインを介して前記電圧出力部に流れるのを抑制するように構成されている、請求項１に記載の電源回路。
3. 前記定電圧素子は、前記接続ラインにカソード側が接続されたツェナーダイオードを含み、
   前記スイッチ素子は、前記ツェナーダイオードのアノード側に制御端子が接続され、前記ツェナーダイオードが破壊されることなく前記降伏状態となったことに応答してオン状態となることにより前記接続ラインを接地するトランジスタを含む、請求項２に記載の電源回路。
4. 前記トランスの２次側の電圧に応じた帰還電流を前記電源制御部にフィードバック出力するフィードバック回路をさらに備え、
   前記電源制御部は、前記フィードバック回路からフィードバック出力される前記帰還電流に基づいて、前記トランスの２次側の電圧の出力を制御するように構成されており、
   前記電圧出力部の出力短絡時には、前記フィードバック回路により前記帰還電流が前記電源制御部にフィードバック出力されないことによって、前記電源制御部により前記トランスの２次側の電圧を大きくする制御が行われ、これにより、前記トランスから前記接続ラインに供給される電圧が上昇し、その結果、前記ツェナーダイオードが破壊されることなく前記降伏状態となるとともに前記トランジスタがオン状態となって前記接続ラインが接地されるように構成されている、請求項３に記載の電源回路。
5. 前記電圧出力部の出力短絡時において、前記ツェナーダイオードが破壊されることなく前記降伏状態となるとともに前記トランジスタがオン状態となって前記接続ラインが接地された際には、前記トランスの２次側の前記短絡電流に対応する電流が前記トランスの１次側にも流れるように構成されており、
   前記電源制御部は、前記短絡電流に対応する電流が前記トランスの１次側に流れることに基づいて駆動を停止するように構成されている、請求項４に記載の電源回路。
6. 前記保護回路部は、前記ツェナーダイオードと前記トランジスタとの間に設けられた抵抗素子をさらに含む、請求項３〜５のいずれか１項に記載の電源回路。

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