JP2015180127A5 - - Google Patents
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Description
この発明は、制御回路にオン・オフ制御されるスイッチング素子によって入力電圧をスイッチングして、そのスイッチング素子がオンの期間に昇圧トランスの励磁巻線に励磁電流を流し、そのスイッチング素子がオフの期間に前記昇圧トランスの出力巻線から交流半波波形の出力電圧を出力するインバータ装置において、上記の目的を達成するため、上記入力電圧の状態を電圧で検出する入力電圧検出手段と、上記出力電圧の状態を瞬時値に対応した電圧で検出する出力電圧検出手段と、その出力電圧検出手段による出力電圧検出信号に基づいて、上記出力電圧が発生している出力発生期間を検出する出力発生期間検出手段と、上記入力電圧検出手段による入力電圧検出信号と上記出力電圧検出手段による出力電圧検出信号とを比較して、上記出力電圧検出信号が上記入力電圧検出信号を超える出力大期間を検出する比較手段と、その比較手段が検出した出力大期間を示す情報を、上記出力発生期間検出手段によって上記出力発生期間が検出されなくなる次の期間へ移行させる移行手段とを有し、その移行手段によって移行された上記出力大期間を示す情報に基づいて、上記制御回路が上記スイッチング素子をオンにする期間を調整することを特徴とする。
この発明によるインバータ装置は、入力電圧が変化しても交流出力電圧の波高値電圧を一定に制御することができる。
トランスT1,T2の励磁巻線Np1,Np2の並列回路に並列に接続した、ダイオードD1とコンデンサC1の直列回路はスナバ回路を構成している。抵抗R1は、入力電圧Vin(DC)によって制御IC12に起動電圧を供給するための抵抗である。
各トランスT1,T2は、その出力巻線Ns1,Ns2のインダクタンスLsと分布容量Cs及び負荷2の負荷容量Coとによる共振回路で共振し、出力電圧が共振の鋭さに比例する共振トランスであるのが望ましい。
負荷2は、この実施形態ではプラズマ発生用の放電電極とカウンタ電極を有する放電部を備え、インバータ装置1から出力される交流電圧が放電電極とカウンタ電極との間に印加されることによってプラズマを発生する。放電電極とカウンタ電極との間に負荷容量Coを有する。
各トランスT1,T2は、その出力巻線Ns1,Ns2のインダクタンスLsと分布容量Cs及び負荷2の負荷容量Coとによる共振回路で共振し、出力電圧が共振の鋭さに比例する共振トランスであるのが望ましい。
負荷2は、この実施形態ではプラズマ発生用の放電電極とカウンタ電極を有する放電部を備え、インバータ装置1から出力される交流電圧が放電電極とカウンタ電極との間に印加されることによってプラズマを発生する。放電電極とカウンタ電極との間に負荷容量Coを有する。
なお、昇圧トランス10を構成する複数のトランスのいずれか1個に補助巻線Nhと第3次巻線Ndを設けるため、複数のトランスが完全に同じ特性を持つようにするのは難しいが、補助巻線Nhや第3次巻線Ndの出力電力量は小さいので問題はない。
また、昇圧トランス10を構成する複数のトランスのいずれか1個の出力巻線にタップを出し、出力巻線の一部によって、出力電圧Voutと同期して、波高値がその出力電圧Voutより小さい波形の電圧を発生させて、出力電圧検出信号Soutとしてもよい。
しかし、昇圧トランスを複数のトランスで構成することは、この発明に必須のことではなく、1個のトランスで構成してもよい。
また、昇圧トランス10を構成する複数のトランスのいずれか1個の出力巻線にタップを出し、出力巻線の一部によって、出力電圧Voutと同期して、波高値がその出力電圧Voutより小さい波形の電圧を発生させて、出力電圧検出信号Soutとしてもよい。
しかし、昇圧トランスを複数のトランスで構成することは、この発明に必須のことではなく、1個のトランスで構成してもよい。
そこで、2個のトランスに蓄積される励磁エネルギーεは、トランス2個の励磁電流の最終値(スイッチング素子Qに流れる電流Id(Q))で決まるから、
ε=(1/2)・(Lp/2)・Id(Q)2 ・・・(1)
また、スイッチング素子Qがオンし始めてからオフするまでの時間をTon時間とすると、ごく小さい時間軸では微分となり、励磁電流の最終値Id(Q)は、次式になる。
Id(Q)=Vin・Ton/Lp ・・・(2)
(1)式に(2)式を代入すると
ε=(1/4)・Lp・(Vin・Ton/Lp)2
=(Vin・Ton)2/4Lp ・・・・(3)
*1周期における2個のトランスに印加するエネルギー量になる。
ε=(1/2)・(Lp/2)・Id(Q)2 ・・・(1)
また、スイッチング素子Qがオンし始めてからオフするまでの時間をTon時間とすると、ごく小さい時間軸では微分となり、励磁電流の最終値Id(Q)は、次式になる。
Id(Q)=Vin・Ton/Lp ・・・(2)
(1)式に(2)式を代入すると
ε=(1/4)・Lp・(Vin・Ton/Lp)2
=(Vin・Ton)2/4Lp ・・・・(3)
*1周期における2個のトランスに印加するエネルギー量になる。
故に、昇圧トランス10をn個のトランスで構成した場合のエネルギー量は、次式になる。
ε=(Vin・Ton)2/(2n・Lp) ・・・・(4)
したがって、出力電力は、(4)式にあるトランスに如何にエネルギーを溜め込むかにかかっており、Tonが一定であれば、直角三角形の斜辺の傾きである(2)式のVin/Lpとなる。
ε=(Vin・Ton)2/(2n・Lp) ・・・・(4)
したがって、出力電力は、(4)式にあるトランスに如何にエネルギーを溜め込むかにかかっており、Tonが一定であれば、直角三角形の斜辺の傾きである(2)式のVin/Lpとなる。
このLpは、直流重畳特性NI(巻数Nと電流Iの積)のリニヤな部分のみに依存される。また、Vinが、ACになれば、交流の時間ごとの電圧変化にも依存し、DCであれば、電圧偏差に依存される。このように出力電力の大きさを決定しているのは、励磁電流Ipである。入力電圧Vinと負荷が固定であれば、励磁電流Ipは、VinとTonの積に応じた変化が強いられる。
そこで、入力電圧検出信号Sinを基準にする。そして、OFF期間に出力電圧検出信号Soutと比較し、出力電圧検出信号Soutが入力電圧検出信号Sinを上回っていた出力大期間の信号を、次のON期間へ移行(シフト)させる。
(e)は、上記出力大期間信号Scの出力大期間(Sout>Sinの期間)を示す情報を、ゼロクロス信号Zxがローレベルになる(出力発生期間が検出されなくなる)次のON期間へシフト(移行)させた信号の波形を示す。その移行手段については図3によって後述する。
この移行された出力大期間を示す情報に基づいて、図1における制御IC12に、スイッチング素子Qを実際にオンにする期間であるON時間を調整させる。
この移行された出力大期間を示す情報に基づいて、図1における制御IC12に、スイッチング素子Qを実際にオンにする期間であるON時間を調整させる。
次に、図3において、(a)は図1における発振器17が出力するクロック信号CLKであり、図示の都合上スイッチング周波数の6倍の周波数(周期は1/6)の例で示したが、実際には10倍以上の周波数であるのが望ましい。このクロック信号CLKの周波数が高い方が分解能が高くなり、シフトレジスタ19による出力大期間信号Scの取り込み誤差が、スイッチング周期を20分割する場合は5%、10分割する場合は10%になる。
(c)の太い破線で示す波形は、比較回路18による比較の結果、出力電圧検出信号Soutの値(レベル)が入力電圧検出信号Sinの値(レベル)を超えている期間を検出した出力大期間信号Scを示す。この出力大期間信号Scがハイレベルの期間が、Sout>Sinの期間である。
この出力大期間信号Scを6段のシフトレジスタ19のデータ入力とし、クロック信号CLKをクロック端子に入力してそれを取り込んでシフトさせたときのシフトレジスタ19の各段のデータを(b)に示す。このシフトレジスタ19は、クロック信号CLKの立ち上がりでデータをラッチするので、その時、出力大期間信号Scがハイになっていれば“1”がラッチされ、ローになっていれば“0”がラッチされる。
この出力大期間信号Scを6段のシフトレジスタ19のデータ入力とし、クロック信号CLKをクロック端子に入力してそれを取り込んでシフトさせたときのシフトレジスタ19の各段のデータを(b)に示す。このシフトレジスタ19は、クロック信号CLKの立ち上がりでデータをラッチするので、その時、出力大期間信号Scがハイになっていれば“1”がラッチされ、ローになっていれば“0”がラッチされる。
(h)は、クロック信号CLKと反転ゼロクロス信号/ZxとをAND回路20を通してアンドをとった信号で、反転ゼロクロス信号/ZxがハイのON期間中のみ出力されるクロック信号である。このD−FF回路21も、このクロック信号の立ち上がりでデータ端子Dの入力データをラッチしてQ端子に出力する。
そこで、(d)に示したシフトレジスタ19から出力されるシフトされた出力大期間信号SSciを(g)に示したクロック信号CLK(ON)の立ち上がりで、D−FF回路21にラッチする。そのD−FF回路21のQ端子の出力信号は(h)に示す波形になる。
そこで、(d)に示したシフトレジスタ19から出力されるシフトされた出力大期間信号SSciを(g)に示したクロック信号CLK(ON)の立ち上がりで、D−FF回路21にラッチする。そのD−FF回路21のQ端子の出力信号は(h)に示す波形になる。
そこで、図1の実施形態ではAND回路22を設けて、D−FF回路21から出力される信号SSciRと(f)に示した反転ゼロクロス信号/Zxとのアンドをとって、図3の(i)に示す信号を出力するようにした。このAND回路22が、ゼロクロス回路15によって出力発生期間が検出された(/Zxがローの)期間には、出力大期間を示す情報(信号SSci)の制御IC12への伝達を禁止する手段に相当する。
このAND回路22の出力信号を図1におけるトランジスタTrのベースに印加する。それによって、その信号がハイレベルの期間、すなわち直前のOFF期間で出力電圧検出信号Soutが入力電圧検出信号Sinを超えていた(Sout>Sin)期間だけ、トランジスタTrをオン状態にする。すると、制御IC12のトランジスタTrを接続している端子が、その期間だけアース電位になり、Sout>Sinだった時間の情報が制御IC12に伝達される。
このAND回路22の出力信号を図1におけるトランジスタTrのベースに印加する。それによって、その信号がハイレベルの期間、すなわち直前のOFF期間で出力電圧検出信号Soutが入力電圧検出信号Sinを超えていた(Sout>Sin)期間だけ、トランジスタTrをオン状態にする。すると、制御IC12のトランジスタTrを接続している端子が、その期間だけアース電位になり、Sout>Sinだった時間の情報が制御IC12に伝達される。
この実施形態によれば、図4の(a)に示すように、入力電圧検出信号Sinが、ゆるい傾斜で直線的に変化し、その電圧レベルが同図に実線で示す基準値から、太い破線で示す最大値と、点線で示す最小値の間で変動する。
また、同図には出力電圧検出信号Soutの波形も点線で示している。したがって、入力電圧検出信号Sinと出力電圧検出信号Soutの値を比較して、出力電圧検出信号Soutの値の方が大きい期間を示す出力大期間信号Scは、図4の(b)に示すようになる。
この場合、同図に、長短の矢印範囲で示す情報によって、制御IC12がスイッチング素子QをオンにするON時間を調整して、出力電圧の波高値を一定にするように制御する。
このようにすると、入力電圧の変動の検出精度がよくなる。
また、同図には出力電圧検出信号Soutの波形も点線で示している。したがって、入力電圧検出信号Sinと出力電圧検出信号Soutの値を比較して、出力電圧検出信号Soutの値の方が大きい期間を示す出力大期間信号Scは、図4の(b)に示すようになる。
この場合、同図に、長短の矢印範囲で示す情報によって、制御IC12がスイッチング素子QをオンにするON時間を調整して、出力電圧の波高値を一定にするように制御する。
このようにすると、入力電圧の変動の検出精度がよくなる。
1:インバータ装置 2:負荷(プラズマ発生用の放電部)
10:昇圧トランス 11:全波整流回路 12:制御IC(制御回路)
13:補助電源回路 14:入力電圧検出回路(入力電圧検出手段)
15:ゼロクロス回路(出力発生期間検出手段) 16:反転回路
17:発振器(OSC) 18:比較回路(比較手段)
19:シフトレジスタ(移行手段) 20,22:AND回路 21:D−FF回路
Q:スイッチング素子 T1,T2:トランス Np1,Np2:励磁巻線
Ns1,Ns2:出力巻線 Nh:補助巻線
Nd:第3次巻線(出力電圧検出手段) Tr:トランジスタ
Vin:入力電圧 Vout:出力電圧
Vh:補助巻線に誘起される電圧 Co:負荷容量
Sin:入力電圧検出信号 Sout:出力電圧検出信号 CLK:クロック信号
Zx:ゼロクロス信号 /Zx:反転ゼロクロス信号
10:昇圧トランス 11:全波整流回路 12:制御IC(制御回路)
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