JP5842465B2 - 電源装置 - Google Patents

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Description

本発明は、電源装置に関する。
近年では、例えば家電製品や事務機器等の低消費電力化の要求を受けて、電源装置に対しても高変換効率化が求められている。その中でも、例えば力率調整回路（Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ、以下「ＰＦＣ」という）とＬＬＣ電流共振型コンバータ（以下、「ＬＬＣ」と略する）とを直列に接続したスイッチング電源は、小型、高変換効率、及び低ノイズの電源として広く普及している。
スイッチング電源に用いられるＰＦＣは、例えば昇圧型スイッチングコンバータの回路構成を有し、ＡＣ（Ａｌｔｅｒｎａｔｉｎｇ Ｃｕｒｒｅｎｔ）電源から入力されるＡＣ入力電圧波形に応じて、スイッチング素子のスイッチング周波数又はＯＮ／ＯＦＦデューティー比を変化させるよう制御される。例えば、ＰＦＣは、正弦波状のＡＣ入力電圧波形に対して、ＰＦＣを流れる電流波形を同一位相の正弦波状になるように制御し、力率を改善（すなわち無効電力の削減）させる。
なお、上述したＰＦＣの例として、例えば高変換効率、低ノイズ化を目的としたインターリーブＰＦＣが知られている（例えば、特許文献１参照）。図１は、従来のインターリーブＰＦＣの一例を示す図である。図１に示すインターリーブＰＦＣ１００は、交流電源ＡＣと、整流回路ＲＦＹ１と、抵抗Ｒ１〜Ｒ３と、インダクタ素子Ｌ１〜Ｌ２と、トランジスタＱ１〜Ｑ２と、ダイオードＤ１〜Ｄ２と、容量素子Ｃ１と、出力電圧端子Ｖｏｕｔ１と、ＰＦＣコントローラ１０１とを有するように構成される。
ここで、図１に示すインターリーブＰＦＣ１００は、２つのＰＦＣと、各ＰＦＣが備えるスイッチング素子（トランジスタＱ１〜Ｑ２）を制御するＰＦＣコントローラ１０１とを有する。ＰＦＣコントローラ１０１は、それぞれのＰＦＣのスイッチング素子（トランジスタＱ１〜Ｑ２）を、位相が１８０°異なるスイッチング信号で制御（マルチフェーズ制御）し、通電電流を連続化することで、ノイズの低減及び通電電流の最大値を下げて低損失化（高変換効率化）を図る。
なお、インターリーブＰＦＣ１００でも、ＡＣ電源から通電される電流を検出し（図１に示す抵抗Ｒ１に生じる電圧）、通電電流の積分値がＡＣ入力電圧に応じた正弦波になるように制御している。
上述した特許文献１に示すような手法は、ＰＦＣの出力が２つのＰＦＣの出力を合成したものであり、２つのＰＦＣは、出力電圧が等しく、位相のみ異なるほぼ同一の電気的条件を有する。このように、２つのＰＦＣの出力を合成して用いる場合には、２つのＰＦＣに対してスイッチング信号のＯＮ／ＯＦＦデューティー比を同一としても問題ないため、一方のＰＦＣの制御信号を基準とし、その位相をずらして、他方のＰＦＣの制御信号として用いている。
しかしながら、上述した特許文献１に示すような手法では、例えば、複数のＰＦＣの出力電圧に差があるような場合に、各ＰＦＣのスイッチング信号のＯＮ／ＯＦＦデューティー比が異なるように制御することができない。
本発明は、上記の課題に鑑みてなされたものであり、複数のＰＦＣの出力電圧に差があるような場合でも、マルチフェーズ制御を行って力率を改善する電源装置を提供することを目的とする。
本発明は、上記目的を達成するために、連続モードで力率を調整する第１の調整回路及び第２の調整回路と、前記第１の調整回路及び第２の調整回路が有するスイッチング素子を用いてそれぞれの出力電圧を制御する制御回路とを有する電源装置であって、前記第１の調整回路及び第２の調整回路は、交流電源の整流回路から得られる入力電圧を検出する入力電圧検出部と、それぞれの出力電圧を検出する出力電圧検出部と、前記スイッチング素子に流れる電流を検出する電流検出部とを有し、前記制御回路は、前記入力電圧検出部、前記出力電圧検出部及び前記電流検出部からの検出結果に応じたパルス信号であるスイッチング信号を前記スイッチング素子に出力し、前記スイッチング素子は、前記スイッチング信号により、オン・オフが制御され、前記制御回路は、前記電流検出部で得られた電流値が、前記入力電圧検出部及び前記出力電圧検出部で得られた値に基づいて生成された、前記スイッチング素子を流れる最大電流値に対応した値になった時点で、前記スイッチング素子をオフとなるような、前記スイッチング信号を生成する。
本発明によれば、複数のＰＦＣの出力電圧に差があるような場合に、マルチフェーズ制御を行って力率を改善する。
従来のインターリーブＰＦＣの一例を示す図である。 マルチフェーズ型ＰＦＣの全体構成を示す図である。 マスターＰＦＣとスレーブＰＦＣとを制御する制御回路を示す図である。 マスターＰＦＣとスレーブＰＦＣのタイミングチャートを示す図である。 ＰＦＣの連続モード又は不連続モードを説明するための図である。 本実施形態に係る電源装置の一例を示す図である。 図６に示す制御回路の一例を示すブロック図である。 図７に示す制御回路により制御された単一相のスイッチング波形と電流波形を示す図である。 図７に示す制御回路により制御された３相のスイッチング波形と電流波形を示す図である。 発振器の回路図とその動作波形を示す図である。 波形整形器の回路図である。 図１１に示す波形整形器により波形を歪ませた場合と波形を歪ませてない場合の例を示す図である。 他の制御回路の一例を示すブロック図である。 図１３に示す制御回路により制御された単一相のスイッチング波形と電流波形を示す図である。
本発明は、例えば、ＡＣ（Ａｌｔｅｒｎａｔｉｎｇ Ｃｕｒｒｅｎｔ）／ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）コンバータによる電源生成技術に関する。また、本発明は、例えば、複数の力率調整回路を並列接続したマルチフェーズ型ＰＦＣを提供する。
＜本発明の前提となる発明について＞
まず、本発明の前提となる発明について説明する。本出願人は、ＰＦＣとＬＬＣとを直列に接続したスイッチング電源を複数個並列に用いて、各々のスイッチングタイミングの位相制御を行うマルチフェーズ型ＡＣ／ＤＣコンバータに関し、「マルチフェーズ型コンバータ」（特願２０１０−１４１１６０）を出願している。
この「マルチフェーズ型コンバータ」は、複数のＰＦＣの後段にそれぞれ設けられ、複数個並列に接続されたＬＬＣの出力電力がそれぞれほぼ等しくなるように、ＬＬＣのそれぞれに接続されたＰＦＣの出力電圧を、ＬＬＣからのフィードバック信号で変化させる。
ここでは、各ＰＦＣのスイッチング周波数は等しく、スイッチングタイミングをＰＦＣの数だけ位相をずらして制御することを想定している。したがって、例えば電気特性の異なるＬＬＣの出力電力を一定にするため、各ＰＦＣの出力電圧を異ならせる場合には、スイッチング信号のＯＮ／ＯＦＦデューティー比が異なるように制御する。
この「マルチフェーズ型コンバータ」に対して、本出願人は、各ＰＦＣから出力される出力電圧により、マルチフェーズ制御を行うため、「電源装置」（特願２０１０−２３４６７９）を出願している。この「電源装置」では、例えば、複数のＰＦＣのうち、１つのＰＦＣをマスターＰＦＣとし、他のＰＦＣをスレーブＰＦＣとして制御する。
ここで、図２は、マルチフェーズ型ＰＦＣの全体構成を示す図である。また、図３は、マスターＰＦＣとスレーブＰＦＣとを制御する制御回路を示す図である。また、図４は、マスターＰＦＣとスレーブＰＦＣのタイミングチャートを示す図である。
図２に示す電源装置１０２は、ＡＣ電源と、整流回路ＲＦＹ２と、インダクタ素子Ｌ３〜Ｌ５と、ＭＯＳＦＥＴＱ３〜Ｑ５と、ダイオードＤ３〜Ｄ５と、容量素子Ｃ２〜Ｃ４と、抵抗Ｒ４〜Ｒ１１と、出力電圧端子Ｖｏｕｔ２〜Ｖｏｕｔ４と、制御回路１０３とを有するように構成される。
電源装置１０２では、出力電圧端子Ｖｏｕｔ２〜Ｖｏｕｔ４からそれぞれ異なる電圧が出力される場合を想定し、それぞれ３つの出力電圧を得るため、同様なＰＦＣを３つ有した構成となっている。すなわち、図２の例では、例えば出力電圧端子Ｖｏｕｔ２がマスターＰＦＣからの電圧を出力する端子であり、出力電圧端子Ｖｏｕｔ３、Ｖｏｕｔ４がスレーブＰＦＣからの電圧を出力する端子である。
また、図３に示すように、制御回路１０３は、端子ＭＵＬと、マスターＰＦＣの帰還電圧入力端子ＦＢ１と、スレーブＰＦＣの帰還電圧入力端子ＦＢ２〜ＦＢ３と、出力端子ＧＤ１〜ＧＤ３と、エラーアンプ１〜３と、乗算器１０〜１２と、パルス幅調整回路１３〜１５と、シフトレジスタ１６〜１７と、１／３分周器１８と、発振器１９とを有するように構成される。
図３の例では、マスターＰＦＣの出力電圧からのフィードバック信号（ＦＢ１）とＭＵＬ端子の電圧（ＡＣ入力電圧）とは、乗算器１０で乗算され、乗算された信号が発振器１９に入力し、発振器１９から出力される周波数が決定される。発振器１９から出力される周波数は、制御回路１０３の基準周波数となる。
マスターＰＦＣのスイッチング周波数は、発振器１９から出力された基準周波数を、１／３分周器１８で１／３（例えばＰＦＣの個数）に分周して生成される。また、マスターＰＦＣにおけるスイッチング信号のＯＮ／ＯＦＦデューティー比は、ＭＵＬ端子の電圧（ＡＣ入力電圧）に応じて可変するパルス幅調整回路１３によって決定される。
スレーブＰＦＣのスイッチング周波数は、マスターＰＦＣのスイッチング信号からそれぞれ３６０°／（ＰＦＣの個数）ずつ、シフトレジスタ１６〜１７により位相シフトした信号とする。また、スレーブＰＦＣのスイッチング信号は、出力電圧からのフィードバック信号（ＦＢ２、ＦＢ３）とＭＵＬ端子の電圧（ＡＣ入力電圧）とが乗算器１１〜１２で乗算され、乗算された信号により可変するパルス幅調整回路１４〜１５によって決定される。
上述した構成により、図２に示す電源装置１０２は、マスターＰＦＣの出力電圧を一定に保つため、マスターＰＦＣのスイッチング周波数を可変する。また、電源装置１０２は、マスターＰＦＣと同一のスイッチング周波数で出力電圧を一定に保つようにするため、スイッチング信号のデューティー比を可変する。
ここで、マスターＰＦＣにおけるスイッチング信号と、スレーブＰＦＣにおけるスイッチング信号とは、図４に示される。
図４（Ａ）は、ＭＵＬ端子の電圧波形（ＡＣ全波整流波形）を示している。また、図４（Ｂ）は、発振器１９から出力される発振器出力を示している。また、図４（Ｃ）は、パルス幅調整回路１３〜１５に入力されるクロック信号Ｆｓｗ１〜Ｆｓｗ３を示している。すなわち、クロック信号Ｆｓｗ１は、マスターＰＦＣのクロック信号を示し、クロック信号Ｆｓｗ２、Ｆｓｗ３は、スレーブＰＦＣのクロック信号を示している。
また、図４（Ｄ）は、パルス幅調整回路１３〜１５で比較される２つの波形を示している。また、図４（Ｅ）は、出力端子ＧＤ１〜ＧＤ３から出力されるスイッチング信号を示している。
図４（Ｅ）のＧＤ１に示すマスターＰＦＣのスイッチング信号のＯＦＦ幅は、例えば、図４（Ｄ）のパルス幅調整回路１３に示す一定の傾きを持った鋸歯状波と、ＭＵＬ端子の電圧波形（ＡＣ入力電圧波形に比例）とによって決定される。
すなわち、パルス幅調整回路１３は、鋸歯状波のレベルがＭＵＬ端子の電圧波形レベルより小さいとき、ＧＤ１からＬｏｗレベルを出力するよう制御し、このスイッチング信号により、トランジスタＱ３はＯＦＦされる。また、鋸歯状波のレベルがＭＵＬ端子の電圧波形レベルよりも大きいとき、ＧＤ１からＨｉｇｈレベルを出力するよう制御し、このスイッチング信号により、トランジスタＱ３はＯＮされる。
このように、マスターＰＦＣの場合、ＭＵＬ端子の電圧レベルは、マスターＰＦＣの出力電圧に対して固定であるため、出力電圧が負荷変動によって変化しても、スイッチング信号（ＧＤ１）のＯＦＦ幅は影響されない。すなわち、マスターＰＦＣでは、ＭＵＬ端子の電圧に応じた電圧となるようスイッチング周波数を変化し、出力電圧が一定となるように制御される。
また、図４（Ｃ）のクロック信号Ｆｓｗ２〜Ｆｓｗ３に示すように、スレーブＰＦＣのスイッチング周波数は、マスターＰＦＣのスイッチング周波数と同一である。
一方、図４（Ｅ）のＧＤ２及びＧＤ３に示すスレーブＰＦＣのスイッチング信号のＯＦＦ幅は、例えば、図４（Ｄ）のパルス幅調整回路１４〜１５に示す位相のみマスターＰＦＣと異なる一定の傾きを持った鋸歯状波と、ＭＵＬ端子の電圧波形（ＡＣ入力電圧波形に比例）と出力電圧からのフィードバック信号（ＦＢ２〜ＦＢ３）とを乗算した信号と、に基づいて決定される。
すなわち、スレーブＰＦＣの場合、ＭＵＬ端子の電圧レベルを、出力電圧からのフィードバック信号（ＦＢ２、ＦＢ３）の変動に応じて変化させ、上述した鋸歯状波に対して、スイッチング信号のＯＮ／ＯＦＦデューティー比をフィードバック信号の変動に応じて変化させる。このように、フィードバック信号に応じてＯＮ／ＯＦＦデューティー比を変化させることで、出力電圧が一定となるよう制御される。
次に、一般的なＰＦＣ（例えば、特許文献１に示すインターリーブＰＦＣ）の制御方法について説明する。図５は、ＰＦＣの連続モード又は不連続モードを説明するための図である。
一般的なＰＦＣでは、通電する電流を検出し、通電電流の積分値がＡＣ入力電圧に応じた正弦波になるように制御して力率を改善する。このときの制御方法には、図５（Ａ）に示す連続モードによる制御方法と、図５（Ｂ）に示す不連続モードによる制御方法とがある。
例えば、図５（Ａ）に示す連続モードの場合には、ＰＦＣコイルに流れる電流が、スイッチング信号（ＭＯＳＦＥＴの制御）ＯＦＦの状態で、０［Ａ］まで下がり切らずに、次のＯＮによって電流が増加する。したがって、スイッチング信号のＯＮ／ＯＦＦデューティー比にわずかに誤差が生じるだけでも、この誤差が１周期ごとに積み上げられた状態となるため、通電電流の積分値が正弦波のピークに向けて正弦波から離れていくことになり、力率が悪くなってしまう可能性がある。
すなわち、上述した図２に示す電源装置１０２は、スイッチング周波数とそのデューティー比とによって通電電流の積分値がＡＣ入力電圧に応じた正弦波となるように制御するが、力率を改善するためには、更にスイッチング周波数に対するＯＮ／ＯＦＦデューティー比の精度が求められている。
なお、図５（Ｂ）に示す不連続モードの場合、１周期ごとに無通電期間が生じるため、この無通電期間でＯＮ／ＯＦＦデューティー比の誤差が吸収され、上述した問題は生じない。
本発明の実施形態では、上述にて説明したような検討に基づき、例えば上述した連続モードによる制御方法において、より力率を改善するため、各ＰＦＣのスイッチング信号のＯＮ／ＯＦＦデューティー比を決定する手段を変更する。
具体的には、マスターＰＦＣとスレーブＰＦＣのスイッチング素子に流れる通電電流を検出する手段を設ける。また、通電電流の最大値を、例えば出力電圧からのフィードバック信号に基づいて設定することで、スイッチング素子のそれぞれに流れる最大電流を検出してスイッチング素子をＯＦＦするように制御する。
なお、スイッチング信号のスイッチング周波数は、出力電圧からのフィードバック信号とＡＣ入力電圧を乗算した信号により固定されているため、スイッチング周波数のＯＦＦ期間は、１スイッチング周期中のＯＮ期間を差し引いた期間となる。
＜本発明の実施形態＞
以下、本発明の実施形態について詳細に説明する。
＜本実施形態に係る電源装置＞
図６は、本実施形態に係る電源装置の一例を示す図である。図６に示す電源装置１１０は、交流電源ＡＣと、整流回路ＲＦＹ３と、インダクタ素子Ｌ６〜Ｌ８と、トランジスタ（ｎチャンネルＭＯＳＦＥＴ）Ｑ６〜Ｑ８と、抵抗Ｒ１２〜Ｒ２２と、ダイオードＤ６〜Ｄ８と、容量素子Ｃ５〜Ｃ７と、制御回路１１１とを有するように構成される。
すなわち、図６の例では、複数の異なる電圧を出力するマルチフェーズ型ＰＦＣの構成が示されている。また、図６に示す電源装置１１０は、出力電圧端子Ｖｏｕｔ５〜７からそれぞれ異なる電圧が出力される場合を想定し、それぞれ３つの出力電圧を得るため、同一のＰＦＣ回路２０−１〜２０−３を３つ有する。
具体的には、ＰＦＣ回路２０−１は、インダクタ素子６と、トランジスタＱ６と、抵抗Ｒ２０と、ダイオードＤ６と、容量素子Ｃ５とを有するように構成される。また、ＰＦＣ回路２０−２は、インダクタ素子７と、トランジスタＱ７と、抵抗Ｒ２１と、ダイオードＤ７と、容量素子Ｃ６とを有するように構成される。
また、ＰＦＣ回路２０−３は、インダクタ素子Ｌ８と、トランジスタ８と、抵抗Ｒ２２と、ダイオードＤ８と、容量素子Ｃ７とを有するように構成される。
なお、ＰＦＣ回路２０−１は、マスターＰＦＣ（主調整回路）とし、ＰＦＣ回路２０−２、ＰＦＣ回路２０−３は、スレーブＰＦＣ（副調整回路）とする。
図６に示すように、交流電源ＡＣを全波整流する整流回路ＲＦＹ３の出力は、インダクタ素子Ｌ６、Ｌ７、Ｌ８に接続されている。また、整流回路ＲＦＹ３の出力は、入力電圧検出部としての抵抗Ｒ１２、抵抗Ｒ１３とに直列接続され、更に接地端子ＧＮＤに接続されている。抵抗Ｒ１２と抵抗Ｒ１３とによって分圧された電圧は、制御回路１１１のＭＵＬ端子に接続されている。
インダクタ素子Ｌ６の他端は、ダイオードＤ６のアノードに接続されていると共に、トランジスタＱ６のドレインに接続されている。インダクタ素子Ｌ７の他端は、ダイオードＤ７のアノードに接続されていると共に、トランジスタＱ７のドレインに接続されている。インダクタ素子Ｌ８の他端は、ダイオードＤ８のアノードに接続されていると共に、トランジスタＱ８のドレインに接続されている。
トランジスタＱ６〜Ｑ８のソースは、各スイッチング素子の電流検出部としての抵抗Ｒ２０〜Ｒ２２にそれぞれ接続されていると共に、通電電流検出端子ＩＳ１〜ＩＳ３に接続されている。抵抗Ｒ２０〜Ｒ２２の他端は、接地端子ＧＮＤに接続されている。
ダイオードＤ６〜Ｄ８のカソードは、出力電圧端子Ｖｏｕｔ５〜Ｖｏｕｔ７に接続されている。出力電圧端子Ｖｏｕｔ５〜Ｖｏｕｔ７とそれぞれ接地端子ＧＮＤとの間には、容量端子Ｃ５〜Ｃ７とが接続されている。
出力電圧端子Ｖｏｕｔ５と接地端子ＧＮＤとの間には、ＰＦＣ回路２０−１（マスターＰＦＣ）の出力電圧検出部としての抵抗Ｒ１４と抵抗Ｒ１５とが直列接続されている。出力電圧端子Ｖｏｕｔ６と接地端子ＧＮＤとの間には、ＰＦＣ回路２０−２（スレーブＰＦＣ）の出力電圧検出部としての抵抗Ｒ１６とＲ１７とが直列接続されている。出力電圧端子Ｖｏｕｔ７と接地端子ＧＮＤとの間には、ＰＦＣ回路２０−３（スレーブＰＦＣ）の出力電圧検出部としての抵抗Ｒ１８と抵抗Ｒ１９とが直列接続されている。
抵抗Ｒ１４と抵抗Ｒ１５とによって分圧された電圧は、制御回路１１１の帰還電圧入力端子ＦＢ４に接続されている。抵抗Ｒ１６と抵抗Ｒ１７とによって分圧された電圧は、制御回路１１１の帰還電圧入力端子ＦＢ５に接続されている。抵抗Ｒ１８と抵抗Ｒ１９とによって分圧された電圧は、制御回路１１１の帰還電圧入力端子ＦＢ６に接続されている。
トランジスタＱ６のゲートは、制御回路１１１の出力端子ＧＤ４に接続され、トランジスタＱ６は、制御回路１１１内で生成された信号（スイッチング信号）に応じてＯＮ／ＯＦＦ動作をする。トランジスタＱ７のゲートは、制御回路１１１の出力端子ＧＤ５に接続され、トランジスタＱ７は、制御回路１１１内で生成された信号に応じてＯＮ／ＯＦＦ動作をする。トランジスタＱ８のゲートは、制御回路１１１の出力端子ＧＤ６に接続され、トランジスタＱ８は、制御回路１１１内で生成された信号に応じてＯＮ／ＯＦＦ動作をする。
上述した抵抗Ｒ２０〜Ｒ２２に生じる電圧は、トランジスタＱ６〜Ｑ８の通電電流と比例関係にある。制御回路１１１は、抵抗Ｒ２０〜Ｒ２２に生じる電圧を、通電電流検出端子ＩＳ１〜ＩＳ３により検出し、検出した電圧値を、ＰＦＣ回路２０−１〜２０−３の各スイッチング信号のＯＮ／ＯＦＦデューティー比の制御に用いる。
＜制御回路１１１について＞
次に、図７を用いて、上述した電源装置１１０の制御回路１１１について説明する。図７は、図６に示す制御回路の一例を示すブロック図である。
図７に示すように、制御回路１１１は、ＭＵＬ端子と、帰還電圧入力端子ＦＢ４〜ＦＢ６と、通電電流検出端子ＩＳ１〜ＩＳ３と、出力端子ＧＤ４〜ＧＤ６と、波形整形器２１と、乗算器２２〜２５と、発振器２６と、１／３分周器２７と、シフトレジスタ２８〜２９と、スイッチング制御部としてのパルス幅調整回路３０〜３２と、コンパレータ１〜３と、エラーアンプ４〜７とを有するように構成される。
エラーアンプ４の非反転入力端子（+）には、ＰＦＣ回路２０−１（マスターＰＦＣ）の帰還電圧入力端子ＦＢ４が接続されている。また、エラーアンプ４の反転入力端子（−）には、基準電圧ＶＲＥＦ４が入力されるように接続されている。
エラーアンプ４の出力は、乗算器２２の一方の入力に接続されている。乗算器２２の他方の入力には、波形整形器２１の出力が接続されている。波形整形器２１の入力には、ＡＣ入力電圧の入力状態を検出するＭＵＬ端子が接続されている。
乗算器２２の出力には、発振器２６が接続されている。発振器２６は、乗算器２２の出力電圧値に応じた周波数を出力する。
発振器２６は、１／３分周器２７の入力に接続されている。また、発振器２６の出力は、シフトレジスタ２８と、シフトレジスタ２９とにクロックとして供給される。１／３分周器２７の出力は、パルス幅調整回路３０のセット端子Ｓと、シフトレジスタ２８の一端に接続されている。
シフトレジスタ２８は、１／３分周器２７から入力した信号を、発振器２６から供給されたクロックで１クロック分シフトして、パルス幅調整回路３１のセット端子Ｓと、シフトレジスタ２９とに入力する。シフトレジスタ２９は、シフトレジスタ２８から入力した信号を、発振器２６から供給されたクロックで１クロック分シフトして、パルス幅調整回路３２のセット端子Ｓに入力する。
パルス幅調整回路３０は、１／３分周器２７から出力されたパルス信号の立ち上がり又は立ち下がりに応じてセットされる。
エラーアンプ５の反転入力端子（−）には、ＰＦＣ回路２０−１（マスターＰＦＣ）の帰還電圧入力端子ＦＢ４が接続されている。また、エラーアンプ５の非反転入力端子（＋）には、基準電圧ＶＲＥＦ５が入力されるように接続されている。
エラーアンプ５の出力は、乗算器２３の一方の入力に接続されている。乗算器２３の他方の入力には、波形整形器２１の出力が接続されている。乗算器２３の出力は、コンパレータ１の反転入力端子（−）に接続されている。コンパレータ１の非反転入力端子（＋）には、通電電流検出端子ＩＳ１が接続されている。
コンパレータ１の出力は、パルス幅調整回３０のリセット端子Ｒに接続される。パルス幅調整回路３０は、コンパレータ１からの出力によりリセットされる。この結果、出力端子ＧＤ４からは、パルス幅調整回路３０がセットされてからリセットされるまでのパルス幅（ＯＮ幅）を有するスイッチング信号が出力される。
ここで、コンパレータ１は、通電電流検出端子ＩＳ１の出力が、乗算器２３の出力より大きくなった時点でパルスを出力し、パルス幅調整回路３０をリセットすることで、トランジスタＱ６をＯＦＦする。
すなわち、コンパレータ１は、通電電流検出端子ＩＳ１の出力が、出力電圧からのフィードバック信号とＭＵＬ端子の電圧（ＡＣ入力電圧）とを乗算した値により設定された最大値（電流上限値）と一致した時点でパルスを出力し、トランジスタＱ６をＯＦＦする。このように、トランジスタＱ６は、トランジスタＱ６の通電電流の最大値が電流上限値を超えた時点で、ＯＦＦするように制御される。
また、エラーアンプ６の反転入力端子（−）には、ＰＦＣ回路２０−２（スレーブＰＦＣ）の帰還電圧入力端子ＦＢ５が接続されている。エラーアンプ６の非反転入力端子（＋）には、基準電圧ＶＲＥＦ６が入力されるように接続されている。エラーアンプ７の反転入力端子（−）には、ＰＦＣ回路２０−３（スレーブＰＦＣ）の帰還電圧入力端子ＦＢ６が接続されている。エラーアンプ７の非反転入力端子（＋）には、基準電圧ＶＲＥＦ７が入力されるように接続されている。
エラーアンプ６の出力は、乗算器２４の一方の入力に接続されている。乗算器２４の他方の入力には、波形整形器２１の出力が接続されている。乗算器２４の出力は、コンパレータ２の反転入力端子（−）に接続されている。コンパレータ２の非反転入力端子（＋）には、通電電流検出端子ＩＳ２が接続されている。
コンパレータ２の出力は、パルス幅調整回路３１のリセット端子Ｒに接続される。パルス幅調整回路３１は、コンパレータ２からの出力によりリセットされる。なお、パルス幅調整回路３１は、シフトレジスタ２８から出力されたパルス信号の立ち上がり又は立ち下がりに応じてセットされる。この結果、出力端子５からは、パルス幅調整回路３１がセットされてからリセットされるまでのＯＮ幅を有するスイッチング信号が出力される。
コンパレータ２は、上述したコンパレータ１と同様に、通電電流検出端子ＩＳ２の出力が、乗算器２４の出力より大きくなった時点でパルスを出力し、パルス幅調整回路３１をリセットすることで、トランジスタＱ７をＯＦＦする。
エラーアンプ７の出力は、乗算器２５の一方の入力に接続されている。乗算器２５の他方の入力には、波形整形器２１の出力が接続されている。乗算器２５の出力は、コンパレータ３の反転入力端子（−）に接続されている。コンパレータ３の非反転入力端子（＋）には、通電電流検出端子ＩＳ３が接続されている。
コンパレータ３の出力はパルス幅調整回路３２のリセット端子Ｒに接続されている。パルス幅調整回路３２は、コンパレータ３からの出力によりリセットされる。また、パルス幅調整回路３２は、シフトレジスタ２９から出力されたパルス信号の立ち上がり又は立ち下がりに応じてセットされる。この結果、出力端子ＧＤ６からは、パルス幅調整回路３２がセットされてからリセットされるまでのＯＮ幅を有するスイッチング信号が出力される。
コンパレータ３は、上述したコンパレータ１と同様に、通電電流検出端子ＩＳ３の出力が、乗算器２５の出力より大きくなつた時点でパルスを出力し、パルス幅調整回路３２をリセットすることで、トランジスタＱ８をＯＦＦする。
＜制御回路１１１により制御された単一相のスイッチング波形と電流波形＞
次に、図８を用いて、上述した制御回路１１１により制御された単一相（例えば、図６に示すＰＦＣ回路２０−１〜２０−３のうち１つ）のスイッチング波形と、このスイッチング波形に応じてＰＦＣコイル（例えば、図６に示すインダクタ素子Ｌ６〜Ｌ８のうち１つ）に流れる電流波形について説明する。
図８は、図７に示す制御回路により制御された単一相のスイッチング波形と電流波形を示す図である。なお、図８に示すスイッチング信号の波形は、例えば図７に示すパルス幅調整回路３０〜３２で制御されるトランジスタＱ６〜Ｑ８のうち１つのスイッチング信号の波形を示している。
図８に示す通電電流の最大値（電流上限値）は、上述したように、図７に示すコンパレータ１〜３の各反転入力端子（−）に印加される電圧により設定される。図７の例では、各ＰＦＣの出力電圧からのフィードバック信号（例えば図７に示すＦＢ４〜ＦＢ６）と、ＭＵＬ端子の電圧（ＡＣ入力電圧）とを乗算した値により設定される。ここで、通電電流の最大値は、例えば図７に示すエラーアンプ５〜７の出力レベル（各ＰＦＣの出力電圧の増減）によって増減する。
本実施形態では、負荷が変動（出力電圧端子ＶｏｕｔからのＤＣ電圧出力の先に接続された装置の消費電力が変動）しても、ＤＣ出力電圧を一定に保つように出力電流が制御される。例えば、上述したエラーアンプ５の場合、基準電圧ＶＲＥＦ５は、予めＶｏｕｔ５×Ｒ１５／（Ｒ１４＋Ｒ１５）＝ＶＲＥＦ５となるように設定されている。なお、基準電圧ＶＲＥＦ６及び７も同様に設定されている。また、エラーアンプのゲインは、非常に大きいため、ＦＢ≒ＶＲＥＦとなる。
例えば、ＰＦＣ出力の負荷が大きくなる場合には、負荷に流れる電流が減少（足りなくなる）し、出力電圧端子Ｖｏｕｔから出力される出力電圧が低下する（ＦＢ＜ＶＲＥＦ）。このとき、例えばエラーアンプの出力電圧は高くなり、コンパレータの非反転入力端子（−）に印加される電圧（電流上限値）が上昇する。
この結果、図８に示す通電電流の最大値は上昇して、電流値が上昇した分だけ、スイッチング信号のＯＮ状態が長くなるため、ＰＦＣコイルに流れる電流（例えば、図７に示すインダクタ素子Ｌ６に流れる電流）が増加し、ＰＦＣの出力電圧も増加する。このようにして、ＤＣ出力電圧が一定に保つように制御される。
また、ＰＦＣ出力の負荷が軽くなると、負荷に流れる電流が増加し、出力電圧端子Ｖｏｕｔから出力される出力電圧が高くなり（ＦＢ＞ＶＲＥＦ）、エラーアンプの出力電圧が低くなるため、コンパレータの非反転入力端子（−）に印加される電圧が低くなる。
この結果、図８に示す通電電流の最大値は下降し、電流値が下降した分だけ、スイッチング信号は早くＯＦＦされるため、ＰＦＣコイルに流れる電流が減少し、ＰＦＣの出力電圧も減少する。このようにして、ＤＣ出力電圧を一定に保つように制御される。
なお、図８に示すスイッチング信号の立ち上がりは、１／３分周器２７から出力されるパルスに基づいて決定され、スイッチング信号の立ち下がりは、各ＰＦＣの出力電圧とＡＣ入力電圧に応じて設定された電流上限値に基づいて決定される。
上述したように、制御回路１１１によれば、各ＰＦＣに通電する電流値の上限電流値を負荷に応じて制御することで、各ＰＦＣに流れる電流の平均値が正弦波を逸脱しないようにして力率の悪化を防ぐことが可能となる。また、上述した制御回路１１１によれば、各ＰＦＣに通電する電流値の電流上限値を正弦波状のＡＣ入力電圧波形に応じて変化させることにより、ＡＣゼロクロス付近のスイッチング周波数を速め、高周波ノイズを小さくすることが可能となる。
＜制御回路１１１により制御された３相のスイッチング波形と電流波形＞
次に、図９を用いて、上述した図７に示す制御回路１１１により制御された３相のスイッチング波形とＰＦＣコイルに流れる電流波形について説明する。図９は、図７に示す制御回路により制御された３相のスイッチング波形と電流波形を示す図である。
図９（Ａ）は、ＭＵＬ端子の電圧波形を示している。また、図９（Ｂ）は、インダクタ素子Ｌ６〜Ｌ８に流れる電流波形を示している。また、図９（Ｃ）は、出力端子ＧＤ４〜ＧＤ６から出力される出力波形（スイッチング波形）を示している。また、図９（Ｄ）は、通電電流検出端子ＩＳ１〜ＩＳ３の電圧波形を示している。また、図９（Ｅ）は、帰還電圧入力端子ＦＢ４〜ＦＢ６の電圧波形を示している。なお、帰還電圧入力端子ＦＢ４〜ＦＢ６は、上述したように基準電圧ＶＲＥＦ５〜７とほぼ等しい。
図９（Ｂ）の点線に示すように、ＰＦＣ回路２０−１〜２０−３の電流上限値（通電電流の最大値）は、図９（Ａ）に示すＭＵＬ端子の電圧波形と、図９（Ｅ）に示す各出力電圧からのフィードバック信号とを乗算した値でそれぞれ設定される。
図９（Ｃ）の出力端子ＧＤ４〜ＧＤ６におけるスイッチング波形に示すように、出力端子ＧＤ４〜ＧＤ６のスイッチング信号は、図９（Ｄ）に示す通電電流検出端子ＩＳ１〜ＩＳ３の電圧値が設定された電流上限値以上になると、トランジスタＱ６〜Ｑ８をＯＦＦするように制御する。
上述したように、図９（Ｂ）に示すインダクタ素子Ｌ６〜Ｌ８を流れる電流のピーク電流値は、それぞれ電流上限値を超えないように制御され、電流上限値に沿った正弦波状になるように制御される。
＜発振器２６について＞
次に、図１０を用いて、上述した図７に示す発振器２６について説明する。図１０は、発振器の回路図とその動作波形を示す図である。図１０（Ａ）は、発振器２６の回路図を示し、図１０（Ｂ）は、その動作波形を示している。
図１０（Ａ）に示すように、発振器２６は、コンパレータ４〜コンパレータ５と、ＲＳフリップフロップ（ＲＳＦＦ）と、オペアンプ（ＯＰ）１と、抵抗Ｒ２３と、容量素子Ｃ８とを有するように構成される。
図７に示す乗算器２２からの出力は、コンパレータ５の非反転入力端子（＋）に接続され、コンパレータ５の反転入力端子（−）は、オペアンプ１の出力端子に接続されている。また、オペアンプ１の出力端子は、コンパレータ４の非反転入力端子（＋）に接続されている。コンパレータ４の反転入力端子（−）は、任意の基準電圧ＶＲＥＦに接続されている。
オペアンプ１の反転入力端子（−）と、オペアンプ１の出力端子との間には、容量素子Ｃ８が接続されている。オペアンプ１の反転入力端子（−）には、抵抗Ｒ２３が接続され、オペアンプ１の非反転入力端子（＋）には、例えば電源電圧の１／２の電圧が印加される。
上述した構成により、オペアンプ１は正負同一の傾きを持つランプ積分回路の構造となり、この傾きは容量素子Ｃ８と抵抗Ｒ２３とにより決定される。コンパレータ４とコンパレータ５とでは、オペアンプ１のランプ波形の出力と、基準電圧ＶＲＥＦ、乗算器２２とを比較し、ＲＳＦＦでそれぞれセット、リセットを交互に繰り返す。この動作により、基準周波数が決定される。
例えば、図１０（Ｂ）に示すように、ＰＦＣの出力の負荷が重くなると、乗算器２２の出力レベルが下降し、基準周波数（Ｑ）は遅くなる。また、ＰＦＣの出力の負荷が軽くなると、乗算器２２の出力レベルが上昇して、基準周波数は速くなる。
＜波形整形器２１について＞
次に、図１１及び図１２を用いて、上述した波形整形器２１について説明する。図１１は、波形整形器の回路図である。図１２は、図１１に示す波形整形器により波形を歪ませた場合と波形を歪ませてない場合の例を示す図である。
図１１に示すように、波形整形器２１は、オペアンプ２〜オペアンプ３と、抵抗Ｒ２４〜２７と、ダイオード９とを有するように構成される。オペアンプ２の非反転入力端子（＋）には、ＭＵＬ端子が接続され、オペアンプ２の反転入力端子（−）には、オペアンプ２の出力端子が接続され、オペアンプ２は、ボルテージフォロワーとして用いられる。
オペアンプ２の出力端子は、抵抗Ｒ２４と接続され、抵抗Ｒ２４の他端は、抵抗Ｒ２５と、オペアンプ３の非反転入力端子（＋）に接続されている。抵抗Ｒ２４の他端は、ダイオードＤ９と接続され、ダイオードＤ９の他端は、接地端子ＧＮＤに接続されている。オペアンプ３の反転入力端子（−）は、抵抗Ｒ２６と抵抗Ｒ２７に接続され、抵抗Ｒ２７の他端は、接地端子ＧＮＤに接続されている。
オペアンプ３の出力端子は、抵抗Ｒ２６に接続され、抵抗Ｒ２６と抵抗Ｒ２７との抵抗比で正増幅回路を形成し、乗算器２２に出力される。
波形整形器２１は、上述した構成を有するため、ＭＵＬ端子から入力されたＡＣ全波整流波形がダイオードＤ９のＶＦ以下である場合、オペアンプ３の非反転入力端子（＋）には、ＭＵＬ端子にかかる電圧とほぼ同じ電圧が印加される。一方、ＭＵＬ端子から入力されたＡＣ全波整流波形がダイオードＤ９のＶＦ以上になると、抵抗Ｒ２４と抵抗Ｒ２５との抵抗比に応じて分圧された電圧となり、結果としてｄＶ／ｄｔを変化することが可能となる。これにより、例えばＡＣ全波整流波形の高レベル部分を下げるよう調整することが可能となる。
図１２（Ａ）は、ＡＣ全波整流波形を歪ませない場合を示し、図１２（Ｂ）は、ＡＣ全波整流波形を歪ませた場合を示している。上述した図１０（Ｂ）に示すように、発振器２６では、任意の基準電圧ＶＲＥＦと乗算器２２からの出力波形との電圧差により、基準周波数が決定される。したがって、図１２（Ａ）のＡＣ全波整流波形と、図１２（Ｂ）のＡＣ全波整流波形とを比較すると、図１２（Ｂ）の波形を歪ませた場合の方が、発振器２６で決定される基準周波数のパルスのＯＮ幅が一定となっている。
上述したように、制御回路１１１は、波形整形器２１により、スイッチング周波数や各ＰＦＣに流れる電流上限値を調整することが可能となるため、各ＰＦＣに流れる電流の平均値が正弦波となるように調整することが可能となる。
＜他の制御回路とその動作波形について＞
次に、図１３及び図１４を用いて、上述した図６に示す電源装置１１０に用いられる他の制御回路の一例について説明する。図１３は、他の制御回路の一例を示すブロック図である。また、図１４は、図１３に示す制御回路により制御された単一相のスイッチング波形と電流波形を示す図である。なお、図１３に示す制御回路は、例えば高周波ノイズを考慮しない場合等に用いることができる。
図１３に示す制御回路１１２は、ＭＵＬ端子と、帰還電圧入力端子ＦＢ４〜ＦＢ６と、通電電流検出端子ＩＳ１〜ＩＳ３と、出力端子ＧＤ４〜ＧＤ６と、波形整形器２１と、乗算器２２と、発振器２６と、１／３分周器２７と、シフトレジスタ２８〜２９と、パルス幅調整回路３０〜３２と、コンパレータ１〜３と、エラーアンプ４〜７とを有するように構成される。
制御回路１１２は、図７に示す制御回路１１１と比較して、波形整形器２１の出力と、エラーアンプ５〜７の出力とが入力される乗算器２３〜２５を有していない点で異なる。すなわち、制御回路１１２では、コンパレータ１〜３の反転入力端子（−）に、エラーアンプ５〜７の出力部が直接接続されている。
ここで、コンパレータ１〜３の反転入力端子（−）に印加される電圧は、インダクタ素子Ｌ６〜Ｌ８を流れる通電電流の最大値（電流上限値）を設定している。
図１４に示すように、制御回路１１２で設定される通電電流の最大値は、図８に示す通電電流の最大値と異なり、ＭＵＬ端子の電圧（ＡＣ入力電圧）に関係なく、エラーアンプ５〜７の出力レベル、すなわち、各ＰＦＣの出力電圧によって設定される。なお、図１４に示す通電電流の最大値は、図８に示す通電電流の最大値と同様に、ＰＦＣ出力の負荷が大きくなると上昇し、ＰＦＣ出力の負荷が軽くなると下降する。
図１４に示すスイッチング信号（例えば出力端子ＧＤ４〜ＧＤ６）は、ＰＦＣコイルに流れる電流（通電電流検出端子ＩＳの電圧値）が設定された電流上限値以上になると、トランジスタＱ６〜Ｑ８をＯＦＦするように制御する。これにより、例えばインダクタ素子Ｌ６〜Ｌ８に流れるピーク電流は、それぞれの電流上限値を超えないように制御される。
このように、制御回路１１２では、マスターＰＦＣ及びスレーブＰＦＣのスイッチング信号の立ち下がりを、各ＰＦＣの出力電圧に応じて設定されたＰＦＣの電流上限値に基づいて制御する。
上述したように、制御回路１１２によれば、各ＰＦＣに通電する電流値の上限電流値を負荷に応じて制御することで、各ＰＦＣに流れる電流の平均値が正弦波を逸脱しないようにして力率の悪化を防ぐことが可能となる。
なお、上述した例では、３相のマルチフェーズ型ＰＦＣを用いて説明したが、本発明においてはこれに限定されず、例えば分周器やシフトレジスタを含むスレーブＰＦＣの回路を増やすことで、更に複数相のマルチフェーズ型ＰＦＣに対応可能である。
上述したように、本発明の実施の形態によれば、複数のＰＦＣの出力電圧に差があるような場合でも、マルチフェーズ制御を行って力率を改善することが可能となる。
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。
１０〜１２，２２〜２５ 乗算器
１３〜１５，３０〜３２ パルス幅調整回路
１６〜１７，２８〜２９ シフトレジスタ
１８，２７ １／３分周器
１９，２６ 発振器
２０ ＰＦＣ回路
２１ 波形整形器
１００，１０２，１１０ 電源装置
１０１ ＰＦＣコントローラ
１０３，１１１，１１２ 制御回路
特開２００７−１９５２８２号公報

Claims (6)

  1. 連続モードで力率を調整する第１の調整回路及び第２の調整回路と、前記第１の調整回路及び第２の調整回路が有するスイッチング素子を用いてそれぞれの出力電圧を制御する制御回路とを有する電源装置であって、
    前記第１の調整回路及び第２の調整回路は、
    交流電源の整流回路から得られる入力電圧を検出する入力電圧検出部と、
    それぞれの出力電圧を検出する出力電圧検出部と、
    前記スイッチング素子に流れる電流を検出する電流検出部とを有し、
    前記制御回路は、
    前記入力電圧検出部、前記出力電圧検出部及び前記電流検出部からの検出結果に応じたパルス信号であるスイッチング信号を前記スイッチング素子に出力し、
    前記スイッチング素子は、前記スイッチング信号により、オン・オフが制御され、
    前記制御回路は、前記電流検出部で得られた電流値が、前記入力電圧検出部及び前記出力電圧検出部で得られた値に基づいて生成された、前記スイッチング素子を流れる最大電流値に対応した値になった時点で、前記スイッチング素子をオフとなるような、前記スイッチング信号を生成することを特徴とする電源装置。
  2. 前記制御回路は、
    前記第１の調整回路の前記出力電圧検出部から得られる出力電圧に応じて前記第１の調整回路及び第２の調整回路のそれぞれのスイッチング信号のスイッチング周波数を制御することを特徴とする請求項１に記載の電源装置。
  3. 前記制御回路は、
    前記スイッチング周波数に基づいて、前記第１の調整回路及び第２の調整回路のそれぞれのスイッチング信号の立ち上がりを制御することを特徴とする請求項２に記載の電源装置。
  4. 前記制御回路は、
    前記入力電圧検出部、前記出力電圧検出部及び前記電流検出部から得られた値に基づいて、前記第１の調整回路及び第２の調整回路のそれぞれのスイッチング信号の立ち下がりを制御することを特徴とする請求項３に記載の電源装置。
  5. 前記制御回路は、
    前記入力電圧検出部から得られる入力電圧と前記第１の調整回路及び第２の調整回路の前記出力電圧検出部から得られるそれぞれの出力電圧とを乗算した信号と、前記第１の調整回路及び第２の調整回路の前記電流検出部から得られるそれぞれの電流値とに基づいて、前記スイッチング信号の立ち下がりを制御することを特徴とする請求項４に記載の電源装置。
  6. 前記制御回路は、
    前記入力電圧検出部から得られる入力電圧波形の高レベル部分を下げるよう調整する波形整形回路を有することを特徴とする請求項１乃至４のいずれか一項に記載の電源装置。
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