JP2015144197A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】ウェーハの破損およびチップの収率の低下を抑制し、かつ簡略化が可能な半導体装置の製造方法を提供すること。【解決手段】 接着剤を用いてウェーハの第１面に支持基板を貼り付ける工程と、前記支持基板に貼り付けられたウェーハを薄くする工程と、第１の方向とこれと交差する第２の方向にそれぞれ複数延在し、チップの領域を区画するスクライブラインであって、前記ウェーハの外周部に位置する領域を除く前記スクライブラインの一方向に前記ウェーハを貫通する溝を形成する工程と、前記支持基板に貼り付けられた前記ウェーハを溶剤に浸漬し、前記溝から浸透する前記溶剤により前記接着剤を除去する工程と、を有する半導体装置の製造方法。【選択図】 図２Ｃ

Description

本発明は半導体装置の製造方法に関する。
半導体装置に含まれるチップはウェーハを切断することで形成される。また、ウェーハの熱抵抗の低減などのため、ウェーハは研削され薄くなる。このような切断の工程、および研削の工程において、ウェーハは基板またはテープなどの支持体により支持される（特許文献１〜３）。
特開２００２−２５９４８号公報 特開平３−１６６７５０号公報 特開平１１−２６４０３号公報
しかしながら、薄く加工されたウェーハは強度が低いため、ウェーハのハンドリングにおいてウェーハの破損が発生する。また、切断後のウェーハを支持体から剥離する場合には、チップの整列が乱れる恐れもある。整列が乱れると、その後の工程においてウェーハから得られるチップの収率が低下してしまう。さらに、製造工程は、研削、切断および剥離の各工程を含むため、複雑化してしまう。本発明は、上記課題に鑑み、ウェーハの破損およびチップの収率の低下を抑制し、かつ簡略化が可能な半導体装置の製造方法を提供することを目的とする。
本発明は、接着剤を用いてウェーハの第１面に支持基板を貼り付ける工程と、前記支持基板に貼り付けられたウェーハを薄くする工程と、第１の方向とこれと交差する第２の方向にそれぞれ複数延在し、チップの領域を区画するスクライブラインであって、前記ウェーハの外周部に位置する領域を除く前記スクライブラインの一方向に前記ウェーハを貫通する溝を形成する工程と、前記支持基板に貼り付けられた前記ウェーハを溶剤に浸漬し、前記溝から浸透する前記溶剤により前記接着剤を除去する工程と、を有する半導体装置の製造方法である。
本発明は、接着剤を用いてウェーハの第１面に支持基板を貼り付ける工程と、前記支持基板に貼り付けられたウェーハを薄くする工程と、前記ウェーハの第１の方向とこれと交差する第２の方向のそれぞれに複数延在し、チップの領域を区画するスクライブラインのうち少なくとも一部に、前記ウェーハを貫通する貫通孔を形成する工程と、前記ウェーハのうちチップとなる領域にビアホールを形成する工程と、前記ビアホールにビア配線を形成する工程と、前記支持基板に貼り付けられた前記ウェーハを溶剤に浸漬し、前記貫通孔から浸透する前記溶剤により前記接着剤を除去する工程と、を有し、前記ビアホールを形成する工程および前記貫通孔を形成する工程は、前記ビアホールが形成される領域および前記貫通孔が形成される領域に前記エッチングストッパ層が設けられた前記ウェーハの第１面とそれぞれ相対する前記ウェーハの第２面から前記ウェーハをエッチングする工程を含み、前記エッチングする工程の後、前記貫通孔が形成される領域のエッチングストッパ層を除去する半導体装置の製造方法である。
本発明によれば、ウェーハの破損およびチップの収率の低下を抑制し、かつ簡略化が可能な半導体装置の製造方法を提供することができる。
図１Ａは比較例に係る半導体装置の製造方法を例示する断面図である。 図１Ｂは比較例に係る半導体装置の製造方法を例示する断面図である。 図２Ａは実施例１に係る半導体装置の製造方法を例示する断面図である。 図２Ｂは実施例１に係る半導体装置の製造方法を例示する断面図である。 図２Ｃは実施例１に係る半導体装置の製造方法を例示する断面図である。 図３Ａは実施例１に係る半導体装置の製造方法を例示する断面図である。 図３Ｂは実施例１に係る半導体装置の製造方法を例示する断面図である。 図３Ｃは実施例１に係る半導体装置の製造方法を例示する断面図である。 図３Ｄは実施例１に係る半導体装置の製造方法を例示する断面図である。 図３Ｅは実施例１に係る半導体装置の製造方法を例示する断面図である。 図４Ａは溝の形成前のウェーハを例示する平面図である。 図４Ｂは溝が形成された後のウェーハを例示する平面図である。 図５Ａは図４Ｂの一部を拡大した図である。 図５Ｂはチップを個片化した後のウェーハを例示する平面図である。 図６Ａは実施例２に係る半導体装置の製造方法を例示する拡大断面図である。 図６Ｂは実施例２に係る半導体装置の製造方法を例示する拡大断面図である。 図６Ｃは実施例２に係る半導体装置の製造方法を例示する拡大断面図である。 図７Ａは実施例２に係る半導体装置の製造方法を例示する拡大断面図である。 図７Ｂは実施例２に係る半導体装置の製造方法を例示する拡大断面図である。 図７Ｃは実施例２に係る半導体装置の製造方法を例示する拡大断面図である。 図７Ｄは実施例２に係る半導体装置の製造方法を例示する拡大断面図である。 図８Ａは貫通孔およびビアホール形成後のウェーハを例示する拡大平面図である。 図８Ｂは個片化後のウェーハを例示する拡大平面図である。
まず、半導体装置の製造方法において発生する問題について説明する。製造方法の一例においては、ウェーハを支持基板などに固定した状態で薄く加工し、切断することでチップを形成する。切断した後、ウェーハを支持基板に接着するための接着剤を溶解させる。これによりチップを支持基板から剥離することが可能となる。しかし、溶解の工程においてチップの整列が乱れる。特に溶剤などを用いて溶解を行うと、チップが溶剤中に散乱してしまう。整列が乱れることで、後の工程においてチップの収率が低下する。
製造方法の別の例では、支持基板からウェーハを剥離した後に、ウェーハの切断を行う。比較例として、ウェーハを熱剥離法で剥離する例について説明する。図１Ａおよび図１Ｂは比較例に係る半導体装置の製造方法を例示する断面図である。図１Ａに示すように、ワックス１２を用いてウェーハ１４を支持基板１０へ貼り付ける。ウェーハ１４を裏面から研削し、薄くする。図１Ａに上向きの矢印で示すように、支持基板１０を加熱し、ワックス１２を溶解させる。例えばホットプレートなどを用い、１５０℃程度までワックス１２を加熱する。図１Ａに横向きの矢印で表すようにウェーハ１４を支持基板１０上でスライドさせることで、ウェーハ１４を支持基板１０から剥がす。有機溶剤などによりウェーハ１４を洗浄した後、図１Ｂに示すように、ウェーハ１４をダイシングテープ２２に貼り付け、ダイシング処理によりウェーハ１４を切断する。
比較例においては、熱剥離の際の熱により、ウェーハ１４にクラックが発生する恐れがある。特にウェーハ１４が薄型化されているため、ウェーハ１４は破損しやすい。支持基板１０からの剥離の後ダイシングテープへの貼り付けまで、単体のウェーハ１４をハンドリングする。このため、ウェーハ１４は破損しやすい。またウェーハ１４を支持基板１０上でスライドさせるため、ウェーハ１４の表面に傷が付く。
本発明の実施形態を列記して説明する。
本発明の実施形態は、接着剤を用いてウェーハの第１面に支持基板を貼り付ける工程と、前記支持基板に貼り付けられたウェーハを薄くする工程と、第１の方向とこれと交差する第２の方向にそれぞれ複数延在し、チップの領域を区画するスクライブラインであって、前記ウェーハの外周部に位置する領域を除く前記スクライブラインの一方向に前記ウェーハを貫通する溝を形成する工程と、前記支持基板に貼り付けられた前記ウェーハを溶剤に浸漬し、前記溝から浸透する前記溶剤により前記接着剤を除去する工程と、を有する半導体装置の製造方法である。
この実施形態によれば、溝から浸透する溶剤により接着剤を除去することができる。またウェーハは支持基板および支持部材に支持される。従ってウェーハの破損が抑制される。第１スクライブラインに溝を形成しても、外周部は切断されないため、チップの連結は維持される。このため接着剤を除去した後においてチップの整列の乱れは抑制され、溝を形成した後の工程においてチップの収率の低下は抑制される。第１スクライブラインに形成された溝は、ウェーハの分割に用いられるため、工程が簡略化される。このように、ウェーハの破損およびチップの収率の低下を抑制し、かつ簡略化が可能な半導体装置の製造方法を提供することができる。
上記実施形態において、前記ウェーハの前記第１面とは反対側の第２面に支持部材を固定し、前記ウェーハを前記支持基板から取り外す工程と、前記第１の方向と交叉する第２の方向に延びる第２スクライブラインに沿って前記ウェーハを切断する工程と、を有してもよい。この実施形態によれば、接着剤を除去し、支持部材にウェーハを固定して、支持基板から取り外すため、チップの収率の低下は抑制される。第１スクライブラインに形成された溝はウェーハの分割に用いられ、切断する工程においては第２スクライブラインに沿ってウェーハを切断すればよいため、工程が簡略化される。
上記実施形態において、前記溝を形成する工程および前記個片化したチップを形成する工程は、前記ウェーハをレーザーダイシングする工程または前記ウェーハをドライエッチングする工程を含むことができる。この実施形態によれば、ウェーハの切りしろを小さくすることができる。従って、形成されるチップの個数が増加するため、半導体装置が低コスト化する。
本発明の実施形態は、接着剤を用いてウェーハの第１面に支持基板を貼り付ける工程と、前記支持基板に貼り付けられたウェーハを薄くする工程と、前記ウェーハの第１の方向とこれと交差する第２の方向のそれぞれに複数延在し、チップの領域を区画するスクライブラインのうち少なくとも一部に、前記ウェーハを貫通する貫通孔を形成する工程と、前記ウェーハのうちチップとなる領域にビアホールを形成する工程と、前記ビアホールにビア配線を形成する工程と、前記支持基板に貼り付けられた前記ウェーハを溶剤に浸漬し、前記貫通孔から浸透する前記溶剤により前記接着剤を除去する工程と、を有し、前記ビアホールを形成する工程および前記貫通孔を形成する工程は、前記ビアホールが形成される領域および前記貫通孔が形成される領域にエッチングストッパ層が設けられた前記ウェーハの第１面とそれぞれ相対する前記ウェーハの第２面から前記ウェーハをエッチングする工程を含み、前記エッチングする工程の後、前記貫通孔が形成される領域の前記エッチングストッパ層を除去する半導体装置の製造方法である。
この実施形態によれば、貫通孔から浸透する溶剤により接着剤を溶解することができる。またウェーハは支持基板および支持部材に支持される。従ってウェーハの破損が抑制される。貫通孔を設けてもチップ間の連結は維持されるため、チップの整列の乱れは抑制される。貫通孔を形成した後の工程において、チップの収率の低下を抑制することができる。ビアホールおよび貫通孔を一度のエッチングにより形成するため工程が簡略化される。このように、ウェーハの破損およびチップの収率の低下を抑制し、かつ簡略化が可能な半導体装置の製造方法を提供することができる。
上記実施形態において、前記ウェーハの前記第１面とは反対側の前記第２面に支持部材を固定し、前記ウェーハを前記支持基板から取り外す工程と、前記スクライブラインに沿って前記ウェーハを切断する工程と、を有してもよい。この実施形態によれば、接着剤を除去し、支持部材にウェーハを固定して、支持基板から取り外すため、チップの収率の低下は抑制される。また、スクライブラインに貫通孔が設けられているため、スクライブラインにおけるウェーハの強度が低下し、容易に切断することができる。
上記実施形態において、前記貫通孔と前記ビアホールとは同じ大きさを有してもよい。この実施形態によれば、貫通孔とビアホールとを同じ条件で加工できるため、工程が簡略化される。
上記実施形態において、複数の前記スクライブラインのそれぞれに複数の前記貫通孔が形成されてもよい。この実施形態によれば、接着剤の全体に溶剤が行き渡るため、接着剤を効率よく除去することができる。
上記実施形態において、前記ウェーハを切断する工程は、前記スクライブラインに沿って前記ウェーハをブレーキングする工程とすることができる。この実施形態によれば、ウェーハを容易に切断することができる。またウェーハを切断するためにダイシングを行わなくてよい。ダイシング装置を用いなくてよいため、半導体装置が低コスト化する。
上記実施形態において、前記ウェーハは、炭化シリコン基板、および前記炭化シリコン基板上に設けられた窒化物半導体層を含むことができる。この実施形態によれば、ウェーハの強度が高くなるため、ウェーハの破損が抑制される。
以下、本発明の実施例について説明する。
図２Ａから図３Ｅは実施例１に係る半導体装置の製造方法を例示する断面図である。図４Ａは溝１８の形成前のウェーハ１４を例示する平面図である。図４Ｂは溝１８が形成された後のウェーハ１４を例示する平面図である。図５Ａは図４Ｂの一部を拡大した図であり、図４Ｂの点線の円の箇所を図示している。図５Ｂはチップ１４ａを個片化した後のウェーハ１４を例示する平面図である。
図２Ａに示すように、ウェーハ１４の表面（第１面、図２Ａでは下面）に、ワックス１２（接着剤）を用いて支持基板１０を貼り付ける。支持基板１０は例えばガラスなどにより形成されている。実施例２において説明するように、ウェーハ１４は例えば炭化シリコン（ＳｉＣ）により形成されたＳｉＣ基板、および窒化物半導体層を含む。窒化物半導体層はＧａＮなどの窒化物半導体を含み、例えば電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）などのトランジスタが形成されている。ウェーハ１４の窒化物半導体層が支持基板１０と向き合い、ＳｉＣ基板が上側になるように、ウェーハ１４は配置される。図４Ａに示すように、ウェーハ１４は複数のチップ１４ａを含み、またウェーハ１４には複数のスクライブライン１６が形成されている。複数のスクライブライン１６のうち、図４Ａに矢印で示したＹ方向に延在するものをスクライブライン１６ｙ（第１スクライブライン）、Ｙ方向と交叉するＸ方向に延在するものをスクライブライン１６ｘ（第２スクライブライン）とする。スクライブライン１６によりチップ１４ａが区画される。
図２Ｂに示すように、ウェーハ１４の裏面（第２面、図２Ｂでは上面）の加工および研削を行う。研削により、ウェーハ１４を例えば厚さ１５０μｍ以下まで薄くする。このときＳｉＣ基板が研削され、窒化物半導体層は研削されない。研削以外に研磨でウェーハ１４を薄くしてもよい。ウェーハ１４の裏面加工とは、例えば電極（不図示）の形成などである。
図４Ｂに示すように、例えばレーザーダイシングまたはドライエッチングなどにより、スクライブライン１６ｙに沿ってウェーハ１４の裏面からウェーハ１４を切断する。これにより、ウェーハ１４に、裏面から表面にかけてウェーハ１４を貫通する溝１８が形成される。溝１８は、複数のスクライブライン１６のうち、Ｙ方向に伸びるスクライブライン１６ｙに形成され、Ｘ方向に伸びるスクライブライン１６ｘには形成されない。また、ウェーハ１４の外周部１４ｂは切断されない。従って、チップ１４ａ間の連結、およびチップ１４ａと外周部１４ｂとの連結は維持される。チップ１４ａがウェーハ１４から分離しないため、この後の工程においてチップ１４ａの収率の低下は抑制される。図５Ａに示すように、溝１８の幅Ｗ１は例えば２０μｍである。外周部１４ｂの幅Ｗ２は例えば２ｍｍである。ウェーハ１４の強度を維持するため、幅Ｗ２は２ｍｍ以上であることが好ましい。
図２Ｃに示すように、支持基板１０およびウェーハ１４を有機溶剤２０の貯留されたタンク２０ａに投入する。支持基板１０を冶具２０ｂに搭載し、支持基板１０およびウェーハ１４を有機溶剤２０に浸漬させる。溝１８から有機溶剤２０が浸透し、ワックス１２に到達する。図３Ａに示すように、有機溶剤２０によりワックス１２が溶解する。有機溶剤２０は例えばアセトン、ピロリドン、またはイソプロピルアルコール（ＩＰＡ）などのアルコールなどである。有機溶剤２０への浸漬の時間は例えば３０〜６０分である。
図３Ｂに示すように、支持基板１０およびウェーハ１４をタンク２０ａから取り出し乾燥させる。図３Ｃに示すように、ウェーハ１４の裏面にダイシングテープ２２（支持部材）を貼り付ける。図３Ｄに示すように、ダイシングテープ２２と共にウェーハ１４を持ち上げ、ウェーハ１４を支持基板１０から剥がす。ワックス１２は溶解しているため、ウェーハ１４の剥離が可能である。図３Ｅに示すように、ウェーハ１４の表面が露出する。
表面（図３Ｅでは上面）からウェーハ１４を切断する。図５Ｂに示すように、例えばレーザーダイシングまたはドライエッチングなどにより、スクライブライン１６ｘに沿ってウェーハ１４を切断する。以上の工程によりウェーハ１４から個片化されたチップ１４ａが形成される。なお、外周部１４ｂは切断してもよいし、切断しなくてもよい。
実施例１によれば、溝１８から浸透する有機溶剤によりワックス１２を溶解することができる。比較例のようにウェーハ１４を加熱しなくてよいため、熱によるウェーハ１４の破損が抑制される。ウェーハ１４の破損を抑制するため、ウェーハ１４単体でのハンドリングは行わないことが好ましい。実施例１においては、ウェーハ１４は支持基板１０およびダイシングテープ２２に支持されるため、ウェーハ１４の破損が抑制される。支持基板１０から剥離した後のウェーハ１４を支持するために、ダイシングテープ２２以外の支持部材を用いてもよい。ウェーハ１４をダイシングテープ２２と共に持ち上げることで、支持基板１０からウェーハ１４を剥離する。支持基板１０上においてウェーハ１４をスライドさせないため、ウェーハ１４の表面に傷が付きにくい。
スクライブライン１６ｙに溝１８を形成するため、工程が簡略化される。すなわち、個片化の工程においては、スクライブライン１６ｘに沿ってウェーハ１４を切断すればよく、スクライブライン１６ｙに沿った切断はしなくてよい。全てのスクライブライン１６に沿ってウェーハ１４を切断する場合に比べ、スクライブラインの本数が少ないため、処理時間が短縮される。このため半導体装置の低コスト化が可能である。またスクライブライン１６ｙを通じて有機溶剤がワックス１２の全体に行き渡る。これによりワックス１２を効率よく溶解することができる。例えば複数のスクライブライン１６ｙの一部に溝１８を形成し、他の一部には溝１８を形成しなくても、工程の簡略化およびワックス１２の溶解は可能である。つまり、複数のスクライブライン１６のうち一部に溝１８を形成すればよい。ただし、工程をより簡略化し、かつワックス１２を効率よく溶解させるためには、複数のスクライブライン１６ｙのそれぞれに溝１８を形成することが好ましい。また複数のスクライブライン１６ｘのそれぞれに溝１８を形成し、スクライブライン１６ｙに溝１８を形成しなくてもよい。
溝１８の形成およびウェーハ１４の切断の工程においてレーザーダイシングまたはドライエッチングを用いることで、ブレードを用いたダイシングに比べ、ウェーハ１４の切りしろを小さくすることができる。ブレードダイシングにおいては切りしろが例えば５０〜６０μｍである。切りしろにマージンを加え、スクライブライン１６の幅は例えば１００μｍ程度である。これに対し、レーザーダイシングおよびドライエッチングでは、切りしろが例えば２０μｍ、スクライブライン１６の幅は５０〜６０μｍとすることができる。スクライブライン１６が細くなることで、１枚のウェーハ１４から得られるチップ１４ａの数が多くなり、半導体装置が低コスト化する。
実施例２に係る半導体装置の製造方法について説明する。図６Ａから図７Ｄは実施例２に係る半導体装置の製造方法を例示する拡大断面図である。図８Ａは貫通孔３４およびビアホール３２形成後のウェーハ１４を例示する拡大平面図である。図８Ｂは個片化後のウェーハ１４を例示する拡大平面図である。図２Ａおよび図２Ｂに示した貼り付けおよび研削の工程は実施例２においても行われる。ここでは拡大断面図を参照して説明する。
図６Ａに示すように、ウェーハ１４の窒化物半導体層１４ｃが下側に位置し、ＳｉＣ基板１４ｄが上側に位置する。窒化物半導体層１４ｃの下面にはパッド２４、絶縁膜２６、およびエッチングストッパ層２８が設けられている。パッド２４は、例えばウェーハ１４に近い方から厚さ数百ｎｍのニッケル（Ｎｉ）層および厚さ５μｍの金（Ａｕ）層を積層して形成されている。絶縁膜２６は例えば厚さ１ｍｍの窒化シリコン（ＳｉＮ）により形成され、パッド２４を覆う。エッチングストッパ層２８は例えばＮｉにより形成されている。窒化物半導体層１４ｃが支持基板１０と対向するように、ウェーハ１４は支持基板１０に貼り付けられる。
図６Ｂに示すように、ＳｉＣ基板１４ｄを研削することでウェーハ１４を薄くする。図６Ｃに示すように、ウェーハ１４の裏面に例えばＮｉなどのマスク３０を形成する。マスク３０の開口部からはウェーハ１４が露出する。
図７Ａに示すように、ドライエッチングにより、ウェーハ１４にビアホール３２および貫通孔３４を形成する。ドライエッチングのエッチャントとして、例えば六フッ化硫黄（ＳＦ６）、四フッ化炭素（ＣＦ４）、トリフルオロメタン（ＣＨＦ３）などフッ素系ガスを用いる。ドライエッチングはパッド２４およびエッチングストッパ層２８において停止する。つまり貫通孔３４はエッチングストッパ層２８に到達する。ビアホール３２はパッド２４に到達する。ビアホール３２および貫通孔３４それぞれの直径Ｒ１は例えば２０μｍである。図８Ａに示すように、スクライブライン１６ｘおよび１６ｙ（図中の点線）に複数の貫通孔３４が形成される。貫通孔３４間の距離Ｌ１は例えば１０〜５０μｍである。
図７Ｂに示すように、例えばエッチングなどにより、エッチングストッパ層２８およびマスク３０を除去する。図７Ｃに示すように、例えばメッキ処理などにより導体層３６を形成する。導体層３６は、ウェーハ１４の裏面に形成された配線３６ａ、およびビアホール３２に形成されたビア配線３６ｂを含む。ビア配線３６ｂはパッド２４に接触している。導体層３６は例えばニッケル層とＡｕ層とを積層して形成されている。
図２Ｃの例と同様に、支持基板１０およびウェーハ１４を有機溶剤２０に浸漬する。図７Ｃに示した貫通孔３４から有機溶剤が浸透し、ワックス１２が溶解する。図７Ｄに示すように、ウェーハ１４を支持基板１０から剥がす。このとき図３Ｄと同様にダイシングテープ２２を用いることができる。図８Ｂに示すように、ブレーキングまたはダイシングにより、ウェーハ１４を切断する。
実施例２によれば、貫通孔３４から浸透する有機溶剤によりワックス１２を溶解させることができる。またウェーハ１４は支持基板１０またはダイシングテープ２２に支持される。このため、ウェーハ１４の破損が抑制される。ウェーハ１４をスライドさせないため、表面に傷が付きにくい。また図８Ａに示すように、貫通孔３４を設けてもチップ１４ａ間の連結は維持されるため、チップ１４ａの収率の低下を抑制することができる。
ビアホール３２および貫通孔３４を一度のエッチングにより形成するため、複数回のエッチングでビアホール３２および貫通孔３４を設ける場合より工程が少なくなる。つまり製造方法が簡略化される。なお、ビアホール３２および貫通孔３４を形成する工程において、外周部１４ｂはウェーハ１４から切り離してもよいし、切り離さなくてもよい。
エッチングレートを安定させるために、ビアホール３２および貫通孔３４は同じ径を有することが好ましい。スクライブライン１６におけるエッチングと、チップ１４ａにおけるエッチングとは同程度に進行する。ビアホール３２および貫通孔３４は同じ径を有することで、ウェーハ１４のオーバーエッチングを抑制し、かつ所望の径を有するビアホール３２および貫通孔３４を形成することができる。またビアホール３２と貫通孔３４とでエッチング条件を変更しなくてもよいため、工程が簡略化される。ビアホール３２および貫通孔３４の径は変更してもよい。ただし貫通孔３４の径とビアホール３２の径とが異なる場合、オーバーエッチングが発生する。例えば貫通孔３４の径がビアホール３２の径より大きい場合、チップ１４ａがオーバーエッチングされ、所望の径を有するビアホール３２が得られない。またウェーハ１４下のパッド２４および支持基板１０までエッチングが進行することもある。ビアホール３２および貫通孔３４はドライエッチング以外にウェットエッチングで設けてもよい。
なおビアホール３２および貫通孔３４はレーザードリリングにより形成してもよい。ビアホール３２および貫通孔３４が同じ径を有することで、同一のレーザーの条件を用いることができる。このため工程が簡略化される。ビアホール３２および貫通孔３４の断面形状が円形以外の場合でも、ビアホール３２および貫通孔３４は同じ大きさを有することが好ましい。
ウェーハ１４にエッチングストッパ層２８が設けられているため、貫通孔３４を形成するドライエッチング処理においてウェーハ１４およびワックス１２のオーバーエッチングが抑制される。ウェーハ１４がオーバーエッチングされると、ウェーハ１４の素子部（ＦＥＴなど）もエッチングされることがある。また、例えばワックス１２がエッチングされると、ウェーハ１４が支持基板１０から剥離してしまう。特にＳｉＣ基板１４ｄは高硬度であるため、ドライエッチングのパワーは高い。エッチングストッパ層２８を設けることで、エッチングパワーを高めてもオーバーエッチングが抑制される。エッチングストッパ層２８は、例えばＮｉなどマスク３０と同じ材料から形成することが好ましい。エッチングストッパ層２８とマスク３０とを同じ工程で除去することができる。
スクライブライン１６に複数の貫通孔３４を形成することが好ましく、特に複数のスクライブライン１６それぞれに複数の貫通孔３４を形成することが好ましい。有機溶剤をワックス１２の全体に行き渡らせ、ワックス１２を効率よく溶解させることができる。例えばスクライブライン１６ｘおよび１６ｙの一方のみに貫通孔３４を設けてもよい。１つのスクライブライン１６当たり１つの貫通孔３４を設けてもよい。
スクライブライン１６に複数の貫通孔３４が形成されているため、スクライブライン１６以外の領域に比べ、スクライブライン１６におけるウェーハ１４の強度が低下する。このため、ブレーキングおよびダイシングが容易である。ブレーキングによりウェーハ１４を切断する場合、ダイシングは行わなくてよい。ダイシング装置が不要になるため半導体装置が低コスト化する。
実施例１および２においてウェーハ１４は、ＳｉＣ基板１４ｄに代えてサファイアまたはシリコン（Ｓｉ）などにより形成された基板を含んでもよい。ウェーハ１４は、窒化物半導体層１４ｃ以外にガリウム砒素（ＧａＡｓ）など砒素系半導体を含んでもよい。ＳｉＣ基板１４ｄおよび窒化物半導体層１４ｃを含むウェーハ１４は強度が高いため、破損しにくい。
支持基板１０はガラス以外の材質で形成されてもよく、特に強度の高い材質で形成されることが好ましい。研削の工程において支持基板１０の破損を抑制するためである。またワックス１２によるウェーハ１４と支持基板１０との間の接着力は大きいことが好ましい。研削の工程においてウェーハ１４を固定するためである。ウェーハ１４の支持基板１０からの剥離には、ダイシングテープ２２以外の支持部材を用いてもよい。支持部材はウェーハ１４を固定でき、かつウェーハ１４の切断後にチップ１４ａを簡単に剥離できればよい。支持部材は例えば紫外線により接着力が低下する性質を有してもよい。また支持部材はウェーハ１４を接着する部材でもよいし、吸着する部材でもよい。支持部材からは溶剤を用いずにチップ１４ａを剥離できることが好ましい。チップ１４ａが溶剤中に散乱ことを抑制するためである。支持基板１０はダイシングテープ２２などの支持部材よりも高い強度を有することが好ましい。またワックス１２による接着力は、支持部材の接着力より強いことが好ましい。
ウェーハ１４と支持基板１０との接着にはワックス１２以外の接着剤を使用してもよく、溶剤としては接着剤を溶解することのできるものを用いればよい。例えば有機接着剤を有機溶剤で溶解することができる。溶剤は無機溶剤でもよい。
なお、本発明は係る特定の実施形態および実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ 支持基板
１２ ワックス
１４ ウェーハ
１４ａ チップ
１４ｂ 外周部
１４ｃ 窒化物半導体層
１４ｄ ＳｉＣ基板
１６、１６ｘ、１６ｙ スクライブライン
１８ 溝
２０ 有機溶剤
２０ａ タンク
２０ｂ 冶具
２２ ダイシングテープ
２４ パッド
２６ 絶縁膜
２８ エッチングストッパ層
３０ マスク
３２ ビアホール
３４ 貫通孔
３６ 導体層
３６ａ 配線
３６ｂ ビア配線

Claims (9)

  1. 接着剤を用いてウェーハの第１面に支持基板を貼り付ける工程と、
    前記支持基板に貼り付けられたウェーハを薄くする工程と、
    第１の方向とこれと交差する第２の方向にそれぞれ複数延在し、チップの領域を区画するスクライブラインであって、前記ウェーハの外周部に位置する領域を除く前記スクライブラインの一方向に前記ウェーハを貫通する溝を形成する工程と、
    前記支持基板に貼り付けられた前記ウェーハを溶剤に浸漬し、前記溝から浸透する前記溶剤により前記接着剤を除去する工程と、を有する半導体装置の製造方法。
  2. 前記ウェーハの前記第１面とは反対側の第２面に支持部材を固定し、前記ウェーハを前記支持基板から取り外す工程と、
    前記第１の方向と交叉する第２の方向に延びる第２スクライブラインに沿って前記ウェーハを切断する工程と、を有する請求項１に記載の半導体装置の製造方法。
  3. 前記溝を形成する工程および前記ウェーハを切断する工程は、前記ウェーハをレーザーダイシングする工程または前記ウェーハをドライエッチングする工程を含む請求項１または２に記載の半導体装置の製造方法。
  4. 接着剤を用いてウェーハの第１面に支持基板を貼り付ける工程と、
    前記支持基板に貼り付けられたウェーハを薄くする工程と、
    前記ウェーハの第１の方向とこれと交差する第２の方向のそれぞれに複数延在し、チップの領域を区画するスクライブラインのうち少なくとも一部に、前記ウェーハを貫通する貫通孔を形成する工程と、
    前記ウェーハのうちチップとなる領域にビアホールを形成する工程と、
    前記ビアホールにビア配線を形成する工程と、
    前記支持基板に貼り付けられた前記ウェーハを溶剤に浸漬し、前記貫通孔から浸透する前記溶剤により前記接着剤を除去する工程と、を有し、
    前記ビアホールを形成する工程および前記貫通孔を形成する工程は、前記ビアホールが形成される領域および前記貫通孔が形成される領域にエッチングストッパ層が設けられた前記ウェーハの第１面とそれぞれ相対する前記ウェーハの第２面から前記ウェーハをエッチングする工程を含み、
    前記エッチングする工程の後、前記貫通孔が形成される領域の前記エッチングストッパ層を除去する半導体装置の製造方法。
  5. 前記ウェーハの前記第１面とは反対側の前記第２面に支持部材を固定し、前記ウェーハを前記支持基板から取り外す工程と、
    前記スクライブラインに沿って前記ウェーハを切断する工程と、を有する請求項４に記載の半導体装置の製造方法。
  6. 前記貫通孔と前記ビアホールとは同じ大きさを有する請求項４または５に記載の半導体装置の製造方法。
  7. 複数の前記スクライブラインのそれぞれに複数の前記貫通孔が形成される請求項４から６いずれか一項に記載の半導体装置の製造方法。
  8. 前記ウェーハを切断する工程は、前記スクライブラインに沿って前記ウェーハをブレーキングする工程である請求項４から７いずれか一項に記載の半導体装置の製造方法。
  9. 前記ウェーハは、炭化シリコン基板、および前記炭化シリコン基板上に設けられた窒化物半導体層を含む請求項１から８いずれか一項に記載の半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017157679A (ja) * 2016-03-01 2017-09-07 株式会社ディスコ パッケージウェーハの製造方法及びパッケージウェーハ
JP2019029568A (ja) * 2017-08-01 2019-02-21 株式会社サイオクス 半導体積層物の製造方法および窒化物結晶基板の製造方法
WO2019082689A1 (ja) * 2017-10-26 2019-05-02 ソニーセミコンダクタソリューションズ株式会社 半導体装置、固体撮像素子、製造方法、および電子機器
WO2020189526A1 (ja) * 2019-03-15 2020-09-24 デンカ株式会社 窒化物セラミック基板の製造方法及び窒化物セラミック基材

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016109693B4 (de) * 2016-05-25 2022-10-27 Infineon Technologies Ag Verfahren zum Trennen von Halbleiterdies von einem Halbleitersubstrat und Halbleitersubstratanordnung
US9905466B2 (en) * 2016-06-28 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer partitioning method and device formed
DE102016122637A1 (de) * 2016-11-23 2018-05-24 Infineon Technologies Ag Verfahren zur Verwendung beim Herstellen von Halbleitervorrichtungen
CN107649785A (zh) * 2017-09-22 2018-02-02 北京世纪金光半导体有限公司 一种晶圆减薄方法及装置
JP7066263B2 (ja) * 2018-01-23 2022-05-13 株式会社ディスコ 加工方法、エッチング装置、及びレーザ加工装置
JP7459490B2 (ja) * 2019-11-28 2024-04-02 株式会社ソシオネクスト 半導体ウェハ及び半導体装置
US20210296176A1 (en) * 2020-03-23 2021-09-23 Semiconductor Components Industries, Llc Structure and method for electronic die singulation using alignment structures and multi-step singulation
US11764096B2 (en) * 2020-07-08 2023-09-19 Micron Technology, Inc. Method for semiconductor die edge protection and semiconductor die separation

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01225510A (ja) * 1988-03-04 1989-09-08 Sumitomo Electric Ind Ltd 半導体基板の切断分割方法
JPH091542A (ja) * 1995-06-23 1997-01-07 Matsushita Electron Corp 薄板状素材の切断方法
JPH1126403A (ja) * 1997-07-03 1999-01-29 Nec Corp 半導体ウェーハの製造方法
JP2003338475A (ja) * 2002-05-22 2003-11-28 Lintec Corp 脆質材料の加工方法
JP2004146487A (ja) * 2002-10-23 2004-05-20 Renesas Technology Corp 半導体装置の製造方法
JP2006187973A (ja) * 2005-01-07 2006-07-20 Seiko Epson Corp 基材の分割方法、及び、液体噴射ヘッド
JP2012517111A (ja) * 2009-02-06 2012-07-26 クアルコム，インコーポレイテッド スクライブライン貫通シリコンビア

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2829064B2 (ja) 1989-11-27 1998-11-25 株式会社ジャパンエナジー 半導体装置の製造方法
JP2002025948A (ja) 2000-07-10 2002-01-25 Canon Inc ウエハーの分割方法、半導体デバイス、および半導体デバイスの製造方法
US6869894B2 (en) * 2002-12-20 2005-03-22 General Chemical Corporation Spin-on adhesive for temporary wafer coating and mounting to support wafer thinning and backside processing
US8697542B2 (en) * 2012-04-12 2014-04-15 The Research Foundation Of State University Of New York Method for thin die-to-wafer bonding
US8536709B1 (en) * 2012-06-25 2013-09-17 United Microelectronics Corp. Wafer with eutectic bonding carrier and method of manufacturing the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01225510A (ja) * 1988-03-04 1989-09-08 Sumitomo Electric Ind Ltd 半導体基板の切断分割方法
JPH091542A (ja) * 1995-06-23 1997-01-07 Matsushita Electron Corp 薄板状素材の切断方法
JPH1126403A (ja) * 1997-07-03 1999-01-29 Nec Corp 半導体ウェーハの製造方法
JP2003338475A (ja) * 2002-05-22 2003-11-28 Lintec Corp 脆質材料の加工方法
JP2004146487A (ja) * 2002-10-23 2004-05-20 Renesas Technology Corp 半導体装置の製造方法
JP2006187973A (ja) * 2005-01-07 2006-07-20 Seiko Epson Corp 基材の分割方法、及び、液体噴射ヘッド
JP2012517111A (ja) * 2009-02-06 2012-07-26 クアルコム，インコーポレイテッド スクライブライン貫通シリコンビア

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017157679A (ja) * 2016-03-01 2017-09-07 株式会社ディスコ パッケージウェーハの製造方法及びパッケージウェーハ
JP2019029568A (ja) * 2017-08-01 2019-02-21 株式会社サイオクス 半導体積層物の製造方法および窒化物結晶基板の製造方法
WO2019082689A1 (ja) * 2017-10-26 2019-05-02 ソニーセミコンダクタソリューションズ株式会社 半導体装置、固体撮像素子、製造方法、および電子機器
JPWO2019082689A1 (ja) * 2017-10-26 2020-12-03 ソニーセミコンダクタソリューションズ株式会社 半導体装置、固体撮像素子、製造方法、および電子機器
WO2020189526A1 (ja) * 2019-03-15 2020-09-24 デンカ株式会社 窒化物セラミック基板の製造方法及び窒化物セラミック基材
JPWO2020189526A1 (ja) * 2019-03-15 2020-09-24

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