JP2015130391A - プリント配線板、半導体装置及び積層型半導体装置 - Google Patents

Abstract

【課題】誘電体からなる被覆部材で、信号線を伝搬する信号の伝搬時間を調整しつつ、隣接する２つの信号線間の結合容量を低減し、クロストークジッタを低減させて信号品質の向上を図る。【解決手段】複数の配線パターン２５１〜２５８のうち、例えば２つの配線パターン２５１，２５２が、誘電体層の誘電体よりも比誘電率の高い誘電体からなる被覆部材２７１，２７２で、配線方向に部分的に被覆されている。被覆部材２７１，２７２のうち、一方の被覆部材２７２の配線方向の長さが、他方の被覆部材２７１の配線方向の長さ以下に設定されている。被覆部材２７２の配線方向の両端部２７２Ａ，２７２Ｂのうち、少なくとも一方の端部が、被覆部材２７１に隣接する区間Ｒ１から外側にずらして配置されている。【選択図】図２

Description

本発明は、複数の信号線が並設されたプリント配線板、プリント配線板を備えた半導体装置、及び半導体装置を備えた積層型半導体装置に関する。

携帯用電子機器の高機能化、小型化に伴い、電子機器に使われる半導体装置は、多ピン化、狭ピッチ化が求められる。半導体装置の多ピン化、狭ピッチ化する構造としてＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）と呼ばれる半導体パッケージが知られている。また更なる小型化を図るために、例えばロジック用の半導体素子を備えた半導体パッケージの上に、メモリ用の半導体素子を備えた半導体パッケージを積層させたＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）と呼ばれる積層型半導体装置が知られている。

積層型半導体装置における上下段の半導体素子であるシステムＬＳＩとＤＤＲメモリ間の通信を行う場合、データ信号を伝送する８本の信号線（バス配線）と、ストローブ信号を伝送する２本の差動配線が必要となる。半導体素子間のデータ信号は、誤動作しないようにシステムクロックにタイミングを同期させる必要がある。信号のタイミングを同期させるために、半導体素子内およびインターポーザ基板上での信号の伝搬時間を制御している。近年では、システムの高速化が進んでおり、信号線に流れる信号の周波数が上昇し、誤動作しないように同期を確保するための時間制御が難しくなっている。

一般的に使用される有機基板のインターポーザに接続する半導体素子のパッドピッチと、半導体装置同士を接続するＢＧＡパッドのピッチには、製造テクノロジーの違いにより大きな差が生じる。例えば、半導体素子のパッドピッチが数十［μｍ］であるのに対して、ＢＧＡパッドのピッチは数百［μｍ］と１０倍程大きい。このような理由より、半導体素子が接合されるパッドと半導体装置同士を接続するＢＧＡパッドとを接続する際に、信号線を展開する横方向（配線方向と直交する方向）の領域が必要となる。これが配線長にばらつきを生じさせる。

また、積層型半導体装置では、半導体装置同士を接続するＢＧＡパッドは、半導体素子を実装する領域確保のため、インターポーザの周縁に複数列設けられる。複数列のＢＧＡパッドのうち最内周側に配置されるパッドと最外周側に配置されるパッドは、半導体素子からの距離が縦方向（配線方向）に異なる。このことでも配線長にばらつきを生じさせる。

このような配線長のばらつきによって、各信号線を伝搬する信号の伝搬時間がばらつくため、インターポーザ上での伝搬時間を調整するための手法の１つとして、信号線の物理長を調整するために信号線をミアンダ配線構造とすることが提案されている。ミアンダ配線構造は、信号線を矩形に折りたたみながら、複数の信号線間で配線長（物理長）を揃えることにより、信号の伝搬時間を揃える方法である。しかし、この方法では、信号線をミアンダ配線構造とする分、信号線の占有面積が増加し、プリント配線板が大型化する。

そこで、別の手法として、信号線を比誘電率の高い誘電体材料で被覆することで電気長を調整し、信号の伝搬時間を揃える方法が提案されている（特許文献１参照）。この特許文献１では、基準とする信号線に対して配線長の短い信号線を、比誘電率の高い誘電体材料で被覆し、誘電体材料の長さを配線長に応じた長さに設定することで、信号線を伝搬する信号の伝搬速度を変えて、信号の伝搬時間を揃えている。

特開２００１−２１７５０９号公報

しかしながら、上記特許文献１の技術では、比誘電率の高い誘電体を、互いに隣接する２つの信号線にそれぞれ被覆しているので、信号線間の容量性結合による結合容量（静電容量）が大きくなり、信号においてクロストークジッタが増大していた。

具体的に説明すると、信号線と、信号線とは別層（下層）に配置された基準電位であるグラウンド導体パターンとの間においても容量性結合がある。積層型半導体装置では、インターポーザ上の信号線幅を細くし、信号線間隔を縮めることで信号線密度を高め、小型化を実現している。そのため、信号線間距離の方が信号線とグラウンド導体パターンとの間の距離よりも小さくなり、隣接した２つの信号線に、比誘電率の高い誘電体を被覆することで、信号線間の結合容量がグラウンド導体パターンに対しての結合容量より相対的に大きくなる。このように、信号線間の結合容量が大きくなると、信号線間のクロストークが大きくなり、信号においてクロストークジッタを増大させる要因となっていた。

そこで、本発明は、誘電体からなる被覆部材で、信号線を伝搬する信号の伝搬時間を調整しつつ、隣接する２つの信号線間の結合容量を低減し、クロストークジッタを低減させて信号品質の向上を図ることを目的とする。

本発明は、誘電体層と、前記誘電体層に隣接し、複数の信号線が互いに間隔をあけて並設された導体層と、を備え、前記複数の信号線のうち、少なくとも互いに隣接する２つの信号線のそれぞれが、前記誘電体層の誘電体よりも比誘電率の高い誘電体からなる被覆部材で、配線方向に部分的に被覆され、互いに隣接する２つの信号線のうち、一方の信号線の長さは他方の信号線の長さより長く、前記一方の信号線に形成された被覆部材の前記一方の配線に沿った方向の長さは、前記他方の信号線に形成された被覆部材の前記他方の配線に沿った方向の長さ以下であり、前記一方の信号線に形成された被覆部材と、前記他方の信号線に形成された被覆部材とは、互いに隣接しない非隣接区間を有していることを特徴とする。

本発明によれば、被覆部材で伝搬時間が調整され、隣接する信号線間の結合容量を低減して、クロストークジッタが低減することで、信号線を伝搬する信号品質が向上する。

第１実施形態に係る積層型半導体装置の概略構成を示す説明図である。 第１実施形態に係る積層型半導体装置の下段の半導体パッケージにおけるインターポーザの配線構造を示す説明図である。 実施例１のインターポーザの配線構造を示す説明図である。 図２（ａ）に示すＩＶ−ＩＶ’線に沿うインターポーザの断面図である。 第２実施形態に係る積層型半導体装置の下段の半導体パッケージにおけるインターポーザの配線構造を示す説明図である。 比較例２のインターポーザの配線構造を示す説明図である。

以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。

［第１実施形態］
図１は、本発明の第１実施形態に係る積層型半導体装置の概略構成を示す説明図であり、図１（ａ）は積層型半導体装置の断面図、図１（ｂ）はプリント配線板の断面図である。図１（ａ）に示すように、積層型半導体装置１００は、パッケージ・オン・パッケージ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ：ＰｏＰ）構造の積層型半導体パッケージである。積層型半導体装置１００は、第１の半導体装置である下段の半導体パッケージ２００と、第２の半導体装置である上段の半導体パッケージ３００とが積層されて構成されている。

半導体パッケージ２００は、第１の半導体素子としての下段の半導体素子２０１と、第１のプリント配線板（第１のインターポーザ）としての下段のインターポーザ２０２とを有している。半導体パッケージ３００は、第２の半導体素子としての上段の半導体素子３０１と、第２のプリント配線板（第２のインターポーザ）としての上段のインターポーザ３０２とを有している。

インターポーザ２０２，３０２は、平面視四角形の多層基板である。第１実施形態では、インターポーザ２０２は、コア層２１１と、その上下面に形成されたビルドアップ層２１２，２１３で４層の導体層が構成される多層基板である。

具体的に説明すると、図１（ｂ）に示すように、コア層２１１は、誘電体層（絶縁体層）２２４と、誘電体層２２４の両面（両側）に隣接して設けられた導体層２２３，２２５と、を有している。ビルドアップ層２１２は、誘電体層（絶縁体層）２２２と、誘電体層２２２の一方の面に隣接して設けられた導体層２２１とを有している。ビルドアップ層２１３は、誘電体層（絶縁体層）２２６と、誘電体層２２６の一方の面に隣接して設けられた導体層２２７とを有している。つまり、インターポーザ２０２は、４層の導体層２２１，２２３，２２５，２２７と、これら導体層２２１，２２３，２２５，２２７の間に配置された誘電体層２２２，２２４，２２６とが積層されて構成されている。導体層２２１，２２７は、表層であり、導体層２２３，２２５は、内層であり、各導体層２２１，２２７の表面がソルダーレジスト２２８，２２９で覆われて保護されている。誘電体層２２２は、樹脂等の誘電体２８０で形成されている。導体層２２１に誘電体層２２２を挟んで隣接する導体層２２３には、グラウンド電位が印加されるグラウンド導体パターン（ベタパターン）２９０が形成されている。

図１（ａ）に示す半導体素子２０１は、例えばシステムＬＳＩであり、半導体素子３０１は、例えばＤＤＲメモリである。半導体素子２０１，３０１間の通信は、下段および上段のインターポーザ２０２，３０２とそれらを接続する、はんだ接合部としてのはんだボール４００を介して行う。下段および上段のインターポーザ２０２，３０２の対向する面には、上下の接合用の複数のパッド（パッド群）２３０，３３０がペリフェラル状に設けられており、パッド２３０，３３０同士がはんだボール４００で接合されている。半導体素子２０１と半導体素子３０１との間の通信は、データ信号を伝送する８つの信号線（バス配線）と、ストローブ信号を伝送する２つの差動配線とを用いて行われる。

図２は、第１実施形態に係る積層型半導体装置１００の下段の半導体パッケージ２００におけるインターポーザ２０２の配線構造を示す説明図である。図２（ａ）は、インターポーザ２０２を、導体層２２１側から見た平面図であり、ソルダーレジスト２２８は図示を省略している。図２（ｂ）は、２つの被覆部材の配置関係を説明するための平面図である。

ＤＤＲインターフェース通信である第１実施形態では、図２（ａ）に示すように、半導体素子２０１の８つの信号端子（出力端子）２６１〜２６８がそれぞれ接合される８つのパッド２４１〜２４８が、導体層２２１に形成されている。また、導体層２２１には、はんだボール４００の接合用の８つのパッド２３１〜２３８（２３０）が形成されている。パッド２３１〜２３８とパッド２４１〜２４８とは、信号線（バス配線）となる帯状の８つの配線パターン（導体パターン）２５１〜２５８で接続されている。つまり、配線パターン２５１〜２５８の一端に、パッド２４１〜２４８が形成され、配線パターン２５１〜２５８の他端に、パッド２３１〜２３８が形成されている。

これら複数の配線パターン２５１〜２５８は、導体層２２１において、互いに間隔をあけて並設されている。配線パターン２５１〜２５８は、配線長が互いに異ならせて形成されており、第１実施形態では、配線長の短い方から配線パターン２５１，２５３，２５５，２５７，２５２，２５４，２５６，２５８とする。つまり、複数の配線パターン２５１〜２５８のうち、配線パターン２５８が最も配線長が長い信号線である。

複数の配線パターン２５１〜２５８のうち、少なくとも互いに隣接する２つの配線パターン、第１実施形態では配線パターン２５１〜２５７が、それぞれの被覆部材２７１〜２７７で、配線方向に部分的に被覆されている。被覆部材２７１〜２７７は、誘電体層２２２の誘電体２８０及びソルダーレジスト２２８よりも比誘電率の高い誘電体で形成されている。そして、第１実施形態では、各被覆部材２７１〜２７７が同一の比誘電率の誘電体で形成されている。つまり、各被覆部材２７１〜２７７を同一材料で形成すればよいので、製造が容易である。

また、第１実施形態では、配線長が最も長い信号線以外、即ち配線パターン２５８以外の配線パターン２５１〜２５７が、それぞれの被覆部材２７１〜２７７で被覆されている。つまり、配線長が最も長い配線パターン２５８を基準としており、配線パターン２５８は被覆部材では被覆されていない。これにより、配線パターン２５１〜２５７を伝搬する信号の伝搬時間が配線パターン２５８を伝搬する信号の伝搬時間に揃えられ、信号の同期が確保される。

第１実施形態では、各被覆部材２７１〜２７７は、互いに間隔をあけて、配線方向に沿って配線パターン２５１〜２５７を被覆するように形成されている。そして、各被覆部材２７１〜２７７は、配線方向にずらして配置されている。

以下、互いに隣接する２つの配線パターン２５１，２５２をそれぞれ被覆する被覆部材２７１，２７２を例に、図２（ｂ）を用いて具体的に説明する。図２（ｂ）に示すように、２つの配線パターン２５１，２５２のうち、一方の配線パターン２５２の長さは、他方の配線パターン２５１の長さよりも長い。図２（ｂ）に示すように、被覆部材２７１，２７２のうち、一方の被覆部材２７２の配線パターン２５２に沿った方向の長さが、他方の被覆部材２７１の配線パターン２５１に沿った方向の長さ以下に設定されている。第１実施形態では、被覆部材２７２は、被覆部材２７１よりも短く設定されている。

被覆部材２７２の配線方向の両端部２７２Ａ，２７２Ｂのうち、少なくとも一方の端部、第１実施形態では、両端部２７２Ａ，２７２Ｂが、他方の被覆部材２７１に隣接する区間（範囲）Ｒ１から外側に配線方向にずらして配置されている。換言すると、両方の被覆部材２７１，２７２には、配線方向と直交する方向で互いに対向しない、つまり隣接しない非隣接区間（非対向部分）がある。各被覆部材２７１，２７２における非隣接区間は、配線方向と直交する方向で互いに対向する、つまり隣接する隣接区間（対向部分）よりも配線方向の長さが長いのが好ましい。第１実施形態では、被覆部材２７１，２７２全体が非隣接区間（非対向部分）であり、隣接区間（対向部分）はない。

このように、被覆部材２７１〜２７７で配線パターン２５１〜２５７を伝搬する信号の伝搬時間が、配線パターン２５８を伝搬する信号の伝搬時間に揃うように調整される。また、被覆部材２７１〜２７７を互いにずらして配置したことで、隣接する配線パターン間の容量性結合による結合容量が低減され、配線パターン間のクロストークが低減し、信号におけるクロストークジッタが低減される。したがって、配線パターン２５１〜２５８を伝搬する信号品質が向上する。また、配線パターン２５１〜２５８をミアンダ配線構造とする必要がないため、インターポーザ２０２の小型化、ひいては半導体パッケージ２００、積層型半導体装置１００の小型化が可能となる。

ここで、第１実施形態では、複数の配線パターンは、３つ以上の配線パターンからなるものであり、互いに隣接する３つの配線パターンとして、配線パターン２５１，２５２，２５３を例に説明する。

被覆部材２７１，２７２，２７３において、非隣接区間を増やすには、互いに隣接する３つの配線パターン２５１，２５２，２５３のうち、中央の配線パターン２５２が、両側の配線パターン２５１，２５３よりも配線長が長く設定されているのが好ましい。これにより、中央の配線パターン２５２上の被覆部材２７２の配線方向の長さを、被覆部材２７１，２７３の配線方向の長さよりも短くすることができる。したがって、被覆部材２７１，２７２，２７３において、非隣接区間を増やすことができ、更には被覆部材２７１，２７２，２７３が配線方向と直交する方向で対向しないようにする（被覆部材２７１〜２７３全体を非隣接区間とする）ことが可能である。よって、配線パターン２５１，２５２，２５３間のクロストークを効果的に低減することができ、各配線パターン２５１〜２５３を伝搬する信号においてクロストークによるジッタが低減され、信号品質が効果的に向上する。

また、互いに隣接する３つの配線パターンとして、配線パターン２５２，２５３，２５４を例に説明する。被覆部材２７２，２７３，２７４において、非隣接区間を増やすには、互いに隣接する３つの配線パターン２５２，２５３，２５４のうち、中央の配線パターン２５３が、両側の配線パターン２５２，２５４よりも配線長が短く設定されているのが好ましい。これにより、両側の配線パターン２５２，２５４上の被覆部材２７２，２７４の配線方向の長さを、中央の配線パターン２５３上の被覆部材２７３の配線方向の長さよりも短くすることができる。したがって、被覆部材２７２，２７３，２７４において、非隣接区間を増やすことができ、更には被覆部材２７２，２７３，２７４が配線方向と直交する方向で対向しないようにする（被覆部材２７２〜２７４全体を非隣接区間とする）ことが可能である。よって、配線パターン２５２，２５３，２５４間のクロストークを効果的に低減することができ、各配線パターン２５２〜２５４を伝搬する信号においてクロストークによるジッタが低減され、信号品質が効果的に向上する。

更に、第１実施形態では、複数の配線パターンは、５つ以上の配線パターン、即ち８つの配線パターン２５１〜２５８からなるものである。これら８つの配線パターン２５１〜２５８のうち、配線長の短い順に上位３つの配線パターン２５１，２５３，２５５を含む互いに隣接する５つの配線パターン２５１〜２５５について説明する。

これら５つの配線パターン２５１〜２５５（配線パターン群、信号線群）のうち、配線パターン群の中央には、配線パターン２５３が配置され、配線パターン群の両側には、配線パターン２５１，２５５が配置されている。そして、配線長の短い３つの配線パターン２５１，２５３，２５５の間に、これらよりも配線長の長い配線パターン２５２，２５４が配置されている。即ち、配線パターン２５１と配線パターン２５３との間に配線パターン２５２が配置され、配線パターン２５３と配線パターン２５５との間に配線パターン２５４が配置されている。換言すれば、配線パターン２５１，２５３，２５５を、これら配線パターンよりも配線長の長い配線パターン２５２，２５４で隔てた配置としている。

さらに、５つの配線パターン２５１〜２５５上には、周囲の誘電体２２８，２８０よりも比誘電率の高い誘電体からなる被覆部材２７１〜２７５を、隣接配線パターン間で被らない（対向しない）ように、配線方向（長手方向）にずらして被覆している。これにより、配線パターン２５１〜２５５間のクロストークを効果的に低減することができ、信号におけるクロストークジッタが低減するので、信号品質を効果的に向上させることができる。

また、８つの配線パターン２５１〜２５８のうち、配線長の短い順に下位３つ（配線長の長い順に上位３つ）の配線パターン２５２，２５４，２５６を含む互いに隣接する５つの配線パターン２５２〜２５６について説明する。５つの配線パターン２５２〜２５６（配線パターン群、信号線群）のうち、配線パターン群の中央には、配線パターン２５４が配置され、配線パターン群の両側には、配線パターン２５２，２５６が配置されている。そして、配線長の長い３つの配線パターン２５２，２５４，２５６の間に、これらよりも配線長の短い配線パターン２５３，２５５が配置されている。即ち、配線パターン２５２と配線パターン２５４との間に配線パターン２５３が配置され、配線パターン２５４と配線パターン２５６との間に配線パターン２５５が配置されている。換言すれば、配線パターン２５２，２５４，２５６を、これら配線パターンよりも配線長の短い配線パターン２５３，２５５で隔てた配置としている。

さらに、５つの配線パターン２５２〜２５６上には、周囲の誘電体２２８，２８０よりも比誘電率の高い誘電体からなる被覆部材２７２〜２７６を、隣接配線パターン間で被らない（対向しない）ように、配線方向（長手方向）にずらして被覆している。これにより、配線パターン２５２〜２５６間のクロストークを効果的に低減することができ、信号におけるクロストークジッタが低減するので、信号品質を効果的に向上させることができる。

なお、第１実施形態では、配線パターン２５５と、配線パターン２５２よりも配線長が長い配線パターン２５７とを、配線パターン２５５，２５７よりも配線長が長い配線パターン２５６で隔てた配置としている。２本の配線パターン２５６，２５７上にも、被覆部材２７６，２７７を、隣接する配線パターン２５６，２５７間で被らない（対向しない）ように、配線方向（長手方向）にずらして被覆している。被覆部材２７１〜２７７は、隣接配線パターン間において、被覆部材同士が並走する長さ（隣接区間の長さ）よりも、並走しない距離（非隣接区間の長さ）が長いこととする。好ましくは、各被覆部材は、隣接配線パターン間で被らない（対向しない）ように独立して被覆されるのがよい。

ここで、パラレルバス配線は、８ビットを１信号群とするバス配線であって、第１実施形態においては、この種のバス配線として、インターポーザ２０２に８つの配線パターン２５１〜２５８が形成されている。８つの配線パターン２５１〜２５８では、信号のタイミングを同期させる必要がある。これら８つの配線パターン２５１〜２５８のうち、少なくとも配線長の短い順に上位３本の配線パターン２５１，２５３，２５５を、配線パターン２５１，２５３，２５５よりも配線長の長い配線パターン２５２，２５４で隔てた配置としている。したがって、第１実施形態では、配線長の短い配線パターン２５１，２５３，２５５同士が隣接しない。そのため、比誘電率の高い誘電体からなる被覆部材２７１〜２７５を、互いに対向しないように配線方向にずらして配置することが可能となり、配線パターン間の容量性結合による結合容量を最小限に抑制しながら、信号の伝搬時間を調整することが可能となる。

以下、その作用について具体的に説明する。第１実施形態では、タイミングの同期を確保する信号群での伝搬時間を制御する際に、基本的に配線長の長い配線パターン２５８の伝搬時間に、その他の配線の伝搬時間を揃える。そのため、配線長の短い配線パターン２５１〜２５７上に比誘電率の高い誘電体からなる被覆部材２７１〜２７７を、長手方向（配線方向）の領域に亘って配置する。

その際、仮に、配線長が短い配線パターン同士が隣接する配置であると、隣接配線パターン間に比誘電率の高い誘電体からなる被覆部材が存在する領域が長くなる（対向部分が長くなる）ことになり、配線パターン間の結合容量を十分に低減することができない。

そこで、配線パターンの配線長に応じて、配線パターンの並び順を変更することで、配線パターン間の容量性結合による結合容量を低減しつつ、信号の伝搬時間を調整する。理想的には、隣接配線パターンの配線長差が大きければ大きいほど、配線長の短い配線パターンに対して比誘電率の高い誘電体をより長く、かつ隣接配線パターン間で比誘電率の高い誘電体同士を並走させることなく、被覆することが可能である。

つまり、隣接した配線パターン間の結合容量よりも、配線パターンとグラウンド導体パターン２９０と結合容量を大きくした状態を保つことができる。したがって、配線パターン間の結合容量を低減しながら、伝搬時間の調整が可能となる。

信号のタイミングを同期させる８つの配線パターン２５１〜２５８において、上下の半導体パッケージ２００，３００の接合に用いる接続用のパッド２３０（２３１〜２３８）を、インターポーザ２０２の周縁に２列設けた場合を考える。即ち、第１実施形態では、複数のパッド２３０が２列に配列されている。

そして、第１実施形態では、配線長が短いグループである配線パターン２５１，２５３，２５５，２５７の間に、配線長の長いグループである配線パターン２５２，２５４，２５６が配置されている。配線パターン２５７の外側には、配線長が最も長い配線パターン２５８が配置されている。

図２（ａ）では、配線長の短い順に上位４本の配線パターン２５１，２５３，２５５，２５７が接続される４つのパッド２３１，２３３，２３５，２３７を内側配置とし、残り４つのパッド２３２，２３４，２３６，２３８を外側配置とするＮ字型配置とする。これにより、各隣接配線パターンの配線長差のばらつきが小さくなる。そのため、伝搬時間差もばらつきを抑制することができる。

Ｎ字型配置は、内側（半導体素子２０１に近い側）においてパッド２３１，２３３，２３５，２３７の順に配列し、外側（半導体素子２０１に遠い側）においてパッド２３２，２３４，２３６，２３８の順に配列することで実現している。また、配線パターンの配置順は、配線パターン２５１，２５２，２５３，２５４，２５５，２５６，２５７，２５８としている。上記配線長の並び順は、最短パターンを１、最長パターンを８とすると、１、５、２、６、３、７、４，８の順としている。隣接配線パターン間で配線長順位のならびを上述のように３つ以上離す配置が良いが、２つ以上でも構わない。

８つの配線パターン２５１〜２５８のうち、基準長となる配線長が最も長い配線パターン２５８以外の７つの配線パターン２５１〜２５７に対して、比誘電率の高い誘電体からなる被覆部材２７１〜２７７を被覆するのが理想である。実効的には、少なくとも配線長の短い順に上位３本の配線パターン２５１，２５３，２５５と配線パターン間の配線パターン２５２，２５４の５本の配線パターン２５１〜２５５に被覆すれば十分である。さらに、残りの２本の配線パターン２５６，２５７にも比誘電率の高い誘電体からなる被覆部材２７６，２７７を被覆することで、伝搬時間のばらつきを少なくすることが可能となる。また、被覆部材をずらして隣接配線間で被らないように配置することで、隣接配線パターン同士の間隔を狭くすることができ、配線領域面積を小さくでき、インターポーザ２０２、ひいては半導体パッケージ２００、積層型半導体装置１００の小型化が可能である。

（実施例１）
第１実施形態について、実施例１として伝搬時間の調整と容量性結合による結合容量の低減の効果を検証するために、電磁界解析を行った。ツールは、市販の２Ｄ解析であるＭｅｎｔｏｒのＸＦＸを使用した。想定半導体パッケージのサイズは１３［ｍｍ□］、Ｃｈｉｐのサイズは７［ｍｍ□］、ＢＧＡパッドピッチは０．４［ｍｍ］とした。比誘電率の高い誘電体からなる被覆部材２７１〜２７７は、比誘電率が異なる２つ以上の比誘電率の誘電体で形成した。具体的には、被覆部材２７１，２７２，２７３，２７４，２７６は同一の比誘電率とし、被覆部材２７１，２７２，２７３，２７４，２７６と、被覆部材２７５と、被覆部材２７７との間では比誘電率を異ならせた。

図３は、実施例１のプリント配線板（インターポーザ）２０２の配線構造を示す説明図である。図３（ａ）は、プリント配線板（インターポーザ）２０２を、導体層２２１側から見た平面図であり、ソルダーレジスト２２８は図示を省略している。

図３（ｂ）は、図３（ａ）のＩＩＩｂ−ＩＩＩｂ’線に沿うインターポーザ２０２の断面図、図３（ｃ）は、図３（ａ）のＩＩＩｃ−ＩＩＩｃ’線に沿うインターポーザ２０２の断面図であり、表層２２１とその下層２２３を図示している。図３（ｂ）に示すように、配線パターン２５１，２５３，２５５，２５７上には、比誘電率の高い誘電体からなる被覆部材２７１，２７３，２７５，２７７が設けれ、それ以外の絶縁用に誘電体からなるソルダーレジスト２２８が設けられている。配線パターン２５１〜２５８の直下には、誘電体２８０を挟んでグラウンド電位が印加されるグラウンド導体パターン２９０が設けられている。図３（ｃ）に示すように、配線パターン２５２，２５４，２５６上に比誘電率の高い誘電体からなる被覆部材２７２，２７４，２７６が設けられ、それ以外の絶縁用に誘電体からなるソルダーレジスト２２８が設けられている。

解析条件を以下に示す。配線パターン２５１〜２５８の幅は２０［μｍ］、厚さは１０［μｍ］で、材質は銅とし、各配線パターン２５１〜２５８の間隔は２０［μｍ］とした。グラウンド電位が印加されるグラウンド導体パターン２９０は、厚さ１０［μｍ］で材質を銅とした。

被覆部材２７１〜２７７の高さ、幅は、共に３０［μｍ］とし、被覆部材２７１，２７２，２７３，２７４，２７６の比誘電率は５０、被覆部材２７５の比誘電率は３５、
被覆部材２７７の比誘電率は１５とした。例えば、材料は東レ株式会社のＲＡＹＢＲＩＤや利昌工業株式会社製のＣＳ―３３９６等である。

例えば、配線長が短い方である配線パターン２５１の被覆部材２７１は、配線長が長い方である配線パターン２５５の被覆部材２７５や配線パターン２５７の被覆部材２７７よりも高い比誘電率の誘電体で形成されている。つまり、被覆部材の比誘電率が高いほど、配線パターンの信号の伝搬速度が遅くなり、信号の伝搬時間が長くなる傾向にある。従って、配線パターンの配線長が長い方に比して配線パターンの配線長が短い方を被覆する被覆部材の比誘電率を、配線パターンの配線長が長い方を被覆する被覆部材の比誘電率よりも高くしている。

誘電体からなるソルダーレジスト２２８の比誘電率は３．０とした。例えば、材料は太陽インキ製造株式会社製のＰＳＲ―４０００シリーズのＰＳＲ―４０００、ＡＵＳ５等である。

誘電体２８０は、厚さ４０［μｍ］、比誘電率は４．８とした。例えば、材料は日立化成株式会社製のＭＣＬ―Ｅ―６７９シリーズ、ＭＣＬ―Ｅ―６７９ＧＴやＰａｎａｓｏｎｉｃ製のＭＥＧＴＲＯＮシリーズ、Ｒ―１５１５等である。

配線パターン２５１の配線長は４．０［ｍｍ］、配線パターン２５２の配線長は４．５５［ｍｍ］、配線パターン２５３の配線長は４．１３［ｍｍ］、配線パターン２５４の配線長は４．７９［ｍｍ］、配線パターン２５５の配線長は４．４０［ｍｍ］とした。配線パターン２５６の配線長は５．０３［ｍｍ］、配線パターン２５７の配線長は４．６４［ｍｍ］、配線パターン２５８の配線長は５．３１［ｍｍ］とした。隣接配線の配線長の順番の差は隣接間で２つ以上としている。実施例１のように、隣接配線間での配線長の順番は入れ替わっても構わない。

被覆部材２７１の長さは３．１［ｍｍ］、被覆部材２７２の長さは１．４［ｍｍ］、被覆部材２７３の長さは３．１［ｍｍ］、被覆部材２７４の長さは１．６［ｍｍ］、被覆部材２７５の長さは３．１［ｍｍ］とした。被覆部材２７６の長さは０．９［ｍｍ］、被覆部材２７７の長さは３．１［ｍｍ］とした。

各配線パターン２５１〜２５８における信号の伝搬時間は順に、３１．８７［ｐｓ］、３１．９８［ｐｓ］、３２．７０［ｐｓ］、３３．９２［ｐｓ］、３３．８２［ｐｓ］、３４．０５［ｐｓ］、３３．７７［ｐｓ］、３４．０４［ｐｓ］となった。配線長が最も長い配線パターン２５８の伝搬時間が３４．０４［ｐｓ］、最も短い配線パターン２５１の伝搬時間が３２．６９［ｐｓ］で伝搬時間の差が１．３５［ｐｓ］であった。

比較例１として、比誘電率の高い被覆部材を被覆しない場合の結果を記す。各配線パターン２５１〜２５８の伝搬時間は順に、２５．６４［ｐｓ］、２６．４７［ｐｓ］、２８．２０［ｐｓ］、２９．１７［ｐｓ］、２９．７４［ｐｓ］、３０．７０［ｐｓ］、３２．２４［ｐｓ］、３４．０４［ｐｓ］であった。基準となる配線長が最も長い配線パターン２５８と配線長が最も短い配線パターン２５１の伝搬時間差が、実施例１では１．３５［ｐｓ］で比較例１では８．４０［ｐｓ］であった。

実施例１により、比較例１に対して、伝搬時間差を８３．９％改善することができた。また、ばらつきのレンジも２．１８［ｐｓ］と８．４０［ｐｓ］となり、実施例１の方がシステム内の伝搬時間のばらつきも軽減でき、信号品質が向上しているのが確認された。

また、図６は、比較例２のプリント配線板（インターポーザ）の配線構造を示す説明図である。図６（ａ）は、プリント配線板（インターポーザ）を、導体層２２１側から見た平面図であり、ソルダーレジスト２２８は図示を省略している。図６（ｂ）は、図６（ａ）のＶＩｂ−ＶＩｂ’線に沿うプリント配線板の断面図であり、表層２２１とその下層２２３を図示している。

比較例２では、実施例１の被覆部材２７１〜２７７と同じ材質の誘電体で構成された被覆部材１２７１〜１２７７で配線パターン２５１〜２５７を被覆しているが、被覆部材１２７１〜１２７７の配置位置が実施例１と異なる。即ち、比較例２では、図６（ａ）に示すように、全ての被覆部材１２７１〜１２７７の一方の端部の位置を揃えている。

配線長が最も短い配線パターン２５１と、これに隣接する配線パターン２５２との間の容量性結合による結合容量について、実施例１の場合と比較例２の場合とで比較した。

比較例２では、配線パターン寸法や誘電体寸法、比誘電率は実施例１と同様とした。比誘電率の高い誘電体の被覆部材の長さも実施例１と同様で、被覆部材１２７１の長さは３．１［ｍｍ］、被覆部材１２７２の長さは１．４［ｍｍ］とした。

実施例１の場合の配線パターン２５１，２５２が並走している区間における全結合容量は０．２２［ｐＦ］、比較例２の場合は０．２８［ｐＦ］となった。実施例１のように、比誘電率の高い誘電体からなる被覆部材を配線方向にずらして被覆することで、比較例２よりも２３．９％結合容量が小さくなった。

また、比較例３として、図６に示した比較例２の構造において、配線パターンの間隔を３０［μｍ］と広げた場合の並走している区間における全結合容量について、実施例１の場合と比較例３の場合とを比較した。比較例３の場合は０．２４［ｐＦ］となり、実施例１の配線間隔が２０［μｍ］の場合よりも、結合容量が小さくなった。従って、比較例３の場合、実施例１の場合よりも配線間隔を１０［μｍ］広く取る必要があることがわかった。このことは、１ビット当り１０［μｍ］配線領域が増加することを示している。タイミングを確保する信号群当たり、例えば８ビットでは、８０［μｍ］、電子機器システムとして６４ビットの場合、６４０［μｍ］配線領域が増える。つまり、実施例１の構造とすることで、配線領域を減少させることができ、インターポーザ２０２、ひいては半導体パッケージ２００、積層型半導体装置１００の小型化が可能となる。

なお本実施例における各配線パターンの間隔は２０［μｍ］としたが、１０［μｍ］以上３０［μｍ］以下であることが好ましい。各配線パターンの間隔を１０［μｍ］よりも狭くすると、被覆部材により配線パターンを被覆することが困難になる。また３０［μｍ］よりも広くした場合の実施例１と比較例２を比較すると、結合容量の差が５％以下となることが想定され、実質的な効果が小さくなる。

（実施例２）
第１実施形態について、実施例１と同様に伝搬時間の調整と結合容量の低減の効果について検証を行った。比誘電率の高い誘電体からなる被覆部材２７１〜２７７の誘電体材料は１種類のみとしている。つまり、被覆部材２７１〜２７７の比誘電率を同一としている。

図４は、図２（ａ）に示すＩＶ−ＩＶ’線に沿うインターポーザ２０２の断面図であり、ビルドアップ層２１２を図示している。図４では、配線パターン２５１，２５３，２５５，２５７上に比誘電率の高い誘電体からなる被覆部材２７１，２７３，２７５，２７７が設けられているが、残りの配線パターン２５２，２５４，２５６上にも被覆部材が設けられている。また、それ以外に絶縁用に誘電体からなるソルダーレジスト２２８が設けられている。配線パターン２５１〜２５８の直下には、誘電体２８０を挟んでグラウンド電位が印加されるグラウンド導体パターン２９０が設けられている。

解析条件を以下に示す。配線パターン２５１〜２５８の幅は２０［μｍ］、厚さは１０［μｍ］で材質は銅とし、各配線パターン間隔は２０［μｍ］とした。被覆部材２７１〜２７７の高さ、幅は、共に３０［μｍ］とし、比誘電率は５０とした。ソルダーレジスト２２８の比誘電率は３．０とした。グラウンド導体パターン２９０は、厚さ１０［μｍ］で材質を銅とした。誘電体２８０は厚さ４０［μｍ］、比誘電率は４．８とした。

配線パターン２５１の配線長は４．０［ｍｍ］、配線パターン２５２の配線長は４．５５［ｍｍ］、配線パターン２５３の配線長は４．１３［ｍｍ］、配線パターン２５４の配線長は４．７９［ｍｍ］とした。また、配線パターン２５５の配線長は４．４０［ｍｍ］、配線パターン２５６の配線長は５．０３［ｍｍ］、配線パターン２５７の配線長は４．６４［ｍｍ］、配線パターン２５８の配線長は５．３１［ｍｍ］とした。

被覆部材２７１の配線方向の長さは３．１［ｍｍ］、被覆部材２７２の配線方向の長さは１．４［ｍｍ］、被覆部材２７３の配線方向の長さは３．１［ｍｍ］、被覆部材２７４の配線方向の長さは１．６［ｍｍ］とした。また、被覆部材２７５の配線方向の長さは３．１［ｍｍ］、被覆部材２７６の配線方向の長さは０．９［ｍｍ］、被覆部材２７７の配線方向の長さは３．１［ｍｍ］とした。

各配線パターン２５１〜２５８の伝搬時間は順に、３１．８７［ｐｓ］、３１．９８［ｐｓ］、３２．７０［ｐｓ］、３３．９２［ｐｓ］、３４．４４［ｐｓ］、３４．０５［ｐｓ］、３５．９７［ｐｓ］、３４．０４［ｐｓ］となった。

実施例１と同様に、配線長が最も長い配線パターン２５８の伝搬時間が３４．０４［ｐｓ］、配線長が最も短い配線パターン２５１の伝搬時間が３１．８７［ｐｓ］で、伝搬時間差が２．１７［ｐｓ］となった。対策を施さない場合の伝搬時間差である８．４［ｐｓ］と比べて、実施例２では７４．２％改善している。

また、伝搬時間のばらつきレンジも４．１０［ｐｓ］と８．４０［ｐｓ］となり、実施例２の方がシステム内の伝搬時間ばらつきも軽減でき、信号品質が向上している。また、比誘電率の高い誘電体を１種類で制御しているため、長さ換算での調整が容易であり、かつ、誘電体を塗布する回数も実施例１と比して、少ない工程で製造することが可能となり、コストも低減できる。

［第２実施形態］
次に、本発明の第２実施形態に係る積層型半導体装置について説明する。図５は、第２実施形態に係る積層型半導体装置の下段の半導体パッケージにおけるインターポーザの配線構造を示す説明図である。なお、上記第１実施形態と同様の構成については、同一符号を付して説明を省略する。図５（ａ）はインターポーザを導体層２２１側から見た平面図であり、ソルダーレジスト２２８の図示は省略している。図５（ｂ）は図５（ａ）における被覆部材の拡大図、図５（ｃ）は図５（ｂ）のＶｃ−Ｖｃ’線に沿う断面図、図５（ｄ）は図５（ｂ）のＶｄ−Ｖｄ’線に沿う断面図、図５（ｅ）は図５（ｂ）のＶｅ−Ｖｅ’線に沿う断面図である。インターポーザの断面構造のうち、図５（ｃ）〜図５（ｅ）には表層配線とその下層を図示している。

第２実施形態においても、上記第１実施形態と同様、半導体素子２０１の信号端子２６１〜２６８が接合されるパッド２４１〜２４８と、パッド２３１〜２３８を配線パターン２５１〜２５８で接続されている。そして、パッド２４１〜２４８からパッド２３１〜２３８までの配線長の短い３つの配線パターン２５１，２５３，２５５を当該配線パターンよりも配線長の長い配線パターン２５２，２５４で隔てた配置としている。さらに、各配線パターン２５１〜２５７上には、周囲の誘電体よりも比誘電率の高い誘電体である被覆部材２７１Ｘ，２７２Ｘ，２７３〜２７７が、配線方向にずらして配置されている。

第２実施形態では、互いに隣接する２つの配線パターン２５１，２５２をそれぞれ被覆する被覆部材２７１Ｘ，２７２Ｘが、互いに配線方向と直交する方向で対向する対向部分２７１Ｘａ，２７２Ｘａを有している。各対向部分２７１Ｘａ，２７２Ｘａは、被覆している２つの２５１，２５２において互いに対向する側端部２５１ｃ，２５２ｃを露出するように切り欠かれている。つまり、被覆部材２７１Ｘ，２７２Ｘで被覆している２つの配線パターン２５１，２５２において互いに対向する側端部２５１ｃ，２５２ｃを通る、積層方向Ｌに垂直な２つの平面（仮想平面）Ｐ１，Ｐ２を定義する。対向部分２７１Ｘａ，２７２Ｘａは、２つの平面Ｐ１，Ｐ２で挟まれた空間の部分が切り欠かれて形成されている。

特に、最も短い配線パターン２５１と隣接する配線パターン２５２には、対向部分２７１Ｘａ，２７２Ｘａが生じる可能性がある。図５（ｃ）〜図５（ｅ）に示すように、被覆部材２７１Ｘ，２７２Ｘの断面を見たときに、配線パターン２５１，２５２間の領域には比誘電率の高い誘電体が存在しないように、対向部分２７１Ｘａ，２７２Ｘａが切り欠かれて形成されている。図５（ｃ）〜図５（ｅ）では、対向部分２７１Ｘａ，２７２Ｘａは、配線方向に斜めに切り欠かれている。

第２実施形態によれば、上記第１実施形態と同様、伝搬時間を調整する被覆部材２７１Ｘ，２７２Ｘ，２７３〜２７７を配線方向にずらして配置することで、配線パターン間の結合容量が低減し、クロストークジッタが低減するので、信号品質が向上する。

その際、配線長の短い配線パターンの伝搬時間と隣接配線パターンの伝搬時間差を最小にするために必要な誘電体被覆領域を稼ぐために、対向部分２７１Ｘａ，２７２Ｘａを形成する必要がある場合がある。この場合には、対向部分２７１Ｘａ，２７２Ｘａにおいて、切欠を形成することで、配線パターン２５１，２５２間の結合容量の増大を抑制され、信号品質の低下を抑制することができる。また、伝搬時間差を縮小し、かつ、隣接配線同士の間隔を狭くすることができ、配線領域面積を小さくでき、半導体装置の小型化が可能である。さらには、配線パターンにおいて、比誘電率の高い誘電体からなる被覆部材を被せた配線部分と被せない配線部分との間で、インピーダンスの急激な変動が緩和され、信号波形の反射が軽減され、より信号品質が向上する。

（実施例３）
第２実施形態の積層型半導体装置について、伝搬時間の調整と結合容量の低減の効果を検証するために、第２実施形態で説明した図５の配線構造において、上記実施例と同様に電磁界解析を行った。

図５の配線構造を用いて下記に説明する。配線パターン２５１，２５２上に比誘電率の高い誘電体からなる被覆部材２７１Ｘ，２７２Ｘが設けられ、それ以外の絶縁用にソルダーレジスト２２８が設けられている。配線パターン２５１〜２５８の直下には、誘電体２８０を挟んでグラウンド導体パターン２９０が設けられている。

解析条件を以下に示す。配線パターン２５１〜２５８の幅は２０［μｍ］、厚さは１０［μｍ］で材質は銅とし、各配線パターンの間隔は２０［μｍ］とした。

被覆部材２７１Ｘ，２７２Ｘ，２７３〜２７７の高さ、幅は共に３０［μｍ］とし、比誘電率は５０とした。ソルダーレジスト２２８の比誘電率は３．０とした。グラウンド導体パターン２９０は、厚さ１０［μｍ］とし、材質を銅とした。誘電体２８０は厚さ４０［μｍ］、比誘電率は４．８とした。

配線パターン２５１の配線長は３．５［ｍｍ］、配線パターン２５２の配線長は４．０５［ｍｍ］、配線パターン２５３の配線長は３．６３［ｍｍ］、配線パターン２５４の配線長は４．２９［ｍｍ］、配線パターン２５５の配線長は３．９［ｍｍ］とした。また、配線パターン２５６の配線長は８．５３［ｍｍ］、配線パターン２５７の配線長は４．１４［ｍｍ］、配線パターン２５８の配線長は４．８１［ｍｍ］とした。

被覆部材２７１Ｘの配線方向の長さは２．８［ｍｍ］、被覆部材２７２Ｘの配線方向の長さは１．２５［ｍｍ］、被覆部材２７３の配線方向の長さは２．８［ｍｍ］、被覆部材２７４の配線方向の長さは１．４９［ｍｍ］とした。また、被覆部材２７５の配線方向の長さは２．８［ｍｍ］、被覆部材２７６の配線方向の長さは１．７３［ｍｍ］、被覆部材２７７の配線方向の長さは２．８［ｍｍ］とした。さらに、配線パターン２５１，２５２上の被覆部材２７１Ｘ，２７２Ｘの対向部分２７１Ｘａ，２７２Ｘａは、配線方向の長さが０．７［ｍｍ］であり、長手方向に斜めに被覆してある。

配線長が最も長い配線パターン２５８と最も短い配線パターン２５１との伝搬時間の差は５．２７［ｐｓ］となった。比較例として、各配線パターン長は上記と同一として、被覆部材２７１Ｘ，２７２Ｘの端部を斜めに切り欠かない場合も解析した。

配線パターン２５１上に被覆した被覆部材の配線方向の長さは２．９［ｍｍ］、配線パターン２５２上に被覆した被覆部材の配線方向の長さは１．１５［ｍｍ］、配線パターン２５３上に被覆した被覆部材の配線方向の長さは２．９［ｍｍ］とした。また、配線パターン２５４上に被覆した被覆部材の配線方向の長さは１．３９［ｍｍ］、配線パターン２５５上に被覆した被覆部材の配線方向の長さは２．９［ｍｍ］とした。また、配線パターン２５６上に被覆した被覆部材の配線方向の長さは１．６３［ｍｍ］、配線パターン２５７上に被覆した被覆部材の配線方向の長さは８．９［ｍｍ］とした。

この比較例の場合、配線長の最も長い配線パターン２５８と配線長の最も短い配線パターン２５１との信号の伝搬時間差は５．７７［ｐｓ］となった。実施例３のように被覆部材２７１Ｘ，２７２Ｘを、対向する部分で配線方向に斜めに被覆することで、伝搬時間差を８．７％減少させることができることが確認された。

さらに、８つの配線パターンの長さのばらつきを示す標準偏差が１．１０から１．０３となり、システム内のばらつきを抑制することもできる。また、結合容量においても、単位長さ当たりの容量が、０．０７［ｐＦ／ｍｍ］に対して、０．０５［ｐＦ／ｍｍ］と２８．５％改善された。

さらに、配線方向に斜めに被覆することで、比誘電率の高い誘電体からなる被覆部材を被せた配線部と、被せない配線部との間で、インピーダンスの変動が緩和され、信号波形の反射が軽減し、信号品質が向上する効果もある。

なお、本発明は、以上説明した実施形態に限定されるものではなく、本発明の技術的思想内で多くの変形が可能である。

上記実施形態では、信号線としての配線パターンがプリント配線板の表層に形成される場合について説明したが、プリント配線板の内層に信号線としての配線パターンが形成される場合であっても、本発明は適用可能である。

また、上記実施形態では、インターポーザの周縁に配置されるＢＧＡ接続用のパッド２３０（２３１〜２３８）が、２列の構造の場合で説明したが、１列、又は３列以上であっても本発明は適用可能である。

また、上記実施形態では、比誘電率の高い誘電体で形成された被覆部材は、配線方向に連続的に被覆させる場合で説明したが、誘電体を断続的に被覆させても本発明は適用可能である。

また、上記実施形態では、積層型半導体装置について説明したがこれに限定するものではない。積層型ではなく半導体装置単体、或いは積層可能な半導体装置のインターポーザであるプリント配線板についても本発明は適用可能であり、また半導体装置等が実装されるマザーボードであるプリント配線板についても本発明は適用可能である。

また、上記実施形態では、配線長が最長の信号線には被覆部材を被覆していないが、本発明は、配線長が最長の信号線に被覆部材を被覆する場合を除外するものではなく、配線長が最長の信号線に被覆部材を被覆する場合も含む。

１００…積層型半導体装置、２００…半導体パッケージ（半導体装置）、２０１…半導体素子、２０２…インターポーザ（プリント配線板）、２２１…導体層、２２２…誘電体層、２５１〜２５８…配線パターン（信号線）、２７１〜２７７…被覆部材、２７２Ａ，２７２Ｂ…端部、Ｒ１…区間

Claims (12)

1. 誘電体層と、前記誘電体層に隣接し、複数の信号線が互いに間隔をあけて並設された導体層と、を備え、
   前記複数の信号線のうち、少なくとも互いに隣接する２つの信号線のそれぞれが、前記誘電体層の誘電体よりも比誘電率の高い誘電体からなる被覆部材で、配線方向に部分的に被覆され、
   互いに隣接する２つの信号線のうち、一方の信号線の長さは他方の信号線の長さより長く、前記一方の信号線に形成された被覆部材の前記一方の配線に沿った方向の長さは、前記他方の信号線に形成された被覆部材の前記他方の配線に沿った方向の長さ以下であり、
   前記一方の信号線に形成された被覆部材と、前記他方の信号線に形成された被覆部材とは、互いに隣接しない非隣接区間を有していることを特徴とするプリント配線板。
2. 前記複数の信号線が３つ以上の信号線からなり、隣接する３つの信号線は、前記３つの信号線の中央に位置する１つの信号線の配線長が、両側に位置する２つの信号線のそれぞれよりも配線長が長い、もしくは両側に位置する２つの信号線のそれぞれよりも配線長が短いことを特徴とする請求項１に記載のプリント配線板。
3. 前記複数の信号線が５つ以上の信号線からなり、隣接する５つの信号線は、前記５つの信号線の中央に位置する１つの信号線の配線長と、５つの信号線の両端に位置する２つの信号線とが、前記５つの信号線のうちで配線長が短い順の上位３つの信号線、もしくは下位３つの信号線であることを特徴とする請求項１に記載のプリント配線板。
4. 前記複数の信号線のうち、配線長が最も長い信号線以外の信号線が、それぞれの前記被覆部材で被覆されていることを特徴とする請求項１乃至３のいずれか１項に記載のプリント配線板。
5. 前記導体層が表層であり、前記複数の信号線が前記被覆部材よりも比誘電率の低いソルダーレジストで保護されていることを特徴とする請求項１乃至４のいずれか１項に記載のプリント配線板。
6. 前記被覆部材は、同一の比誘電率の誘電体で形成されていることを特徴とする請求項１乃至５のいずれか１項に記載のプリント配線板。
7. 前記被覆部材は、信号線の配線長が短い方が長い方より比誘電率の高い誘電体で形成されていることを特徴とする請求項１乃至５のいずれか１項に記載のプリント配線板。
8. 互いに隣接する２つの信号線をそれぞれ被覆する被覆部材が、互いに隣接する隣接区間を有し、
   前記各隣接区間は、被覆している２つの信号線において互いに対向する側端部を露出するように切り欠かれていることを特徴とする請求項１乃至７のいずれか１項に記載のプリント配線板。
9. 前記複数の信号線のうち隣接する２つの信号線に形成された被覆部材の全体が、前記非隣接区間であることを特徴とする請求項１乃至８のいずれか１項に記載のプリント配線板。
10. 隣接する２つの信号線の間隔は１０［μｍ］以上、３０［μｍ］以下であることを特徴とする請求項１乃至９のいずれか１項に記載のプリント配線板。
11. 請求項１乃至１０のいずれか１項に記載のプリント配線板と、
    複数の信号端子を有し、前記各信号端子が、前記プリント配線板の各信号線の一端に形成されたパッドに接合された半導体素子と、を備えたことを特徴とする半導体装置。
12. 請求項１１に記載の半導体装置と、
    前記半導体装置に積層される、前記半導体装置とは別の半導体装置と、を備え、
    前記別の半導体装置は、前記プリント配線板とは別のプリント配線板と、前記半導体素子とは別の半導体素子と、を有し、
    前記プリント配線板の各信号線の他端に形成されたパッドが、前記別のプリント配線板に接合されていることを特徴とする積層型半導体装置。

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