JP2015130391A - プリント配線板、半導体装置及び積層型半導体装置 - Google Patents
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Abstract
【課題】誘電体からなる被覆部材で、信号線を伝搬する信号の伝搬時間を調整しつつ、隣接する2つの信号線間の結合容量を低減し、クロストークジッタを低減させて信号品質の向上を図る。【解決手段】複数の配線パターン251〜258のうち、例えば2つの配線パターン251,252が、誘電体層の誘電体よりも比誘電率の高い誘電体からなる被覆部材271,272で、配線方向に部分的に被覆されている。被覆部材271,272のうち、一方の被覆部材272の配線方向の長さが、他方の被覆部材271の配線方向の長さ以下に設定されている。被覆部材272の配線方向の両端部272A,272Bのうち、少なくとも一方の端部が、被覆部材271に隣接する区間R1から外側にずらして配置されている。【選択図】図2
Description
本発明は、複数の信号線が並設されたプリント配線板、プリント配線板を備えた半導体装置、及び半導体装置を備えた積層型半導体装置に関する。
携帯用電子機器の高機能化、小型化に伴い、電子機器に使われる半導体装置は、多ピン化、狭ピッチ化が求められる。半導体装置の多ピン化、狭ピッチ化する構造としてBGA(Ball Grid Array)と呼ばれる半導体パッケージが知られている。また更なる小型化を図るために、例えばロジック用の半導体素子を備えた半導体パッケージの上に、メモリ用の半導体素子を備えた半導体パッケージを積層させたPoP(Package on Package)と呼ばれる積層型半導体装置が知られている。
積層型半導体装置における上下段の半導体素子であるシステムLSIとDDRメモリ間の通信を行う場合、データ信号を伝送する8本の信号線(バス配線)と、ストローブ信号を伝送する2本の差動配線が必要となる。半導体素子間のデータ信号は、誤動作しないようにシステムクロックにタイミングを同期させる必要がある。信号のタイミングを同期させるために、半導体素子内およびインターポーザ基板上での信号の伝搬時間を制御している。近年では、システムの高速化が進んでおり、信号線に流れる信号の周波数が上昇し、誤動作しないように同期を確保するための時間制御が難しくなっている。
一般的に使用される有機基板のインターポーザに接続する半導体素子のパッドピッチと、半導体装置同士を接続するBGAパッドのピッチには、製造テクノロジーの違いにより大きな差が生じる。例えば、半導体素子のパッドピッチが数十[μm]であるのに対して、BGAパッドのピッチは数百[μm]と10倍程大きい。このような理由より、半導体素子が接合されるパッドと半導体装置同士を接続するBGAパッドとを接続する際に、信号線を展開する横方向(配線方向と直交する方向)の領域が必要となる。これが配線長にばらつきを生じさせる。
また、積層型半導体装置では、半導体装置同士を接続するBGAパッドは、半導体素子を実装する領域確保のため、インターポーザの周縁に複数列設けられる。複数列のBGAパッドのうち最内周側に配置されるパッドと最外周側に配置されるパッドは、半導体素子からの距離が縦方向(配線方向)に異なる。このことでも配線長にばらつきを生じさせる。
このような配線長のばらつきによって、各信号線を伝搬する信号の伝搬時間がばらつくため、インターポーザ上での伝搬時間を調整するための手法の1つとして、信号線の物理長を調整するために信号線をミアンダ配線構造とすることが提案されている。ミアンダ配線構造は、信号線を矩形に折りたたみながら、複数の信号線間で配線長(物理長)を揃えることにより、信号の伝搬時間を揃える方法である。しかし、この方法では、信号線をミアンダ配線構造とする分、信号線の占有面積が増加し、プリント配線板が大型化する。
そこで、別の手法として、信号線を比誘電率の高い誘電体材料で被覆することで電気長を調整し、信号の伝搬時間を揃える方法が提案されている(特許文献1参照)。この特許文献1では、基準とする信号線に対して配線長の短い信号線を、比誘電率の高い誘電体材料で被覆し、誘電体材料の長さを配線長に応じた長さに設定することで、信号線を伝搬する信号の伝搬速度を変えて、信号の伝搬時間を揃えている。
しかしながら、上記特許文献1の技術では、比誘電率の高い誘電体を、互いに隣接する2つの信号線にそれぞれ被覆しているので、信号線間の容量性結合による結合容量(静電容量)が大きくなり、信号においてクロストークジッタが増大していた。
具体的に説明すると、信号線と、信号線とは別層(下層)に配置された基準電位であるグラウンド導体パターンとの間においても容量性結合がある。積層型半導体装置では、インターポーザ上の信号線幅を細くし、信号線間隔を縮めることで信号線密度を高め、小型化を実現している。そのため、信号線間距離の方が信号線とグラウンド導体パターンとの間の距離よりも小さくなり、隣接した2つの信号線に、比誘電率の高い誘電体を被覆することで、信号線間の結合容量がグラウンド導体パターンに対しての結合容量より相対的に大きくなる。このように、信号線間の結合容量が大きくなると、信号線間のクロストークが大きくなり、信号においてクロストークジッタを増大させる要因となっていた。
そこで、本発明は、誘電体からなる被覆部材で、信号線を伝搬する信号の伝搬時間を調整しつつ、隣接する2つの信号線間の結合容量を低減し、クロストークジッタを低減させて信号品質の向上を図ることを目的とする。
本発明は、誘電体層と、前記誘電体層に隣接し、複数の信号線が互いに間隔をあけて並設された導体層と、を備え、前記複数の信号線のうち、少なくとも互いに隣接する2つの信号線のそれぞれが、前記誘電体層の誘電体よりも比誘電率の高い誘電体からなる被覆部材で、配線方向に部分的に被覆され、互いに隣接する2つの信号線のうち、一方の信号線の長さは他方の信号線の長さより長く、前記一方の信号線に形成された被覆部材の前記一方の配線に沿った方向の長さは、前記他方の信号線に形成された被覆部材の前記他方の配線に沿った方向の長さ以下であり、前記一方の信号線に形成された被覆部材と、前記他方の信号線に形成された被覆部材とは、互いに隣接しない非隣接区間を有していることを特徴とする。
本発明によれば、被覆部材で伝搬時間が調整され、隣接する信号線間の結合容量を低減して、クロストークジッタが低減することで、信号線を伝搬する信号品質が向上する。
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。
[第1実施形態]
図1は、本発明の第1実施形態に係る積層型半導体装置の概略構成を示す説明図であり、図1(a)は積層型半導体装置の断面図、図1(b)はプリント配線板の断面図である。図1(a)に示すように、積層型半導体装置100は、パッケージ・オン・パッケージ(Package on Package:PoP)構造の積層型半導体パッケージである。積層型半導体装置100は、第1の半導体装置である下段の半導体パッケージ200と、第2の半導体装置である上段の半導体パッケージ300とが積層されて構成されている。
図1は、本発明の第1実施形態に係る積層型半導体装置の概略構成を示す説明図であり、図1(a)は積層型半導体装置の断面図、図1(b)はプリント配線板の断面図である。図1(a)に示すように、積層型半導体装置100は、パッケージ・オン・パッケージ(Package on Package:PoP)構造の積層型半導体パッケージである。積層型半導体装置100は、第1の半導体装置である下段の半導体パッケージ200と、第2の半導体装置である上段の半導体パッケージ300とが積層されて構成されている。
半導体パッケージ200は、第1の半導体素子としての下段の半導体素子201と、第1のプリント配線板(第1のインターポーザ)としての下段のインターポーザ202とを有している。半導体パッケージ300は、第2の半導体素子としての上段の半導体素子301と、第2のプリント配線板(第2のインターポーザ)としての上段のインターポーザ302とを有している。
インターポーザ202,302は、平面視四角形の多層基板である。第1実施形態では、インターポーザ202は、コア層211と、その上下面に形成されたビルドアップ層212,213で4層の導体層が構成される多層基板である。
具体的に説明すると、図1(b)に示すように、コア層211は、誘電体層(絶縁体層)224と、誘電体層224の両面(両側)に隣接して設けられた導体層223,225と、を有している。ビルドアップ層212は、誘電体層(絶縁体層)222と、誘電体層222の一方の面に隣接して設けられた導体層221とを有している。ビルドアップ層213は、誘電体層(絶縁体層)226と、誘電体層226の一方の面に隣接して設けられた導体層227とを有している。つまり、インターポーザ202は、4層の導体層221,223,225,227と、これら導体層221,223,225,227の間に配置された誘電体層222,224,226とが積層されて構成されている。導体層221,227は、表層であり、導体層223,225は、内層であり、各導体層221,227の表面がソルダーレジスト228,229で覆われて保護されている。誘電体層222は、樹脂等の誘電体280で形成されている。導体層221に誘電体層222を挟んで隣接する導体層223には、グラウンド電位が印加されるグラウンド導体パターン(ベタパターン)290が形成されている。
図1(a)に示す半導体素子201は、例えばシステムLSIであり、半導体素子301は、例えばDDRメモリである。半導体素子201,301間の通信は、下段および上段のインターポーザ202,302とそれらを接続する、はんだ接合部としてのはんだボール400を介して行う。下段および上段のインターポーザ202,302の対向する面には、上下の接合用の複数のパッド(パッド群)230,330がペリフェラル状に設けられており、パッド230,330同士がはんだボール400で接合されている。半導体素子201と半導体素子301との間の通信は、データ信号を伝送する8つの信号線(バス配線)と、ストローブ信号を伝送する2つの差動配線とを用いて行われる。
図2は、第1実施形態に係る積層型半導体装置100の下段の半導体パッケージ200におけるインターポーザ202の配線構造を示す説明図である。図2(a)は、インターポーザ202を、導体層221側から見た平面図であり、ソルダーレジスト228は図示を省略している。図2(b)は、2つの被覆部材の配置関係を説明するための平面図である。
DDRインターフェース通信である第1実施形態では、図2(a)に示すように、半導体素子201の8つの信号端子(出力端子)261〜268がそれぞれ接合される8つのパッド241〜248が、導体層221に形成されている。また、導体層221には、はんだボール400の接合用の8つのパッド231〜238(230)が形成されている。パッド231〜238とパッド241〜248とは、信号線(バス配線)となる帯状の8つの配線パターン(導体パターン)251〜258で接続されている。つまり、配線パターン251〜258の一端に、パッド241〜248が形成され、配線パターン251〜258の他端に、パッド231〜238が形成されている。
これら複数の配線パターン251〜258は、導体層221において、互いに間隔をあけて並設されている。配線パターン251〜258は、配線長が互いに異ならせて形成されており、第1実施形態では、配線長の短い方から配線パターン251,253,255,257,252,254,256,258とする。つまり、複数の配線パターン251〜258のうち、配線パターン258が最も配線長が長い信号線である。
複数の配線パターン251〜258のうち、少なくとも互いに隣接する2つの配線パターン、第1実施形態では配線パターン251〜257が、それぞれの被覆部材271〜277で、配線方向に部分的に被覆されている。被覆部材271〜277は、誘電体層222の誘電体280及びソルダーレジスト228よりも比誘電率の高い誘電体で形成されている。そして、第1実施形態では、各被覆部材271〜277が同一の比誘電率の誘電体で形成されている。つまり、各被覆部材271〜277を同一材料で形成すればよいので、製造が容易である。
また、第1実施形態では、配線長が最も長い信号線以外、即ち配線パターン258以外の配線パターン251〜257が、それぞれの被覆部材271〜277で被覆されている。つまり、配線長が最も長い配線パターン258を基準としており、配線パターン258は被覆部材では被覆されていない。これにより、配線パターン251〜257を伝搬する信号の伝搬時間が配線パターン258を伝搬する信号の伝搬時間に揃えられ、信号の同期が確保される。
第1実施形態では、各被覆部材271〜277は、互いに間隔をあけて、配線方向に沿って配線パターン251〜257を被覆するように形成されている。そして、各被覆部材271〜277は、配線方向にずらして配置されている。
以下、互いに隣接する2つの配線パターン251,252をそれぞれ被覆する被覆部材271,272を例に、図2(b)を用いて具体的に説明する。図2(b)に示すように、2つの配線パターン251,252のうち、一方の配線パターン252の長さは、他方の配線パターン251の長さよりも長い。図2(b)に示すように、被覆部材271,272のうち、一方の被覆部材272の配線パターン252に沿った方向の長さが、他方の被覆部材271の配線パターン251に沿った方向の長さ以下に設定されている。第1実施形態では、被覆部材272は、被覆部材271よりも短く設定されている。
被覆部材272の配線方向の両端部272A,272Bのうち、少なくとも一方の端部、第1実施形態では、両端部272A,272Bが、他方の被覆部材271に隣接する区間(範囲)R1から外側に配線方向にずらして配置されている。換言すると、両方の被覆部材271,272には、配線方向と直交する方向で互いに対向しない、つまり隣接しない非隣接区間(非対向部分)がある。各被覆部材271,272における非隣接区間は、配線方向と直交する方向で互いに対向する、つまり隣接する隣接区間(対向部分)よりも配線方向の長さが長いのが好ましい。第1実施形態では、被覆部材271,272全体が非隣接区間(非対向部分)であり、隣接区間(対向部分)はない。
このように、被覆部材271〜277で配線パターン251〜257を伝搬する信号の伝搬時間が、配線パターン258を伝搬する信号の伝搬時間に揃うように調整される。また、被覆部材271〜277を互いにずらして配置したことで、隣接する配線パターン間の容量性結合による結合容量が低減され、配線パターン間のクロストークが低減し、信号におけるクロストークジッタが低減される。したがって、配線パターン251〜258を伝搬する信号品質が向上する。また、配線パターン251〜258をミアンダ配線構造とする必要がないため、インターポーザ202の小型化、ひいては半導体パッケージ200、積層型半導体装置100の小型化が可能となる。
ここで、第1実施形態では、複数の配線パターンは、3つ以上の配線パターンからなるものであり、互いに隣接する3つの配線パターンとして、配線パターン251,252,253を例に説明する。
被覆部材271,272,273において、非隣接区間を増やすには、互いに隣接する3つの配線パターン251,252,253のうち、中央の配線パターン252が、両側の配線パターン251,253よりも配線長が長く設定されているのが好ましい。これにより、中央の配線パターン252上の被覆部材272の配線方向の長さを、被覆部材271,273の配線方向の長さよりも短くすることができる。したがって、被覆部材271,272,273において、非隣接区間を増やすことができ、更には被覆部材271,272,273が配線方向と直交する方向で対向しないようにする(被覆部材271〜273全体を非隣接区間とする)ことが可能である。よって、配線パターン251,252,253間のクロストークを効果的に低減することができ、各配線パターン251〜253を伝搬する信号においてクロストークによるジッタが低減され、信号品質が効果的に向上する。
また、互いに隣接する3つの配線パターンとして、配線パターン252,253,254を例に説明する。被覆部材272,273,274において、非隣接区間を増やすには、互いに隣接する3つの配線パターン252,253,254のうち、中央の配線パターン253が、両側の配線パターン252,254よりも配線長が短く設定されているのが好ましい。これにより、両側の配線パターン252,254上の被覆部材272,274の配線方向の長さを、中央の配線パターン253上の被覆部材273の配線方向の長さよりも短くすることができる。したがって、被覆部材272,273,274において、非隣接区間を増やすことができ、更には被覆部材272,273,274が配線方向と直交する方向で対向しないようにする(被覆部材272〜274全体を非隣接区間とする)ことが可能である。よって、配線パターン252,253,254間のクロストークを効果的に低減することができ、各配線パターン252〜254を伝搬する信号においてクロストークによるジッタが低減され、信号品質が効果的に向上する。
更に、第1実施形態では、複数の配線パターンは、5つ以上の配線パターン、即ち8つの配線パターン251〜258からなるものである。これら8つの配線パターン251〜258のうち、配線長の短い順に上位3つの配線パターン251,253,255を含む互いに隣接する5つの配線パターン251〜255について説明する。
これら5つの配線パターン251〜255(配線パターン群、信号線群)のうち、配線パターン群の中央には、配線パターン253が配置され、配線パターン群の両側には、配線パターン251,255が配置されている。そして、配線長の短い3つの配線パターン251,253,255の間に、これらよりも配線長の長い配線パターン252,254が配置されている。即ち、配線パターン251と配線パターン253との間に配線パターン252が配置され、配線パターン253と配線パターン255との間に配線パターン254が配置されている。換言すれば、配線パターン251,253,255を、これら配線パターンよりも配線長の長い配線パターン252,254で隔てた配置としている。
さらに、5つの配線パターン251〜255上には、周囲の誘電体228,280よりも比誘電率の高い誘電体からなる被覆部材271〜275を、隣接配線パターン間で被らない(対向しない)ように、配線方向(長手方向)にずらして被覆している。これにより、配線パターン251〜255間のクロストークを効果的に低減することができ、信号におけるクロストークジッタが低減するので、信号品質を効果的に向上させることができる。
また、8つの配線パターン251〜258のうち、配線長の短い順に下位3つ(配線長の長い順に上位3つ)の配線パターン252,254,256を含む互いに隣接する5つの配線パターン252〜256について説明する。5つの配線パターン252〜256(配線パターン群、信号線群)のうち、配線パターン群の中央には、配線パターン254が配置され、配線パターン群の両側には、配線パターン252,256が配置されている。そして、配線長の長い3つの配線パターン252,254,256の間に、これらよりも配線長の短い配線パターン253,255が配置されている。即ち、配線パターン252と配線パターン254との間に配線パターン253が配置され、配線パターン254と配線パターン256との間に配線パターン255が配置されている。換言すれば、配線パターン252,254,256を、これら配線パターンよりも配線長の短い配線パターン253,255で隔てた配置としている。
さらに、5つの配線パターン252〜256上には、周囲の誘電体228,280よりも比誘電率の高い誘電体からなる被覆部材272〜276を、隣接配線パターン間で被らない(対向しない)ように、配線方向(長手方向)にずらして被覆している。これにより、配線パターン252〜256間のクロストークを効果的に低減することができ、信号におけるクロストークジッタが低減するので、信号品質を効果的に向上させることができる。
なお、第1実施形態では、配線パターン255と、配線パターン252よりも配線長が長い配線パターン257とを、配線パターン255,257よりも配線長が長い配線パターン256で隔てた配置としている。2本の配線パターン256,257上にも、被覆部材276,277を、隣接する配線パターン256,257間で被らない(対向しない)ように、配線方向(長手方向)にずらして被覆している。被覆部材271〜277は、隣接配線パターン間において、被覆部材同士が並走する長さ(隣接区間の長さ)よりも、並走しない距離(非隣接区間の長さ)が長いこととする。好ましくは、各被覆部材は、隣接配線パターン間で被らない(対向しない)ように独立して被覆されるのがよい。
ここで、パラレルバス配線は、8ビットを1信号群とするバス配線であって、第1実施形態においては、この種のバス配線として、インターポーザ202に8つの配線パターン251〜258が形成されている。8つの配線パターン251〜258では、信号のタイミングを同期させる必要がある。これら8つの配線パターン251〜258のうち、少なくとも配線長の短い順に上位3本の配線パターン251,253,255を、配線パターン251,253,255よりも配線長の長い配線パターン252,254で隔てた配置としている。したがって、第1実施形態では、配線長の短い配線パターン251,253,255同士が隣接しない。そのため、比誘電率の高い誘電体からなる被覆部材271〜275を、互いに対向しないように配線方向にずらして配置することが可能となり、配線パターン間の容量性結合による結合容量を最小限に抑制しながら、信号の伝搬時間を調整することが可能となる。
以下、その作用について具体的に説明する。第1実施形態では、タイミングの同期を確保する信号群での伝搬時間を制御する際に、基本的に配線長の長い配線パターン258の伝搬時間に、その他の配線の伝搬時間を揃える。そのため、配線長の短い配線パターン251〜257上に比誘電率の高い誘電体からなる被覆部材271〜277を、長手方向(配線方向)の領域に亘って配置する。
その際、仮に、配線長が短い配線パターン同士が隣接する配置であると、隣接配線パターン間に比誘電率の高い誘電体からなる被覆部材が存在する領域が長くなる(対向部分が長くなる)ことになり、配線パターン間の結合容量を十分に低減することができない。
そこで、配線パターンの配線長に応じて、配線パターンの並び順を変更することで、配線パターン間の容量性結合による結合容量を低減しつつ、信号の伝搬時間を調整する。理想的には、隣接配線パターンの配線長差が大きければ大きいほど、配線長の短い配線パターンに対して比誘電率の高い誘電体をより長く、かつ隣接配線パターン間で比誘電率の高い誘電体同士を並走させることなく、被覆することが可能である。
つまり、隣接した配線パターン間の結合容量よりも、配線パターンとグラウンド導体パターン290と結合容量を大きくした状態を保つことができる。したがって、配線パターン間の結合容量を低減しながら、伝搬時間の調整が可能となる。
信号のタイミングを同期させる8つの配線パターン251〜258において、上下の半導体パッケージ200,300の接合に用いる接続用のパッド230(231〜238)を、インターポーザ202の周縁に2列設けた場合を考える。即ち、第1実施形態では、複数のパッド230が2列に配列されている。
そして、第1実施形態では、配線長が短いグループである配線パターン251,253,255,257の間に、配線長の長いグループである配線パターン252,254,256が配置されている。配線パターン257の外側には、配線長が最も長い配線パターン258が配置されている。
図2(a)では、配線長の短い順に上位4本の配線パターン251,253,255,257が接続される4つのパッド231,233,235,237を内側配置とし、残り4つのパッド232,234,236,238を外側配置とするN字型配置とする。これにより、各隣接配線パターンの配線長差のばらつきが小さくなる。そのため、伝搬時間差もばらつきを抑制することができる。
N字型配置は、内側(半導体素子201に近い側)においてパッド231,233,235,237の順に配列し、外側(半導体素子201に遠い側)においてパッド232,234,236,238の順に配列することで実現している。また、配線パターンの配置順は、配線パターン251,252,253,254,255,256,257,258としている。上記配線長の並び順は、最短パターンを1、最長パターンを8とすると、1、5、2、6、3、7、4,8の順としている。隣接配線パターン間で配線長順位のならびを上述のように3つ以上離す配置が良いが、2つ以上でも構わない。
8つの配線パターン251〜258のうち、基準長となる配線長が最も長い配線パターン258以外の7つの配線パターン251〜257に対して、比誘電率の高い誘電体からなる被覆部材271〜277を被覆するのが理想である。実効的には、少なくとも配線長の短い順に上位3本の配線パターン251,253,255と配線パターン間の配線パターン252,254の5本の配線パターン251〜255に被覆すれば十分である。さらに、残りの2本の配線パターン256,257にも比誘電率の高い誘電体からなる被覆部材276,277を被覆することで、伝搬時間のばらつきを少なくすることが可能となる。また、被覆部材をずらして隣接配線間で被らないように配置することで、隣接配線パターン同士の間隔を狭くすることができ、配線領域面積を小さくでき、インターポーザ202、ひいては半導体パッケージ200、積層型半導体装置100の小型化が可能である。
(実施例1)
第1実施形態について、実施例1として伝搬時間の調整と容量性結合による結合容量の低減の効果を検証するために、電磁界解析を行った。ツールは、市販の2D解析であるMentorのXFXを使用した。想定半導体パッケージのサイズは13[mm□]、Chipのサイズは7[mm□]、BGAパッドピッチは0.4[mm]とした。比誘電率の高い誘電体からなる被覆部材271〜277は、比誘電率が異なる2つ以上の比誘電率の誘電体で形成した。具体的には、被覆部材271,272,273,274,276は同一の比誘電率とし、被覆部材271,272,273,274,276と、被覆部材275と、被覆部材277との間では比誘電率を異ならせた。
第1実施形態について、実施例1として伝搬時間の調整と容量性結合による結合容量の低減の効果を検証するために、電磁界解析を行った。ツールは、市販の2D解析であるMentorのXFXを使用した。想定半導体パッケージのサイズは13[mm□]、Chipのサイズは7[mm□]、BGAパッドピッチは0.4[mm]とした。比誘電率の高い誘電体からなる被覆部材271〜277は、比誘電率が異なる2つ以上の比誘電率の誘電体で形成した。具体的には、被覆部材271,272,273,274,276は同一の比誘電率とし、被覆部材271,272,273,274,276と、被覆部材275と、被覆部材277との間では比誘電率を異ならせた。
図3は、実施例1のプリント配線板(インターポーザ)202の配線構造を示す説明図である。図3(a)は、プリント配線板(インターポーザ)202を、導体層221側から見た平面図であり、ソルダーレジスト228は図示を省略している。
図3(b)は、図3(a)のIIIb−IIIb’線に沿うインターポーザ202の断面図、図3(c)は、図3(a)のIIIc−IIIc’線に沿うインターポーザ202の断面図であり、表層221とその下層223を図示している。図3(b)に示すように、配線パターン251,253,255,257上には、比誘電率の高い誘電体からなる被覆部材271,273,275,277が設けれ、それ以外の絶縁用に誘電体からなるソルダーレジスト228が設けられている。配線パターン251〜258の直下には、誘電体280を挟んでグラウンド電位が印加されるグラウンド導体パターン290が設けられている。図3(c)に示すように、配線パターン252,254,256上に比誘電率の高い誘電体からなる被覆部材272,274,276が設けられ、それ以外の絶縁用に誘電体からなるソルダーレジスト228が設けられている。
解析条件を以下に示す。配線パターン251〜258の幅は20[μm]、厚さは10[μm]で、材質は銅とし、各配線パターン251〜258の間隔は20[μm]とした。グラウンド電位が印加されるグラウンド導体パターン290は、厚さ10[μm]で材質を銅とした。
被覆部材271〜277の高さ、幅は、共に30[μm]とし、被覆部材271,272,273,274,276の比誘電率は50、被覆部材275の比誘電率は35、
被覆部材277の比誘電率は15とした。例えば、材料は東レ株式会社のRAYBRIDや利昌工業株式会社製のCS―3396等である。
被覆部材277の比誘電率は15とした。例えば、材料は東レ株式会社のRAYBRIDや利昌工業株式会社製のCS―3396等である。
例えば、配線長が短い方である配線パターン251の被覆部材271は、配線長が長い方である配線パターン255の被覆部材275や配線パターン257の被覆部材277よりも高い比誘電率の誘電体で形成されている。つまり、被覆部材の比誘電率が高いほど、配線パターンの信号の伝搬速度が遅くなり、信号の伝搬時間が長くなる傾向にある。従って、配線パターンの配線長が長い方に比して配線パターンの配線長が短い方を被覆する被覆部材の比誘電率を、配線パターンの配線長が長い方を被覆する被覆部材の比誘電率よりも高くしている。
誘電体からなるソルダーレジスト228の比誘電率は3.0とした。例えば、材料は太陽インキ製造株式会社製のPSR―4000シリーズのPSR―4000、AUS5等である。
誘電体280は、厚さ40[μm]、比誘電率は4.8とした。例えば、材料は日立化成株式会社製のMCL―E―679シリーズ、MCL―E―679GTやPanasonic製のMEGTRONシリーズ、R―1515等である。
配線パターン251の配線長は4.0[mm]、配線パターン252の配線長は4.55[mm]、配線パターン253の配線長は4.13[mm]、配線パターン254の配線長は4.79[mm]、配線パターン255の配線長は4.40[mm]とした。配線パターン256の配線長は5.03[mm]、配線パターン257の配線長は4.64[mm]、配線パターン258の配線長は5.31[mm]とした。隣接配線の配線長の順番の差は隣接間で2つ以上としている。実施例1のように、隣接配線間での配線長の順番は入れ替わっても構わない。
被覆部材271の長さは3.1[mm]、被覆部材272の長さは1.4[mm]、被覆部材273の長さは3.1[mm]、被覆部材274の長さは1.6[mm]、被覆部材275の長さは3.1[mm]とした。被覆部材276の長さは0.9[mm]、被覆部材277の長さは3.1[mm]とした。
各配線パターン251〜258における信号の伝搬時間は順に、31.87[ps]、31.98[ps]、32.70[ps]、33.92[ps]、33.82[ps]、34.05[ps]、33.77[ps]、34.04[ps]となった。配線長が最も長い配線パターン258の伝搬時間が34.04[ps]、最も短い配線パターン251の伝搬時間が32.69[ps]で伝搬時間の差が1.35[ps]であった。
比較例1として、比誘電率の高い被覆部材を被覆しない場合の結果を記す。各配線パターン251〜258の伝搬時間は順に、25.64[ps]、26.47[ps]、28.20[ps]、29.17[ps]、29.74[ps]、30.70[ps]、32.24[ps]、34.04[ps]であった。基準となる配線長が最も長い配線パターン258と配線長が最も短い配線パターン251の伝搬時間差が、実施例1では1.35[ps]で比較例1では8.40[ps]であった。
実施例1により、比較例1に対して、伝搬時間差を83.9%改善することができた。また、ばらつきのレンジも2.18[ps]と8.40[ps]となり、実施例1の方がシステム内の伝搬時間のばらつきも軽減でき、信号品質が向上しているのが確認された。
また、図6は、比較例2のプリント配線板(インターポーザ)の配線構造を示す説明図である。図6(a)は、プリント配線板(インターポーザ)を、導体層221側から見た平面図であり、ソルダーレジスト228は図示を省略している。図6(b)は、図6(a)のVIb−VIb’線に沿うプリント配線板の断面図であり、表層221とその下層223を図示している。
比較例2では、実施例1の被覆部材271〜277と同じ材質の誘電体で構成された被覆部材1271〜1277で配線パターン251〜257を被覆しているが、被覆部材1271〜1277の配置位置が実施例1と異なる。即ち、比較例2では、図6(a)に示すように、全ての被覆部材1271〜1277の一方の端部の位置を揃えている。
配線長が最も短い配線パターン251と、これに隣接する配線パターン252との間の容量性結合による結合容量について、実施例1の場合と比較例2の場合とで比較した。
比較例2では、配線パターン寸法や誘電体寸法、比誘電率は実施例1と同様とした。比誘電率の高い誘電体の被覆部材の長さも実施例1と同様で、被覆部材1271の長さは3.1[mm]、被覆部材1272の長さは1.4[mm]とした。
実施例1の場合の配線パターン251,252が並走している区間における全結合容量は0.22[pF]、比較例2の場合は0.28[pF]となった。実施例1のように、比誘電率の高い誘電体からなる被覆部材を配線方向にずらして被覆することで、比較例2よりも23.9%結合容量が小さくなった。
また、比較例3として、図6に示した比較例2の構造において、配線パターンの間隔を30[μm]と広げた場合の並走している区間における全結合容量について、実施例1の場合と比較例3の場合とを比較した。比較例3の場合は0.24[pF]となり、実施例1の配線間隔が20[μm]の場合よりも、結合容量が小さくなった。従って、比較例3の場合、実施例1の場合よりも配線間隔を10[μm]広く取る必要があることがわかった。このことは、1ビット当り10[μm]配線領域が増加することを示している。タイミングを確保する信号群当たり、例えば8ビットでは、80[μm]、電子機器システムとして64ビットの場合、640[μm]配線領域が増える。つまり、実施例1の構造とすることで、配線領域を減少させることができ、インターポーザ202、ひいては半導体パッケージ200、積層型半導体装置100の小型化が可能となる。
なお本実施例における各配線パターンの間隔は20[μm]としたが、10[μm]以上30[μm]以下であることが好ましい。各配線パターンの間隔を10[μm]よりも狭くすると、被覆部材により配線パターンを被覆することが困難になる。また30[μm]よりも広くした場合の実施例1と比較例2を比較すると、結合容量の差が5%以下となることが想定され、実質的な効果が小さくなる。
(実施例2)
第1実施形態について、実施例1と同様に伝搬時間の調整と結合容量の低減の効果について検証を行った。比誘電率の高い誘電体からなる被覆部材271〜277の誘電体材料は1種類のみとしている。つまり、被覆部材271〜277の比誘電率を同一としている。
第1実施形態について、実施例1と同様に伝搬時間の調整と結合容量の低減の効果について検証を行った。比誘電率の高い誘電体からなる被覆部材271〜277の誘電体材料は1種類のみとしている。つまり、被覆部材271〜277の比誘電率を同一としている。
図4は、図2(a)に示すIV−IV’線に沿うインターポーザ202の断面図であり、ビルドアップ層212を図示している。図4では、配線パターン251,253,255,257上に比誘電率の高い誘電体からなる被覆部材271,273,275,277が設けられているが、残りの配線パターン252,254,256上にも被覆部材が設けられている。また、それ以外に絶縁用に誘電体からなるソルダーレジスト228が設けられている。配線パターン251〜258の直下には、誘電体280を挟んでグラウンド電位が印加されるグラウンド導体パターン290が設けられている。
解析条件を以下に示す。配線パターン251〜258の幅は20[μm]、厚さは10[μm]で材質は銅とし、各配線パターン間隔は20[μm]とした。被覆部材271〜277の高さ、幅は、共に30[μm]とし、比誘電率は50とした。ソルダーレジスト228の比誘電率は3.0とした。グラウンド導体パターン290は、厚さ10[μm]で材質を銅とした。誘電体280は厚さ40[μm]、比誘電率は4.8とした。
配線パターン251の配線長は4.0[mm]、配線パターン252の配線長は4.55[mm]、配線パターン253の配線長は4.13[mm]、配線パターン254の配線長は4.79[mm]とした。また、配線パターン255の配線長は4.40[mm]、配線パターン256の配線長は5.03[mm]、配線パターン257の配線長は4.64[mm]、配線パターン258の配線長は5.31[mm]とした。
被覆部材271の配線方向の長さは3.1[mm]、被覆部材272の配線方向の長さは1.4[mm]、被覆部材273の配線方向の長さは3.1[mm]、被覆部材274の配線方向の長さは1.6[mm]とした。また、被覆部材275の配線方向の長さは3.1[mm]、被覆部材276の配線方向の長さは0.9[mm]、被覆部材277の配線方向の長さは3.1[mm]とした。
各配線パターン251〜258の伝搬時間は順に、31.87[ps]、31.98[ps]、32.70[ps]、33.92[ps]、34.44[ps]、34.05[ps]、35.97[ps]、34.04[ps]となった。
実施例1と同様に、配線長が最も長い配線パターン258の伝搬時間が34.04[ps]、配線長が最も短い配線パターン251の伝搬時間が31.87[ps]で、伝搬時間差が2.17[ps]となった。対策を施さない場合の伝搬時間差である8.4[ps]と比べて、実施例2では74.2%改善している。
また、伝搬時間のばらつきレンジも4.10[ps]と8.40[ps]となり、実施例2の方がシステム内の伝搬時間ばらつきも軽減でき、信号品質が向上している。また、比誘電率の高い誘電体を1種類で制御しているため、長さ換算での調整が容易であり、かつ、誘電体を塗布する回数も実施例1と比して、少ない工程で製造することが可能となり、コストも低減できる。
[第2実施形態]
次に、本発明の第2実施形態に係る積層型半導体装置について説明する。図5は、第2実施形態に係る積層型半導体装置の下段の半導体パッケージにおけるインターポーザの配線構造を示す説明図である。なお、上記第1実施形態と同様の構成については、同一符号を付して説明を省略する。図5(a)はインターポーザを導体層221側から見た平面図であり、ソルダーレジスト228の図示は省略している。図5(b)は図5(a)における被覆部材の拡大図、図5(c)は図5(b)のVc−Vc’線に沿う断面図、図5(d)は図5(b)のVd−Vd’線に沿う断面図、図5(e)は図5(b)のVe−Ve’線に沿う断面図である。インターポーザの断面構造のうち、図5(c)〜図5(e)には表層配線とその下層を図示している。
次に、本発明の第2実施形態に係る積層型半導体装置について説明する。図5は、第2実施形態に係る積層型半導体装置の下段の半導体パッケージにおけるインターポーザの配線構造を示す説明図である。なお、上記第1実施形態と同様の構成については、同一符号を付して説明を省略する。図5(a)はインターポーザを導体層221側から見た平面図であり、ソルダーレジスト228の図示は省略している。図5(b)は図5(a)における被覆部材の拡大図、図5(c)は図5(b)のVc−Vc’線に沿う断面図、図5(d)は図5(b)のVd−Vd’線に沿う断面図、図5(e)は図5(b)のVe−Ve’線に沿う断面図である。インターポーザの断面構造のうち、図5(c)〜図5(e)には表層配線とその下層を図示している。
第2実施形態においても、上記第1実施形態と同様、半導体素子201の信号端子261〜268が接合されるパッド241〜248と、パッド231〜238を配線パターン251〜258で接続されている。そして、パッド241〜248からパッド231〜238までの配線長の短い3つの配線パターン251,253,255を当該配線パターンよりも配線長の長い配線パターン252,254で隔てた配置としている。さらに、各配線パターン251〜257上には、周囲の誘電体よりも比誘電率の高い誘電体である被覆部材271X,272X,273〜277が、配線方向にずらして配置されている。
第2実施形態では、互いに隣接する2つの配線パターン251,252をそれぞれ被覆する被覆部材271X,272Xが、互いに配線方向と直交する方向で対向する対向部分271Xa,272Xaを有している。各対向部分271Xa,272Xaは、被覆している2つの251,252において互いに対向する側端部251c,252cを露出するように切り欠かれている。つまり、被覆部材271X,272Xで被覆している2つの配線パターン251,252において互いに対向する側端部251c,252cを通る、積層方向Lに垂直な2つの平面(仮想平面)P1,P2を定義する。対向部分271Xa,272Xaは、2つの平面P1,P2で挟まれた空間の部分が切り欠かれて形成されている。
特に、最も短い配線パターン251と隣接する配線パターン252には、対向部分271Xa,272Xaが生じる可能性がある。図5(c)〜図5(e)に示すように、被覆部材271X,272Xの断面を見たときに、配線パターン251,252間の領域には比誘電率の高い誘電体が存在しないように、対向部分271Xa,272Xaが切り欠かれて形成されている。図5(c)〜図5(e)では、対向部分271Xa,272Xaは、配線方向に斜めに切り欠かれている。
第2実施形態によれば、上記第1実施形態と同様、伝搬時間を調整する被覆部材271X,272X,273〜277を配線方向にずらして配置することで、配線パターン間の結合容量が低減し、クロストークジッタが低減するので、信号品質が向上する。
その際、配線長の短い配線パターンの伝搬時間と隣接配線パターンの伝搬時間差を最小にするために必要な誘電体被覆領域を稼ぐために、対向部分271Xa,272Xaを形成する必要がある場合がある。この場合には、対向部分271Xa,272Xaにおいて、切欠を形成することで、配線パターン251,252間の結合容量の増大を抑制され、信号品質の低下を抑制することができる。また、伝搬時間差を縮小し、かつ、隣接配線同士の間隔を狭くすることができ、配線領域面積を小さくでき、半導体装置の小型化が可能である。さらには、配線パターンにおいて、比誘電率の高い誘電体からなる被覆部材を被せた配線部分と被せない配線部分との間で、インピーダンスの急激な変動が緩和され、信号波形の反射が軽減され、より信号品質が向上する。
(実施例3)
第2実施形態の積層型半導体装置について、伝搬時間の調整と結合容量の低減の効果を検証するために、第2実施形態で説明した図5の配線構造において、上記実施例と同様に電磁界解析を行った。
第2実施形態の積層型半導体装置について、伝搬時間の調整と結合容量の低減の効果を検証するために、第2実施形態で説明した図5の配線構造において、上記実施例と同様に電磁界解析を行った。
図5の配線構造を用いて下記に説明する。配線パターン251,252上に比誘電率の高い誘電体からなる被覆部材271X,272Xが設けられ、それ以外の絶縁用にソルダーレジスト228が設けられている。配線パターン251〜258の直下には、誘電体280を挟んでグラウンド導体パターン290が設けられている。
解析条件を以下に示す。配線パターン251〜258の幅は20[μm]、厚さは10[μm]で材質は銅とし、各配線パターンの間隔は20[μm]とした。
被覆部材271X,272X,273〜277の高さ、幅は共に30[μm]とし、比誘電率は50とした。ソルダーレジスト228の比誘電率は3.0とした。グラウンド導体パターン290は、厚さ10[μm]とし、材質を銅とした。誘電体280は厚さ40[μm]、比誘電率は4.8とした。
配線パターン251の配線長は3.5[mm]、配線パターン252の配線長は4.05[mm]、配線パターン253の配線長は3.63[mm]、配線パターン254の配線長は4.29[mm]、配線パターン255の配線長は3.9[mm]とした。また、配線パターン256の配線長は8.53[mm]、配線パターン257の配線長は4.14[mm]、配線パターン258の配線長は4.81[mm]とした。
被覆部材271Xの配線方向の長さは2.8[mm]、被覆部材272Xの配線方向の長さは1.25[mm]、被覆部材273の配線方向の長さは2.8[mm]、被覆部材274の配線方向の長さは1.49[mm]とした。また、被覆部材275の配線方向の長さは2.8[mm]、被覆部材276の配線方向の長さは1.73[mm]、被覆部材277の配線方向の長さは2.8[mm]とした。さらに、配線パターン251,252上の被覆部材271X,272Xの対向部分271Xa,272Xaは、配線方向の長さが0.7[mm]であり、長手方向に斜めに被覆してある。
配線長が最も長い配線パターン258と最も短い配線パターン251との伝搬時間の差は5.27[ps]となった。比較例として、各配線パターン長は上記と同一として、被覆部材271X,272Xの端部を斜めに切り欠かない場合も解析した。
配線パターン251上に被覆した被覆部材の配線方向の長さは2.9[mm]、配線パターン252上に被覆した被覆部材の配線方向の長さは1.15[mm]、配線パターン253上に被覆した被覆部材の配線方向の長さは2.9[mm]とした。また、配線パターン254上に被覆した被覆部材の配線方向の長さは1.39[mm]、配線パターン255上に被覆した被覆部材の配線方向の長さは2.9[mm]とした。また、配線パターン256上に被覆した被覆部材の配線方向の長さは1.63[mm]、配線パターン257上に被覆した被覆部材の配線方向の長さは8.9[mm]とした。
この比較例の場合、配線長の最も長い配線パターン258と配線長の最も短い配線パターン251との信号の伝搬時間差は5.77[ps]となった。実施例3のように被覆部材271X,272Xを、対向する部分で配線方向に斜めに被覆することで、伝搬時間差を8.7%減少させることができることが確認された。
さらに、8つの配線パターンの長さのばらつきを示す標準偏差が1.10から1.03となり、システム内のばらつきを抑制することもできる。また、結合容量においても、単位長さ当たりの容量が、0.07[pF/mm]に対して、0.05[pF/mm]と28.5%改善された。
さらに、配線方向に斜めに被覆することで、比誘電率の高い誘電体からなる被覆部材を被せた配線部と、被せない配線部との間で、インピーダンスの変動が緩和され、信号波形の反射が軽減し、信号品質が向上する効果もある。
なお、本発明は、以上説明した実施形態に限定されるものではなく、本発明の技術的思想内で多くの変形が可能である。
上記実施形態では、信号線としての配線パターンがプリント配線板の表層に形成される場合について説明したが、プリント配線板の内層に信号線としての配線パターンが形成される場合であっても、本発明は適用可能である。
また、上記実施形態では、インターポーザの周縁に配置されるBGA接続用のパッド230(231〜238)が、2列の構造の場合で説明したが、1列、又は3列以上であっても本発明は適用可能である。
また、上記実施形態では、比誘電率の高い誘電体で形成された被覆部材は、配線方向に連続的に被覆させる場合で説明したが、誘電体を断続的に被覆させても本発明は適用可能である。
また、上記実施形態では、積層型半導体装置について説明したがこれに限定するものではない。積層型ではなく半導体装置単体、或いは積層可能な半導体装置のインターポーザであるプリント配線板についても本発明は適用可能であり、また半導体装置等が実装されるマザーボードであるプリント配線板についても本発明は適用可能である。
また、上記実施形態では、配線長が最長の信号線には被覆部材を被覆していないが、本発明は、配線長が最長の信号線に被覆部材を被覆する場合を除外するものではなく、配線長が最長の信号線に被覆部材を被覆する場合も含む。
100…積層型半導体装置、200…半導体パッケージ(半導体装置)、201…半導体素子、202…インターポーザ(プリント配線板)、221…導体層、222…誘電体層、251〜258…配線パターン(信号線)、271〜277…被覆部材、272A,272B…端部、R1…区間
Claims (12)
- 誘電体層と、前記誘電体層に隣接し、複数の信号線が互いに間隔をあけて並設された導体層と、を備え、
前記複数の信号線のうち、少なくとも互いに隣接する2つの信号線のそれぞれが、前記誘電体層の誘電体よりも比誘電率の高い誘電体からなる被覆部材で、配線方向に部分的に被覆され、
互いに隣接する2つの信号線のうち、一方の信号線の長さは他方の信号線の長さより長く、前記一方の信号線に形成された被覆部材の前記一方の配線に沿った方向の長さは、前記他方の信号線に形成された被覆部材の前記他方の配線に沿った方向の長さ以下であり、
前記一方の信号線に形成された被覆部材と、前記他方の信号線に形成された被覆部材とは、互いに隣接しない非隣接区間を有していることを特徴とするプリント配線板。 - 前記複数の信号線が3つ以上の信号線からなり、隣接する3つの信号線は、前記3つの信号線の中央に位置する1つの信号線の配線長が、両側に位置する2つの信号線のそれぞれよりも配線長が長い、もしくは両側に位置する2つの信号線のそれぞれよりも配線長が短いことを特徴とする請求項1に記載のプリント配線板。
- 前記複数の信号線が5つ以上の信号線からなり、隣接する5つの信号線は、前記5つの信号線の中央に位置する1つの信号線の配線長と、5つの信号線の両端に位置する2つの信号線とが、前記5つの信号線のうちで配線長が短い順の上位3つの信号線、もしくは下位3つの信号線であることを特徴とする請求項1に記載のプリント配線板。
- 前記複数の信号線のうち、配線長が最も長い信号線以外の信号線が、それぞれの前記被覆部材で被覆されていることを特徴とする請求項1乃至3のいずれか1項に記載のプリント配線板。
- 前記導体層が表層であり、前記複数の信号線が前記被覆部材よりも比誘電率の低いソルダーレジストで保護されていることを特徴とする請求項1乃至4のいずれか1項に記載のプリント配線板。
- 前記被覆部材は、同一の比誘電率の誘電体で形成されていることを特徴とする請求項1乃至5のいずれか1項に記載のプリント配線板。
- 前記被覆部材は、信号線の配線長が短い方が長い方より比誘電率の高い誘電体で形成されていることを特徴とする請求項1乃至5のいずれか1項に記載のプリント配線板。
- 互いに隣接する2つの信号線をそれぞれ被覆する被覆部材が、互いに隣接する隣接区間を有し、
前記各隣接区間は、被覆している2つの信号線において互いに対向する側端部を露出するように切り欠かれていることを特徴とする請求項1乃至7のいずれか1項に記載のプリント配線板。 - 前記複数の信号線のうち隣接する2つの信号線に形成された被覆部材の全体が、前記非隣接区間であることを特徴とする請求項1乃至8のいずれか1項に記載のプリント配線板。
- 隣接する2つの信号線の間隔は10[μm]以上、30[μm]以下であることを特徴とする請求項1乃至9のいずれか1項に記載のプリント配線板。
- 請求項1乃至10のいずれか1項に記載のプリント配線板と、
複数の信号端子を有し、前記各信号端子が、前記プリント配線板の各信号線の一端に形成されたパッドに接合された半導体素子と、を備えたことを特徴とする半導体装置。 - 請求項11に記載の半導体装置と、
前記半導体装置に積層される、前記半導体装置とは別の半導体装置と、を備え、
前記別の半導体装置は、前記プリント配線板とは別のプリント配線板と、前記半導体素子とは別の半導体素子と、を有し、
前記プリント配線板の各信号線の他端に形成されたパッドが、前記別のプリント配線板に接合されていることを特徴とする積層型半導体装置。
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JP2014000889A JP2015130391A (ja) | 2014-01-07 | 2014-01-07 | プリント配線板、半導体装置及び積層型半導体装置 |
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KR101926922B1 (ko) | 2015-11-03 | 2018-12-07 | 니혼도꾸슈도교 가부시키가이샤 | 검사용 배선기판 |
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2014
- 2014-01-07 JP JP2014000889A patent/JP2015130391A/ja active Pending
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