JP2006073625A - 電子部品 - Google Patents

Abstract

【課題】パターン配線を有する基板を積層したときに生じる、各基板のパターン配線間で伝播するノイズを低減した電子部品を提供する。
【解決手段】 パターン配線を有する第１〜第３半導体チップ１Ａ〜１Ｃを積層したときに、各半導体チップのパターン配線が積層方向一方側から見て直交以外の角度で交差する。この場合、各半導体チップのパターン配線が互いに平行とならないので、各半導体チップのパターン配線の間に生じる容量結合および誘導結合は、各半導体チップのパターン配線が互いに平行になるときに比べて、小さくなる。また、容量結合および誘導結合によって生じる電流は分散して流れる。そのため、容量結合および誘導結合によって、積層された半導体チップのパターン配線間で伝播するノイズを低減する電子部品７が実現される。
【選択図】 図１

Description

本発明は、配線が形成された基板を複数積層して組み立てられる電子部品に関する。

第１の従来の技術では、複数の半導体チップを積層して組合わせるチップオンチップの技術を用いた電子部品がある。このような電子部品では、半導体チップの厚み方向の表面同士が対向するように複数の半導体チップを重ね合わせて接合することによって、１つのパッケージに複数の半導体チップを高密度に実装し、大規模な論理回路を有する電子部品の、実装基板への実装面積を縮小している（たとえば特許文献１参照）。

第２の従来の技術では、パターン配線が形成される複数の配線層を有する矩形状の半導体チップがある。該半導体チップの各配線層の座標系は、半導体チップの周辺に沿って延びる座標系、および半導体チップの周辺に沿う直交する２方向に０度を超えて９０度未満の範囲の角度で交差する座標系のうちいずれか一つに選択され、各配線層のパターン配線は、各配線層の座標系に沿って延びている。半導体チップ内の所定の論理演算機能を有する複数の回路素子を組合わせてまとめたものをセルと定義し、セルの集合体をマクロセルと定義する。各配線層に所定の座標系を設定し、座標系の異なるパターン配線を複数経由してマクロセルとマクロセルとを接続することによって、マクロセルとマクロセルとの配線の距離を３次元的に最短にすることができ、配線遅延を低減している（たとえば特許文献２参照）。

特開２０００−２２８４８７号公報 特開２００１−２３０３２２号公報

図１３は、積層される２つの半導体チップを模式化して示す平面図である。２つの半導体チップをそれぞれ第５半導体チップ１Ｅおよび第６半導体チップ１Ｆとする。図１３では、第５半導体チップ１Ｅと第６半導体チップ１Ｆとを積層したときの、第５半導体チップ１Ｅの外形と、第５半導体チップ１Ｅに電力を供給する電極に接続される第５電源端子部２Ｅと、第５電源端子部２Ｅに接続される第１０パターン配線４４Ａと、グランドに接続される第５グランド端子部３Ｅと、第６半導体チップ１Ｆの外形と、第６半導体チップ１Ｆに電力を供給する電極に接続される第６電源端子部２Ｆと、第６電源端子部２Ｆと電気的に接続される第１１パターン配線４４Ｂと、グランドに接続される第６グランド端子部３Ｆとを模式化して示している。図１３に示すように、第５半導体チップ１Ｅと第６半導体チップ１Ｆとを積層する場合、第１０パターン配線４４Ａと第１１パターン配線４４Ｂとが相互に平行となる場合がある。第１０パターン配線４４Ａと第１１パターン配線４４Ｂとが互いに平行となると、第１０パターン配線４４Ａと第１１パターン配線４４Ｂとの間に生じる容量結合および誘導結合は、大きくなる。第１の従来の技術では、積層された半導体チップのパターン配線間に生じる容量結合および誘電結合に関して何ら考慮していない。そのため、図１３に示すように、第２半導体チップ１Ｂの第１１パターン配線４４Ｂの矢符５の向きに高周波電流が流れると、第１０パターン配線４４Ａと第１１パターン配線４４Ｂとの間に生じる容量結合および誘導結合によって誘起される第４高周波電流が、矢符５と逆向きの矢符６Ｄの向きに第１半導体チップ１Ａの第１０パターン配線４４Ａに流れる。したがって、第１０パターン配線４４Ａと第１１パターン配線４４Ｂとの間に生じる容量結合および誘導結合が大きくなると、第５半導体チップ１Ｅが動作することによって生じる第５半導体チップ１Ｅの第１０パターン配線４４Ａに流れる電流の変化が、容量結合および誘導結合によって、第６半導体チップ１Ｆに流れる電流の変化を誘起し、第６半導体チップ１Ｆの動作に影響を与えるという問題が生じる。

たとえばデジタル信号を処理する機能を有する半導体チップ（以後デジタル半導体チップという）と、少なくともアナログ信号を処理する機能を有する半導体チップ（以後アナログ半導体チップという）とを積層すると、デジタル半導体チップの電源端子部に接続されるパターン配線、およびグランド端子部に接続されるパターン配線間の電圧（以後電源およびグランド間の電圧という）の変動が、離間するパターン配線間に生じる容量結合および誘導結合によって、アナログ半導体チップの電源およびグランド間の電圧の変動を誘起する。アナログ半導体チップの電源端子部に接続されるパターン配線およびグランド端子部に接続されるパターン配線間に誘起された電圧がノイズとなり、アナログ半導体チップの所望する機能が得られなくなる。音声処理および映像処理などの動作周波数の比較的低いアナログ半導体チップを積層した場合、アナログ半導体チップがデジタル半導体チップの電源およびグランド間の電圧の変動によるノイズを受けると、アナログ半導体チップによって処理される信号に基づいて出力される音声に雑音が生じたり、映像に乱れが生じたりするなどの問題が発生する。また、電波を受発信するＲＦ（Radio Frequency）部を含む無線通信回路を形成する動作周波数の比較的高い半導体チップを積層した場合、アナログ半導体チップが積層されたデジタル半導体チップの電源およびグランド間の電圧の変動によるノイズを受けると、受発信感度が低下するなどの問題が発生する。

第２の従来の技術は、１つの半導体チップにおけるマクロセル間の配線遅延を最小にするためのものであり、半導体チップを複数積層した場合に生じる、積層された半導体チップが相互に及ぼし合う影響に関して何ら考慮していない。このため、第２の従来の技術の半導体チップを複数積層した場合、各半導体チップのうちいずれか１つの半導体チップに形成されるパターン配線は、前記いずれか１つの基板以外の他の基板に形成されるパターン配線と、積層方向に離間し、積層方向一方側から見て、相互に平行となるおそれがある。離間したパターン配線間で配線が相互に平行となると、パターン配線間に生じる容量結合および誘導結合が大きくなる。そのため、前述の第１の従来の技術と同様の問題が生じる。

また、２つの半導体チップを積層した場合、共振の問題も発生する。一方の半導体チップから他方の半導体チップへノイズが伝播すると、そのノイズが今度はノイズ源となり、他方の半導体チップから一方の半導体チップへノイズが伝播する。このように、ノイズの伝播が半導体チップ間で往復することを共振という。

１つの半導体チップ内の、半導体チップに電力を供給する電極に接続されるパターン配線とグランドに接続されるパターン配線とを除く配線（以後１つの半導体チップ内の配線という）の長さは、半導体チップに電力を供給する電極に接続されるパターン配線およびグランドに接続されるパターン配線（以後電源およびグランドのパターン配線という）と比べて十分短い。そのため、１つの半導体チップ内の配線と、離間する他の１つの半導体チップの配線との間に共振が生じることは、ほとんどない。一方、電源およびグランドのパターン配線の長さは、１つの半導体チップ内の配線に比べて長い。そのため、一方の半導体チップの電源およびグランドのパターン配線と、他方の半導体チップの電源およびグランドのパターン配線との間に共振が発生しやすい。

したがって本発明の目的は、パターン配線を有する基板を積層したときに生じる、各基板のパターン配線の間に生じる容量結合および誘導結合を低減し、容量結合および誘導結合によって発生する電流を分散させることによって、所定の積層位置に配置された基板のパターン配線に流れる電流が、他の基板のパターン配線に誘起するノイズを低減することができる電子部品を提供することである。

本発明は、複数の基板が積層される電子部品であって、
各基板は、直交する２方向に沿って延びるパターン配線を有し、
各基板のうちいずれか１つの基板に形成されるパターン配線は、前記いずれか１つの基板以外の他の基板に形成されるパターン配線と、積層方向に離間し、積層方向一方側から見て、直交以外の角度で交差することを特徴とする電子部品である。

本発明に従えば、各基板のパターン配線は、積層方向一方側から見て直交以外の角度で交差する。離間するパターン配線間の距離は、積層方向一方側から見て交差している部分（以後交差部という）で最小になる。そのため、離間するパターン配線間に生じる容量結合および誘導結合は、交差部で大きくなり、その他の部分では交差部に比べて小さくなる。離間するパターン配線の交差部で生じる容量結合および誘導結合は最も大きくなるが、その大きさは、交差部でのパターン配線間の距離と同距離で平行にパターン配線を配置したときに生じる容量結合および誘導結合よりも小さい。したがって、各基板のパターン配線が、積層方向一方側から見て平行になるように各基板を積層する場合に比べて、積層方向一方側から見て各基板のパターン配線が直交する角度以外で交差するように積層する場合の各基板のパターン配線の間に生じる容量結合および誘導結合は、全体として小さくなる。さらに、積層方向一方側から見て各基板のパターン配線が直交する角度以外で交差する場合、離間するパターン配線が交差している箇所は、離散して存在する。容量結合および誘導結合によって誘起されてパターン配線に流れる電流は、パターン配線が交差している箇所では、異なる方向に流すことができるので、電流が分散して流れることとなり、交差している箇所に流れる電流は、小さくなる。交差している箇所に流れる電流の方向とは、交差している箇所でパターン配線が延びる方向である。

また本発明は、前記基板は、半導体チップであることを特徴とする。
本発明に従えば、基板として半導体チップが積層される。各半導体チップは積層方向の厚みが薄いので、各半導体チップのパターン配線は互いに近接する。各半導体チップのパターン配線の間に生じる容量結合および誘導結合は、各半導体チップのパターン配線の間の距離が近いほど大きくなり、各半導体チップが相互に及ぼし合う影響が顕著となるが、各半導体チップのパターン配線の間に生じる容量結合および誘導結合を低減することによって、各半導体チップが相互に及ぼし合う影響を低減することができる。

さらに本発明は、前記半導体チップは、略直方体形状であって、
各半導体チップのパターン配線は、該半導体チップの厚み方向一表面の各辺に平行に延びることを特徴とする。

本発明に従えば、各半導体チップのパターン配線は、各半導体チップの厚み方向一表面の各辺に平行に形成されている。したがって、所定の半導体チップの厚み方向一表面の各辺に延びる方向と、所定の半導体チップ以外の他の半導体チップの厚み方向一表面の各辺に延びる方向が、積層方向一方側から見て直交以外の角度で交差するように半導体チップを積層すると、各半導体チップのパターン配線も積層方向一方側から見て直交以外の角度で交差する。

さらに本発明は、前記複数の半導体チップは、少なくとも互いにノイズに対する耐性の異なるものを含み、
これらの半導体チップは、ノイズに対する耐性の大きい半導体チップよりも、前記ノイズに対する耐性の小さい半導体チップが、各半導体チップが実装されるべき実装基板寄りに配置されることを特徴とする。

本発明に従えば、配線が形成される基台に半導体チップを積層する場合、ノイズに対する耐性の小さい半導体チップは、ノイズに対する耐性の大きい半導体チップよりも基台からの距離が近くなり、基台と半導体チップとを電気的に接続する接続体の距離も短くなる。基台と半導体チップとを電気的に接続する接続体は、それ自体がインダクタンス成分を有するので、接続体に磁場の変化が生じると、誘導電流が生じ、それがノイズとなる。基台と半導体チップとを電気的に接続する接続体の距離が短いほど接続体自体のインダクタンスの値は小さくなり、接続体が受けるノイズも少なくなる。そのため、基台寄りにノイズに対する耐性が小さい半導体チップを積層すると、基台から離れて積層する半導体チップと比較して、基台と半導体チップとを電気的に接続する接続体に生じるノイズは小さくなり、ノイズに対する耐性の小さい半導体チップが受けるノイズも小さくなる。

さらに本発明は、前記積層された複数の半導体チップは、モールド材によって被覆され、
積層方向に隣接する各半導体チップの間、または積層方向に隣接する各半導体チップのうち少なくともいずれかの間には、モールド材の誘電率に比べて低い誘電率の材料から成る低誘電体層が形成されることを特徴とする。

本発明に従えば、積層方向に隣接する各半導体チップの間、または積層方向に隣接する各半導体チップのうち少なくともいずれかの間には、モールド材の誘電率に比べて低い誘電率の材料から成る低誘電体層が形成される。そのため、積層された半導体チップをモールド材で被覆しても、低誘電体層が形成されている積層方向に隣接する半導体チップの間には、モールド材による誘電体層は、形成されない。低誘電体層を形成する誘電体の誘電率が低いほど、離間するパターン配線に生じる容量結合は小さくなる。また、低誘電体層が形成されると、低誘電体層がない場合に比べて、半導体チップ間の距離が長くなり、各半導体チップのパターン配線間の距離が長くなる。各半導体チップのパターン配線の間に生じる容量結合および誘導結合は、パターン配線間の距離が長いほど小さくなる。そのため、積層方向に隣接する半導体チップ間にモールド材から成る誘電体層が形成される場合と比較して、モールド材の誘電率に比べて低い誘電率の材料から成る低誘電体層が形成される方が、各半導体チップのパターン配線の間に生じる容量結合は小さくなる。

さらに本発明は、前記積層された複数の半導体チップが搭載され、配線が形成される基台と、
各半導体チップのパターン配線および基台に形成される配線を電気的に接続する導電性の接続体と、
基台に形成される配線に接続されるデカップリングコンデンサを含むことを特徴とする。

本発明に従えば、デカップリングコンデンサを基台に形成される配線に接続することによって、電子部品が実装されるべき実装基板上にデカップリングコンデンサを配置する場合に比べて、デカップリングコンデンサと半導体チップとを電気的に接続する配線の距離が短くなる。

本発明によれば、各基板のパターン配線の間に生じる容量結合および誘導結合は、低減する。そのため、所定の積層位置に配置された基板のパターン配線内の電流の変化が、容量結合および誘導結合によって、他の基板のパターン配線に誘起するノイズを低減することができる。また、容量結合および誘導結合によって流れる電流は、分散して流れるので、その流れる電流は、小さくなる。誘起されて流れる電流が小さいので、電流の時間微分の絶対値は、小さくなり、電流の時間変化によって発生する誘導起電力は、小さくなる。そのため、一方の半導体チップのパターン配線に流れる電流の変化によって誘起される他方の半導体チップのパターン配線に流れる電流は、小さくなる。したがって、半導体チップ間に発生する共振を抑制することができる。

また本発明によれば、基板として半導体チップが積層される。
半導体チップを積層する場合、各半導体チップが相互に及ぼし合う影響は顕著となるが、各半導体チップのパターン配線の間に生じる容量結合および誘導結合を低減することによって、各半導体チップが相互に及ぼし合う影響を小さくすることができる。

また本発明によれば、各半導体チップのパターン配線が、積層方向一方側から見て直交以外の角度で交差するように半導体チップを積層するためには、所定の半導体チップの積層方向一表面の各辺の延びる方向と、他の半導体チップの積層方向一表面の各辺の延びる方向が、積層方向一方側から見て直交以外の角度で交差するように積層すればよい。

したがって、半導体チップを積層する工程で、各半導体チップのパターン配線を確認する必要がないので、半導体チップを積層する工程が容易となる。

また、半導体チップの厚み方向一表面の各辺に平行に延びるパターン配線を有する既存の半導体チップを、各半導体チップの厚み方向一表面の周辺の任意の一辺に延びる方向を一致して積層すると、各半導体のパターン配線が互いに平行となり、各半導体チップのパターン配線の間に生じる容量結合および誘導結合が大きくなる。該半導体チップを設計変更し、半導体チップを積層したときの各半導体チップのパターン配線が互いに平行とならないようにすることも考えられるが、該半導体チップのレイアウト設計のやり直しによる、設計期間の長期化および設計コストの増加という問題が発生する。本発明によれば、設計変更をせずに既存の半導体チップを積層しても、各半導体チップのパターン配線が互いに平行とならず、各半導体チップのパターン配線の間に生じる容量結合および誘導結合を低減することができる。既存の半導体チップの設計変更をする必要がないので、該半導体チップのレイアウト設計のやり直しによる、設計期間の長期化および設計コストの増加という問題も発生しない。

また本発明によれば、基台から離れて積層された半導体チップよりも、基台寄りに積層された半導体チップの方が、基台と半導体チップとを電気的に接続する接続体に生じるノイズは小さくなり、半導体チップが受けるノイズは、小さくなる。したがって、ノイズに対する耐性が大きい半導体チップよりも、ノイズに対する耐性が小さい半導体チップを基台寄りに配置することによって、ノイズに対する耐性が大きい半導体チップが受けるノイズよりも、ノイズに対する耐性の小さい半導体チップの受けるノイズは、小さくなる。

また本発明によれば、積層方向に隣接する半導体チップ間にモールド材による誘電体層を形成する場合と比較して、モールド材の誘電率に比べて低い誘電率の材料から成る低誘電体層を形成する方が、各半導体チップのパターン配線の間に生じる容量結合が小さくなる。そのため、所定の積層位置に配置された半導体チップのパターン配線内の電流の変化が、容量結合および誘導結合によって、他の半導体チップのパターン配線に誘起するノイズを低減することができる。

また本発明によれば、電子部品が実装されるべき実装基板上にデカップリングコンデンサを配置する場合に比べて、半導体チップとデカップリングコンデンサ間を電気的に接続する配線の距離が短くなるので、配線自体の有するインダクタンスの値は、減少する。そのため、デカップリングコンデンサのノイズ低減効果が、より有効に作用する。

また、デカップリングコンデンサが電子部品に含まれているので、電子部品を実装する場合に、実装基板上に配置するデカップリングコンデンサの数量を減らすことができ、デカップリングコンデンサを実装基板に実装する工程を省略することができる。

図１は、本発明の第１の実施の形態の電子部品７の平面図であり、図２は図１の切断面線ＩＩ−ＩＩから見た電子部品７の断面図である。電子部品７は、基台８と、第１半導体チップ１Ａと、第２半導体チップ１Ｂと、第３半導体チップ１Ｃとを含んで構成される。

基台８は、たとえばビルドアッププリント基板から成るインターポーザによって実現される。基台８は、板状であって、略直方体形状に形成される。基台８の厚み方向一表面３０および他方面３１は、略矩形状である。基台８の厚み方向一表面部４０には、周縁部に相互に間隔をあけて第１基台接続端子９Ａが形成され、第１基台接続端子９Ａよりも基台８の一表面３０の中心部寄りに、相互に間隔をあけて第２基台接続端子９Ｂが形成される。基台８の厚み方向他表面部４１には、電子部品７を実装する実装基板と電気的に接続される外部接続電極１０が形成される。電子部品７を実装する実装基板は、たとえばプリント配線基板１５である。外部接続電極１０は、たとえばバンプから成る。バンプは、たとえば金（Ａｕ）などの導体性材料から成る。基台８は、厚み方向一表面３０上および他表面３１上ならびに前記一表面３０と他表面３１との間にわたって形成される基台配線を有する。外部接続電極１０は、基台配線と電気的に接続される。

以後、第１半導体チップ１Ａ、第２半導体チップ１Ｂ、および第３半導体チップ１Ｃを総称する場合には、半導体チップ１１と記載する場合がある。半導体チップ１１は、板状であって、略直方体形状に形成される。半導体チップ１１の厚み方向一表面３２および他表面３３は、略矩形状である。

第１半導体チップ１Ａの厚み方向一表面部４２Ａ、および他表面部４３Ａのうち少なくともいずれか一方には電子素子などから成る回路が形成されている。第２半導体チップ１Ｂの厚み方向一表面部４２Ｂ、および他表面部４３Ｂのうち少なくともいずれか一方には電子素子などから成る回路が形成されている。第３半導体チップ１Ｃの厚み方向一表面部４２Ｃ、および他表面部４３Ｃのうち少なくともいずれか一方には、電子素子などから成る回路が形成されている。

第１半導体チップ１Ａは、外部接続電極１０の一部を介して電子部品７に電力を供給する実装基板上の電極と電気的に接続される第１電源端子部２Ａと、第１電源端子部２Ａに接続される第１パターン配線４Ａと、グランドに電気的に接続される第１グランド端子部３Ａと、第１グランド端子部３Ａに接続される第２パターン配線４Ｂとを有する。

第２半導体チップ１Ｂは、外部接続電極１０の一部を介して電子部品７に電力を供給する実装基板上の電極と電気的に接続される第２電源端子部２Ｂと、第２電源端子部２Ｂに接続される第３パターン配線４Ｃと、グランドに電気的に接続される第２グランド端子部３Ｂと、第２グランド端子部３Ｂに接続される第４パターン配線４Ｄとを有する。

第３半導体チップ１Ｃは、外部接続電極１０の一部を介して電子部品７に電力を供給する実装基板上の電極と電気的に接続する第３電源端子部２Ｃと、第３電源端子部２Ｃに接続される第５パターン配線４Ｅと、グランドに電気的に接続される第３グランド端子部３Ｃと、第３グランド端子部３Ｃに接続される第６パターン配線４Ｆとを有する。

以後、第１パターン配線４Ａ、第２パターン配線４Ｂ、第３パターン配線４Ｃ、第４パターン配線４Ｄ、第５パターン配線４Ｅ、および第６パターン配線４Ｆを総称する場合には、パターン配線４と記載する場合がある。パターン配線は導体によって形成される。

第１半導体チップ１Ａの厚み方向一表面部４２Ａには、第１接続端子１３Ａが形成される。第２半導体チップ１Ｂの厚み方向一表面部４２Ｂには、第２接続端子１３Ｂが形成される。第３半導体チップ１Ｃの厚み方向一表面部４２Ｃには、第３接続端子１３Ｃが形成される。半導体チップ１１は、厚み方向に積層される複数の配線層を有する。半導体チップ１１は、厚み方向一表面３２上および他表面３３上ならびに前記一表面３２と他表面３３との間にわたって形成されるチップ配線を有する。第１電源端子部２Ａは、第１半導体チップ１Ａのチップ配線を介して、たとえば第１接続端子１３Ａと電気的に接続される。第２電源端子部２Ｂは、第２半導体チップ１Ｂのチップ配線を介して、たとえば第２接続端子１３Ｂと電気的に接続される。第３電源端子部は、第３半導体チップ１Ｂのチップ配線を介して、たとえば第３接続端子１３Ｂと電気的に接続される。

第１半導体チップ１Ａは、第１半導体チップ１Ａの厚み方向他表面３５Ａと、基台８の第１基台接続端子９Ａの形成される厚み方向一表面３０とを対向させて、第１チップ接続体１２Ａを介して基台８に積層される。第１チップ接続体１２Ａは、たとえばバンプから成る。バンプは、たとえば金（Ａｕ）などの導体性材料から成る。第２半導体チップ１Ｂは、第１半導体チップ１Ａの厚み方向一表面３４Ａと、第２半導体チップ１Ｂの厚み方向他表面３５Ｂとを対向させて、第１半導体チップ１Ａに積層される。第３半導体チップ１Ｃは、第２半導体チップ１Ｂの厚み方向一表面３４Ｂと、第３半導体チップ１Ｃの厚み方向他表面３５Ｃとを対向させて、第２半導体チップ１Ｂに積層される。

基台８の厚み方向一表面３０の面積は、半導体チップ１１の厚み方向一表面３２の面積よりも大きい。半導体チップ１１の厚み方向一表面３２の面積は、第１半導体チップ１Ａよりも第２半導体チップ１Ｂの方が小さく、第２半導体チップ１Ｂよりも第３半導体チップ１Ｃの方が小さい。

第１接続端子１３Ａは、第１半導体チップ１Ａのチップ配線と、第１チップ接続体１２Ａとを介して基台配線と電気的に接続される。第２接続端子１３Ｂは、第２ボンディングワイヤ１４Ｂを介して第２基台接続端子９Ｂと電気的に接続される。第３接続端子１３Ｃは、第１ボンディングワイヤ１４Ａを介して第１基台接続端子９Ａと電気的に接続される。

基台８は、外部接続電極１０を介して電子部品７が実装されるべきプリント配線基板１５に電気的に接続される。プリント配線基板１５は、厚み方向一表面３６上および他表面上ならびに前記一表面３６と他表面との間にわたって形成されるプリント基板配線を有する。

第１半導体チップ１Ａの第１接続端子１３Ａと第２半導体チップ１Ｂの第２接続端子１３Ｂとの電気的接続、第１半導体チップ１Ａの第１接続端子１３Ａと第３半導体チップ１Ｃの第３接続端子１３Ｃとの電気的接続、および第２半導体チップ１Ｂの第２接続端子１３Ｂと第３半導体チップ１Ｃの第３接続端子１３Ｃとの電気的接続は、プリント配線基板１０のプリント基板配線および基台配線のうち少なくともいずれか一方を介して成される。

第１半導体チップ１Ａの厚み方向一表面の各辺のうちのいずれか一辺である第１基準辺３７Ａと、第２半導体チップ１Ｂの厚み方向一表面の各辺のうちのいずれか一辺である第２基準辺３７Ｂとが平行となる状態を、第１半導体チップ１Ａと第２半導体チップ１Ｂとの積層角度が０度と定義する。第１および第２半導体チップ１Ａ，１Ｂの厚み方向一表面上の対角線の交点を通り、積層方向に延びる軸線を角変位軸線Ｌとする。第１半導体チップ１Ａを、角変位軸線Ｌを中心に、第１基準辺３７Ａと第２基準辺３７Ｂとが平行となる状態から反時計回りに第１の角度θ１だけ角変位させて、第１および第２半導体チップ１Ａ，１Ｂは積層される。これによって、第１基準辺３７Ａの延びる方向と第２基準辺３７Ｂの延びる方向とは、積層方向一方側から見て第１の角度θ１で交差する。

第２半導体チップ１Ｂの第２基準辺３７Ｂと、第３半導体チップ１Ｃの厚み方向一表面の各辺のうちのいずれか一辺である第３基準辺３７Ｃとが平行となる状態を、第２半導体チップ１Ｂと第３半導体チップ１Ｃとの積層角度が０度と定義する。前記角変位軸線Ｌは、第３半導体チップ１Ｃの厚み方向一表面上の対角線の交点を通る。第３半導体チップ１Ｃを角変位軸線Ｌを中心に、第２基準辺３７Ｂと第３基準辺３７Ｃとが平行となる状態から時計回りに第２の角度θ２だけ角変位させて、第２および第３半導体チップ１Ｂ，１Ｃは積層される。したがって、第２基準辺３７Ｂの延びる方向と第３基準辺３７Ｃの延びる方向とは、積層方向一方側から見て第２の角度θ２で交差するように積層される。

図３は、第１半導体チップ１Ａの構成を模式化して示す平面図である。図３では、第１電源端子部２Ａ、第１電源端子部２Ａに接続される第１パターン配線４Ａ、第１グランド端子部３Ａ、第１グランド端子部３Ｂと接続される第２パターン配線４Ｂ、および半導体チップ１Ａの周辺３８Ａを示している。図３において、第２パターン配線４Ｂを１点鎖線で示す。図４は、第２半導体チップ１Ｂの構成を模式化して示す平面図である。図４では、第２電源端子部２Ｂ、第２電源端子部２Ｂに接続される第３パターン配線４Ｃ、第２グランド端子部３Ｂ、第２グランド端子部３Ｂに接続される第４パターン配線４Ｄ、および第２半導体チップ１Ｂの周辺３８Ｂを示している。図４において、第４パターン配線４Ｄを１点鎖線で示す。図５は、第３半導体チップ１Ｃの構成を模式化して示す平面図である。図５では、第３電源端子部２Ｃ、第３電源端子部２Ｃに接続される第５パターン配線４Ｅ、第３グランド端子部３Ｃ、第３グランド端子部３Ｃに接続される第６パターン配線４Ｆ、および第３半導体チップ１Ｃの外周３８Ｃを示している。図５において、第６パターン配線４Ｆを１点鎖線で示す。

第１半導体チップ１Ａは、たとえば加算器および制御回路などの電子回路からなる第１機能ブロック１６Ａ〜第６機能ブロック１６Ｆを含んで構成される。第１半導体チップ１Ａの第１および第２パターン配線４Ａ，４Ｂは、直交する２方向に沿って延びる。本実施の形態では、第１半導体チップ１Ａの第１および第２パターン配線４Ａ，４Ｂは、第１半導体チップ１Ａの厚み方向一表面３４Ａの各辺に平行に沿って延び、積層方向一方側から見て第１機能ブロック１６Ａ〜第６機能ブロック１６Ｆを囲むように形成される。第１機能ブロック１６Ａ〜第６機能ブロック１６Ｆは第１および第２パターン配線４Ａ，４Ｂと電気的に接続される。第１半導体チップ１Ａの第１および第２パターン配線４Ａ，４Ｂは、たとえばアルミニウム（Ａｌ）および銅（Ｃｕ）などから成る。第１半導体チップ１Ａの第１および第２パターン配線４Ａ，４Ｂは、複数の配線層のうち、それぞれ別の配線層に形成される。

第２半導体チップ１Ｂは、図４に示すように、たとえば加算器および制御回路などの電子回路からなる第７機能ブロック１６Ｇ〜第１０機能ブロック１６Ｊを含んで構成される。第２半導体チップ１Ｂの第３および第４パターン配線４Ｃ，４Ｄは、直交する２方向に沿って延びる。本実施の形態では、第２半導体チップ１Ｂの第３および第４パターン配線４Ｃ，４Ｄは、第２半導体チップ１Ｂの厚み方向一表面３４Ｂの各辺に平行に沿って延び、積層方向一方側から見て第７機能ブロック１６Ｇ〜第１０機能ブロック１６Ｊを囲むように形成される。第７機能ブロック１６Ｇ〜第１０機能ブロック１６Ｊは第３および第４パターン配線４Ｃ，４Ｄと接続される。第２半導体チップ１Ｂの第３および第４パターン配線４Ｃ，４Ｄは、アルミニウム（Ａｌ）および銅（Ｃｕ）などから成る。第２半導体チップ１Ｂの第３および第４パターン配線４Ｃ，４Ｄは、複数の配線層のうち、それぞれ別の配線層に形成される。

第３半導体チップ１Ｃは、たとえば加算器および制御回路などの電子回路からなる第１１機能ブロック１６Ｋ〜第１３機能ブロック１６Ｍを含んで構成される。第３半導体チップ１Ｃの第５および第６パターン配線４Ｅ，４Ｆは、直交する２方向に沿って延びる。本実施の形態では、第５および第６パターン配線４Ｅ，４Ｆは、第３半導体チップ１Ｃの厚み方向一表面３４Ｃの各辺に平行に沿って延び、積層方向一方側から見て第１１機能ブロック１６Ｋ〜第１３機能ブロック１６Ｍを囲むように形成される。第１１機能ブロック１６Ｋ〜第１３機能ブロック１６Ｍは第５および第６パターン配線４Ｅ，４Ｆと電気的に接続される。第３半導体チップ１Ｃの第５および第６パターン配線４Ｅ，４Ｆは、アルミニウム（Ａｌ）および銅（Ｃｕ）などから成る。第３半導体チップ１Ｃの第５および第６パターン配線４Ｅ，４Ｆは、複数の配線層のうち、それぞれ別の配線層に形成される。

図６は、第１半導体チップ１Ａおよび第２半導体チップ１Ｂを積層して示す平面図であり、第１電源端子部２Ａ、第１パターン配線４Ａ、および第１半導体チップ１Ａの周辺３８Ａと、第２電源端子部２Ｂと、第３パターン配線４Ｃと、第２半導体チップ１Ｂの周辺３８Ｂとを模式化して示す。

２本の導体線が離間し、かつ各導体線の延びる方向が直交していない場合、この２本の導体線の間には、容量結合および誘導結合が生じる。２本の導体線のうち、一方の導体線に流れる電流の大きさが変化すると、容量結合および誘導結合によって、他方の導体線に電流が流れていない状態であっても、他方の導体線に電流が流れ、クロストークノイズと呼ばれるノイズが発生する。クロストークノイズは、容量結合および誘導結合が強くなるほど大きくなる。２本の導体線に生じる容量結合および誘導結合は、２本の導体線の間の最短距離が等しければ、２本の導体線が平行となる場合に最大となる。また、２本の導体線に生じる容量結合および誘導結合は、２本の導体線の間の最短距離が短いほど大きくなる。

したがって、２本の離間する導体線間に生じるクロストークノイズを低減するには、２本の導体線間の距離を長くし、２本の導体線が互いに平行とならないようにすればよい。

第１の角度θ１を０度または９０度として、第１半導体チップ１Ａと第２半導体チップ１Ｂとを積層した場合、第１半導体チップ１Ａの第１パターン配線４Ａと第２半導体チップ１Ｂの第３パターン配線４Ｃとの間に、平行となる部分が生じる。前述のように、第１半導体チップ１Ａの第１パターン配線４Ａと第２半導体チップ１Ｂの第３パターン配線４Ｃが互いに平行となると、第１半導体チップ１Ａの第１パターン配線４Ａと第２半導体チップ１Ｂの第３パターン配線４Ｃとの間に生じる容量結合および誘導結合が大きくなり、クロストークノイズが生じやすくなる。

たとえば、第２半導体チップ１Ｂに配置される電子素子の供給電圧がスイッチングすると、第２半導体チップ１Ｂの、第２電源端子部２Ｂに接続される第３パターン配線４Ｃと第２グランド端子部３Ｂに接続される第４パターン配線４Ｄとの間の電圧（以後第２半導体チップ１Ｂの、電源およびグランド間の電圧という）が変動し、第１半導体チップ１Ａの第１パターン配線４Ａと第２半導体チップ１Ｂの第３パターン配線４Ｃとの間の容量結合および誘導結合によって第１半導体チップ１Ａの、第１電源端子部２Ａに接続される第１パターン配線４Ａと第１グランド端子部３Ａに接続される第２パターン配線４Ｂとの間の電圧（以後第１半導体チップ１Ａの、電源およびグランド間の電圧という）が変動する。ここでスイッチングとは、供給電源の電圧レベルがハイレベルからロウレベルまたはロウレベルからハイレベルに切換わることを意味する。また、たとえば、第２半導体チップ１Ｂの第７機能ブロック１６Ｇ〜第１０機能ブロック１６Ｊのデータバスおよびアドレスバスなどが接続される電子素子の供給電圧が同時にスイッチングすると、第２半導体チップ１Ｂの、電源およびグランド間の電圧の変動がさらに増大する。第２半導体チップ１Ｂの、電源およびグランド間の電圧の変動が、容量結合および誘導結合によって第１半導体チップ１Ａの、電源およびグランド間の電圧の変動を誘起する。誘起された第１半導体チップ１Ａの、電源およびグランド間の電圧の変動が、第１半導体チップ１Ａの誤動作を生じさせる。特に、第１半導体チップ１Ａがノイズの影響を受けやすいアナログ半導体チップであれば、設計によって得られるべきアナログ半導体チップの性能が得られなくなるという問題が生じる。アナログ半導体チップとは、少なくともアナログ信号を処理する機能を有する半導体チップを意味する。

図６に示すように、第１半導体チップ１Ａと第２半導体チップ１Ｂとを第１の角度θ１で積層した場合、第１半導体チップ１Ａの第１パターン配線４Ａと第２半導体チップ１Ｂの第３パターン配線４Ｃとは、積層方向一方側から見て第１の角度θ１で交差する。言い換えると、半導体チップの積層方向に垂直な仮想平面にパターン配線を投影したときに、第１半導体チップ１Ａの第１パターン配線４Ａと、第２半導体チップ１Ｂの第３パターン配線４Ｃとは、第１の角度θ１で交差する。第１の角度θ１が０度を超えて９０度未満（０°＜θ１＜９０°）のとき、第１半導体チップ１Ａの第１パターン配線４Ａと第２半導体チップ１Ｂの第３パターン配線４Ｃとが、積層方向一方から見て交差する部分（以後交差部という）では、第１パターン配線４Ａと第３パターン配線４Ｃとの間の距離が最短となるので、交差部に生じる容量結合および誘導結合は、最大となる。第１パターン配線４Ａと第３パターン配線４Ｃとが積層方向一方側からみて交差しない部分の距離は、交差部よりも遠くなるので、交差しない部分の第１パターン配線４Ａと第３パターン配線４Ｃとの間に生じる容量結合および誘導結合は、交差部に生じる容量結合および誘導結合よりも小さくなる。

第１半導体チップ１Ａの第１パターン配線４Ａと第２半導体チップ１Ｂの第３パターン配線４Ｃとが積層方向一方側から見て第１の角度θ１で交差する部分に生じる容量結合および誘導結合は、交差部での第１パターン配線４Ａと第３パターン配線４Ｃとの距離と同距離で、かつ平行に延びるパターン配線の間に生じる容量結合および誘導結合の大きさよりも小さい。したがって、第１パターン配線４Ａと第３パターン配線４Ｃとの間に生じる全体の容量結合および誘導結合は、第１パターン配線４Ａと第３パターン配線４Ｃとが平行となるときよりも、積層方向一方側から見て第１の角度θ１で交差する方が小さくなる。

したがって、第１半導体チップ１Ａと第２半導体チップ１Ｂとを第１の角度θ１で積層した場合、第１パターン配線４Ａと第３パターン配線４Ｃとの間に生じる容量結合および誘導結合は小さくなり、第１パターン配線４Ａと第３パターン配線４Ｃとの間に生じるクロストークノイズを小さくすることができる。そのため、第１半導体チップ１Ａと第２半導体チップ１Ｂとの間で伝播するノイズを低減することができる。

第１および第３パターン配線４Ａ，４Ｃは、半導体チップ１１の厚み方向一表面３４Ａの各辺に沿う、直交する２方向に延びる。そのため、第１半導体チップ１Ａの第１パターン配線４Ａと第２半導体チップ１Ｂの第３パターン配線４Ｃとが、積層方向一方側から見て第１の角度θ１で交差する場合、第１パターン配線４Ａと第３パターン配線４Ｃとは、積層方向一方側から見て第１の角度θ１で交差する部分の他に、９０度から第１の角度θ１を減算した角度（９０°−θ１）で交差する部分がある。したがって、第１の角度θ１が０度または９０度のとき、第１パターン配線４Ａと第３パターン配線４Ｃとに、互いに平行となる部分と、積層方向一方側から見て、直交する部分とが生じる。積層方向一方側から見て直交する第１パターン配線４Ａと第３パターン配線４Ｃとの間に生じる容量結合および誘導結合は、最小となるが、第１パターン配線４Ａと第３パターン配線４Ｃとが互いに平行となる、第１パターン配線４Ａと第３パターン配線４Ｃとの間に生じる容量結合および誘導結合は、最大となる。そのため、第１の角度θ１が０度または９０度のとき、第１パターン配線４Ａと第３パターン配線４Ｃとの間の全体に生じる容量結合および誘導結合は、大きくなる。したがって、第１の角度θ１が４５度程度となるように積層すると、第１の角度θ１が０度または９０度となるように積層する場合よりも、第１パターン配線４Ａと第３パターン配線４Ｃとの間に生じる容量結合および誘導結合が、全体として小さくなる。したがって、２枚の半導体チップを積層する場合、第１の角度θ１が４５度程度となるように積層すると、容量結合および誘電結合の低減効果がより得られる。

また、第１の角度θ１が０度を超えて９０度未満で第１半導体チップ１Ａと第２半導体チップ１Ｂとを積層した場合、図６に示すように、第１パターン配線４Ａと第３パターン配線４Ｃとが、積層方向一方側から見て、複数回交差する。ここでは、第３パターン配線４Ｃの第１直線部分２５Ａが、第１パターン配線４Ａの第２直線部分２５Ｂ、第３直線部分２５Ｃ、および第４直線部分２５Ｄと積層方向一方側から見て交差する場合について述べる。第２および第４直線部分２５Ｂ，２５Ｄは、同じ方向に延び、第３直線部分２５Ｃは、第２および第４直線部分２５Ｂ，２５Ｄの延びる方向と垂直な方向に延びる。第２および第４配線部分２５Ｂ，２５Ｄは、第３直線部分２５Ｃを介して連なる。積層方向一方側から見て第１直線部分２５Ａと第４直線部分２５Ｄとが交差する部分から第１直線部分２５Ａと第２直線部分２５Ｂとが交差するに向きに、第１直線部分２５Ａに高周波電流が流れる場合について述べる。図６に高周波電流が流れる向きを矢符５で示す。矢符５の向きに、第１直線部分２５Ａに高周波電流が流れると、容量結合および誘導結合によって、第２直線部分２５Ｂには、第２直線部分２５Ｂと第３直線部分２５Ｃとが接続されていない第２直線部分２５Ｂの一方から接続されている他方へ第１高周波電流が流れる。第３直線部分２５Ｃには、第３直線部分２５Ｃと第２直線部分２５Ｂとが接続されている第３直線部分２５Ｃの一方から第４直線部分と接続されている他方へ第２高周波電流が流れる。第４直線部分２５Ｄには、第４直線部分２５Ｄと第３直線部分２５Ｃとが接続されている第４直線部分２５Ｄの一方から接続されていない他方へ第３高周波電流が流れる。図６に第１高周波電流が流れる向きを矢符６Ａ、第２高周波電流が流れる向きを矢符６Ｂ、および第３高周波電流が流れる向きを矢符６Ｃで示す。第１高周波電流、第２高周波電流、および第３高周波電流は、異なる方向に分散して流れるので、各直線部分に流れる電流は、小さくなる。分散せずに流れる電流に比べて、第１〜第３高周波電流の大きさが小さいので、第１〜第３高周波電流の時間微分の絶対値は、小さくなり、第１〜第３高周波電流の時間変化によって生じる誘導起電力も小さくなる。したがって、第１〜第３高周波電流が、第１直線部分に誘起する電流は、小さくなり、第１パターン配線４Ａと第３パターン配線４Ｃとの間に生じる共振の問題も発生しにくくなる。

本実施の形態では、第１半導体チップ１Ａと第２半導体チップ１Ｂとを第１の角度θ１が０度を超えて９０度未満で積層しているため、前述のように、第１の角度θ１が０度または９０度のときに比べて、第１パターン配線４Ａと第３パターン配線４Ｃとの間に生じる容量結合および誘導結合は小さくなる。したがって、第１パターン配線４Ａと第３パターン配線４Ｃとの間に生じるクロストークノイズを小さくすることができる。そのため、第１半導体チップ１Ａと第２半導体チップ１Ｂとの間で伝播するノイズを低減することができる。

ここでは、第１半導体チップ１Ａの第１パターン配線４Ａと、第２半導体チップ１Ｂの第３パターン配線４Ｃとの間に生じる容量結合および誘導結合に関して説明したが、第２パターン配線４Ｂと第３パターン配線４Ｃとの間、第１パターン配線４Ａと第４パターン配線４Ｄとの間、および第２パターン配線４Ｂと第４パターン配線４Ｄとの間に生じる容量結合および誘導結合に関しても、第１の角度θ１が０度を超えて９０度未満で第１半導体チップ１Ａと第２半導体チップ１Ｂとを積層することによって、それぞれのパターン配線４の間に生じる容量結合および誘導結合を低減することができる。したがって、第１半導体チップ１Ａのパターン配線４と第２半導体チップ１Ｂのパターン配線４との間に生じるクロストークノイズを小さくすることができる。そのため、第１半導体チップ１Ａと第２半導体チップ１Ｂとの間で伝播するノイズを低減することができる。

さらに、第２半導体チップ１Ｂと第３半導体チップ１Ｃとに関しても、第２の角度θ２が０度を超えて９０度未満の角度で第２半導体チップ１Ｂと第３半導体チップ１Ｃとを積層する場合、第２半導体チップ１Ｂのパターン配線４と第３半導体チップ１Ｃのパターン配線４とが互いに平行とならないため、パターン配線４間に生じる容量結合および誘導結合は小さくなる。そのため、第２半導体チップ１Ｂと第３半導体チップ１Ｃとの間で伝播するノイズを低減することができる。

積層方向に隣接する半導体チップ１１間で伝播するノイズのみを考慮する場合、第１の角度θ１および第２の角度θ２は、０度を超えて９０度未満に選ばれる。好ましくは、第１の角度θ１および第２の角度θ２は、４５度に選ばれる。

積層方向に隣接する半導体チップ１１間、および第１半導体チップ１Ａと第３半導体チップ１Ｃとの間のノイズの伝播を考慮する場合、第１の角度θ１と第２の角度θ２とを加算した角度が９０度となると、第１半導体チップ１Ａのパターン配線４と第３半導体チップ１Ｃのパターン配線４とが互いに平行となり、第１半導体チップ１Ａと第３半導体チップ１Ｃとの間で伝播するノイズが大きくなる。したがって、各半導体チップのパターン配線４が互いに平行にならないように第１の角度θ１と第２の角度θ２とは選択される。第１の角度θ１は、０度を超えて９０度未満であり、かつ第２の角度θ２は、０度を超えて９０度未満であり、かつ第１の角度θ１と第２の角度θ２を加算した角度が９０度とならない角度に選ばれる。好ましくは、第１の角度θ１および第２の角度θ２は、３０度に選ばれる。

第１半導体チップ１Ａは、たとえばアナログ半導体チップである。第２半導体チップ１Ｂおよび第３半導体チップ１Ｃは、たとえばデジタル半導体チップである。アナログ半導体チップとは、少なくともアナログ信号を処理する機能を有する半導体チップを意味する。デジタル半導体チップとは、デジタル信号を処理する機能を有する半導体チップを意味する。ノイズに対する耐性は、第１半導体チップ１Ａよりも第２半導体チップ１Ｂの方が大きく、第２半導体チップ１Ｂよりも第３半導体チップ１Ｃの方が大きい。

ノイズに対する耐性の小さいアナログ半導体チップは、外部からノイズを受けると、設計によって得られるべきアナログ半導体チップの性能が得られなくなるという問題が生じやすい。ノイズに対する耐性の大きいデジタル半導体チップは、外部からのノイズに対して、アナログ半導体に比べて、設計によって得られるべきデジタル半導体チップの性能が得られなくなるという問題は生じにくい。したがって、ノイズに対する耐性の異なるアナログ半導体チップとデジタル半導体チップとを積層する場合、より外部からのノイズを受けにくい位置にアナログ半導体チップを配置する。

本発明の実施の形態では、積層される半導体チップ１１のうち、ノイズに対する耐性の最も小さい第１半導体チップ１Ａは、最も基台８寄りに配置される。第１半導体チップ１Ａよりノイズに対する耐性の大きい第２半導体チップ１Ｂは、第１半導体チップ１Ａに積層される。第１半導体チップ１Ａの第１接続端子１３Ａは、第１半導体チップ１Ａのチップ配線と第１チップ接続体１２Ａとを介して基台配線と接続している。第２半導体チップ１Ｂの第２接続端子１３Ｂは、第２ボンディングワイヤ１４Ｂを介して基台８の第２基台接続端子９Ｂと接続している。そのため、第２接続端子１３Ｂと第２基台接続端子９Ｂとを電気的に接続する接続体である第２ボンディングワイヤ１４Ｂの長さよりも、第１接続端子１３Ａと基台配線とを電気的に接続する接続体である第１半導体チップ１Ａのチップ配線と第１チップ接続体１２Ａとを加算した長さは、短い。各半導体チップ１１と基台８とを電気的に接続する接続体は、それ自体がインダクタンス成分を持つ。接続体自体のインダクタンスの値は、接続体の長さが短いほど小さくなる。半導体チップ１１および電子部品７が実装されるべきプリント配線基板１５上の他の電子部品などによって接続体の周辺の磁場に変化が生じた場合、インダクタンス成分を持つ接続体は、誘導起電力によって接続体に誘導電流が生じるので、ノイズを受けることとなる。

そのため、基台８寄りに積層した半導体チップ１１ほど、半導体チップ１１と基台８とを接続する接続体のインダクタンスの値は小さいので、接続体が受けるノイズは、小さい。したがって、ノイズに対する耐性の最も小さい第１半導体チップ１Ａを最も基台８寄りに積層することによって、第１半導体チップ１Ａに加わるノイズを最も小さくすることができる。また、第２半導体チップ１Ｂおよび第３半導体チップ１Ｃに加わるノイズは、第１半導体チップ１Ａに加わるノイズよりも大きくなるが、第１半導体チップ１Ａよりも第２半導体チップ１Ｂおよび第３半導体チップ１Ｃの方がノイズに対する耐性が大きいので、ノイズによる問題は、第１半導体チップ１Ａに比べて生じにくい。そのため、ノイズに対する耐性の小さい半導体チップ１１を基台８寄り、言い換えればプリント配線基板１５寄りに配置することによって、ノイズに対する耐性が大きい電子部品７となる。

図６に示すように、積層する各半導体チップ１１の厚み方向一表面３２の面積が同程度である場合、積層したときに、積層方向一方側から見て、各半導体チップ１１が重なり合わない部分がある。各半導体チップ１１が重なり合わない部分の面積が増えると、電子部品を１つのパッケージにするときの体積が増え、電子部品の実装面積が大きくなる。そこで、電子部品の実装面積を小さくするために、本実施の形態の電子部品７のように各半導体チップ１１の厚み方向一表面上の対角線の交わる点が、基台８の厚み方向一表面３０の対角線の交わる点を通る積層方向の軸線上に並ぶように、各半導体チップ１１を積層する方が好ましい。また、積層する各半導体チップ１１の厚み方向一表面３２の面積が大きく異なる場合であっても、各半導体チップ１１が重なり合わない部分の面積を最小にするように、各半導体チップ１１を積層する方が好ましい。

以上のように半導体チップ１１を積層することによって、積層方向一方側から見て、各半導体チップが重なり合う部分が増加し、電子部品を１つのパッケージにするときの体積が減少し、電子部品７のプリント配線基板１５へ実装するときの実装面積を小さくすることができる。

以上のように電子部品７では、３つの半導体チップを積層しているが、積層される半導体チップの枚数は、３つに限られることはなく、２つ、または４つ以上の半導体チップを積層してもよい。積層される各半導体チップの少なくとも一部のパターン配線が、積層方向一方側から見て交差している場合、各半導体チップのパターン配線が互いに平行とならないように半導体チップを積層すると、各半導体チップのパターン配線の間に生じる容量結合および誘導結合が小さくなり、各半導体チップ間で伝播するノイズを低減する効果が得られる。

本発明の第１の実施の形態の電子部品７では、半導体チップ１１を積層したときについて述べたが、パターン配線を有する基板を積層したときにも同様の効果が得られる。

各半導体チップ１１間で伝播するノイズを低減することによって、各半導体チップ１１間で伝播するノイズによって生じる各半導体チップ１１の誤作動を抑制し、より信頼性の高い電子部品７となる。

図７は、本発明の第２の実施の形態の電子部品１７の断面図である。電子部品１７は、基台８と、第１半導体チップ１Ａと、第２半導体チップ１Ｂとを含んで構成される。本実施の形態の電子部品１７は、前述の第１の実施の形態の電子部品７と同様の構成であるので、対応する部分については同一の参照符号を付して重複する説明を省略する。

第１半導体チップ１Ａは、第１半導体チップ１Ａの厚み方向他表面３５Ａと基台８の第１基台接続端子９Ａの形成される厚み方向一表面３０とを対向させて、基台８に積層される。第２半導体チップ１Ｂは、第１半導体チップ１Ａの厚み方向一表面３４Ａと第２半導体チップ１Ｂの厚み方向他表面３５Ｂとを対向させて、第１チップ接続体１２Ａを介して、前述の実施の形態と同様に第１半導体チップ１Ａに積層される。

第１半導体チップ１Ａの第１接続端子１３Ａは、第３ボンディングワイヤ１４Ｃを介して基台８の第１基台接続端子９Ａと電気的に接続される。第２半導体チップ１Ｂの第２接続端子１３Ｂは、第２半導体チップ１Ｂのチップ配線と、第１チップ接続体１２Ａと、第１半導体チップ１Ａのチップ配線と、第３ボンディングワイヤ１４Ｃとを介して基台８の第１基台接続端子９Ａと電気的に接続される。

本実施の形態の電子部品１７は、基台８と複数の半導体チップ１１とを電気的に接続する配線の経路が第１の実施の形態の電子部品７と異なるが、各半導体チップのパターン配線４が互いに平行とならないように半導体チップ１１は積層されるので、第１の実施の形態の電子部品７と同様に半導体チップ間で伝播するノイズを低減することができる。

さらに、第１半導体チップ１Ａの厚み方向他表面３５Ｂと基台８の厚み方向一表面３０とが第１チップ接続体１２Ａを介さないで接合されているので、第１半導体チップ１Ａの回路を動作させたときの、第１半導体チップ１Ａに発生する熱を基台８に放出することができる。したがって、発熱による第１半導体チップ１Ａの誤動作を抑制することができる。また、第１半導体チップ１Ａの温度上昇を抑制することができるので、第１半導体チップ１Ａの寿命も長くなる。

さらに、第１半導体チップ１Ａと第２半導体チップ１Ｂとが第１チップ接続体１２Ａを介して積層されるので、第１半導体チップ１Ａと第２半導体チップ１Ｂとの対向する表面の間隔は、第１の実施の形態の電子部品７よりも長くなる。そのため、第１半導体チップ１Ａのパターン配線４と第２半導体チップ１Ｂのパターン配線４との間に生じる容量結合および誘導結合は、第１の実施の形態の電子部品７よりも小さくなる。したがって、第１半導体チップ１Ａと第２半導体チップ１Ｂとの間で、容量結合および誘導結合によって伝播するノイズを第１の実施の形態の電子部品７よりも小さくすることができる。

図８は、本発明の第３の実施の形態の電子部品１８の断面図である。電子部品１８は、基台８と、第４半導体チップ１Ｄと、第２半導体チップ１Ｂとを含んで構成される。本実施の形態の電子部品１８は、前述の第１の実施の形態の電子部品７と同様の構成であるので、対応する部分については同一の参照符号を付して重複する説明を省略する。

第４半導体チップ１Ｄは、積層方向に第４半導体チップ１Ｄを貫通する貫通電極１９を有する。第４半導体チップ１Ｄは、厚み方向一表面３４Ｄ上および他表面３５Ｄ上ならびに前記一表面３４Ｄと他表面３５Ｄとの間にわたって形成されるチップ配線を有する。第４半導体チップ１Ｄの厚み方向一表面３４Ｄに形成されるチップ配線と他表面３５Ｄに形成される配線とは、貫通電極１９を介して電気的に接続される。第４半導体チップ１Ｄの厚み方向一表面部４２Ｄには、第４接続端子１３Ｄが形成される。

第４半導体チップ１Ｄは、第４半導体チップ１Ｄの厚み方向他他表面３５Ｄと基台８の第１基台接続端子９Ａの形成される厚み方向一表面３０とを対向させて、第１チップ接続体１２Ａを介して基台８に積層される。第２半導体チップ１Ｂは、第４半導体チップ１Ｄの厚み方向一表面３４Ｄと第２半導体チップ１Ｂの厚み方向他表面３５Ｂとを対向させて、第２チップ接続体１２Ｂを介して、前述の実施の形態と同様に第４半導体チップ１Ｄに積層される。第１および第２チップ接続体１２Ａ、１２Ｂは、たとえばバンプから成る。バンプは、たとえば金（Ａｕ）などの導体性材料から成る。

第４半導体チップ１Ｄの第４接続端子１４Ｄは、第４半導体チップ１Ｄのチップ配線と第１チップ接続体１２Ａとを介して基台配線と電気的に接続される。第２半導体チップ１Ｂの第２接続端子１３Ｂは、第２半導体チップ１Ｂのチップ配線と第２チップ接続体１２Ｂと第４半導体チップ１Ｄの貫通電極１９と第１チップ接続体１２Ａとを介して基台配線と電気的に接続される。

本実施の形態の電子部品１８は、基台８と複数の半導体チップ１１とを電気的に接続する配線の経路が第１の実施の形態の電子部品７と異なるが、各半導体チップ１１のパターン配線が互いに平行とならないように半導体チップ１１は積層されるので、第１の実施の形態の電子部品７と同様に半導体チップ間で伝播するノイズを低減することができる。

図９は、本発明の第４の実施の形態の電子部品２３の平面図であり、図１０は図９の切断面線Ｘ―Ｘから見た電子部品２３の断面図である。電子部品２３は、基台８と、第１半導体チップ１Ａと、第２半導体チップ１Ｂと、第３半導体チップ１Ｃとを含んで構成される。本実施の形態の電子部品２３は、前述の第１の実施の形態の電子部品７と類似し、第１の実施の形態の電子部品７の積層方向に隣接する半導体チップ１１間に低誘電体層２０を付加した構成であるので、対応する部分については同一の参照符号を付して重複する説明を省略する。

電子部品２３は、第１半導体チップ１Ａと第２半導体チップ１Ｂとの間に、誘電体によって形成される低誘電体層２０を有する。基台８の一表面部３０と、半導体チップ１１と、第１ボンディングワイヤ１４Ａと、第２ボンディングワイヤ１４Ｂと、第１チップ接続体１２Ａとが空気に触れないように覆って、チップ被覆部２２は形成される。チップ被覆部２２は、モールド材から成る。チップ被覆部２２は、半導体チップ１１を、湿気および塵埃から保護する。

前記低誘電体層２０は、チップ被覆部２２を形成するためのモールド材の比誘電率よりも比誘電率の小さい低誘電率材料から成る。

モールド材の比誘電率は、たとえば、４．０以上である。低誘電体層２０には、たとえば、比誘電率が２．０のポリテトラフルオロエチレンを用いる。

本実施の形態の電子部品２３は、前述した第１の実施の形態の電子部品７と同様の構成であるので、第１の実施の形態の電子部品７と同様の効果が、本実施の形態の電子部品２３においても同様に得られる。

離間するパターン配線４間に生じる容量結合および誘導結合は、離間するパターン配線４間の距離が長いほど小さくなる。第１半導体チップ１Ａと第２半導体チップ１Ｂとの間に低誘電体層２０が形成されると、低誘電体層２０が形成されない場合に比べて、第１半導体チップ１Ａのパターン配線４と第２半導体チップ１Ｂのパターン配線４との距離が長くなる。そのため、低誘電体層２０が形成されることによって、低誘電体層２０が形成されない場合に比べて、第１半導体チップ１Ａのパターン配線４と第２半導体チップ１Ｂのパターン配線４との間に生じる容量結合および誘電結合は、小さくなる。また、離間するパターン配線４間に生じる容量結合および誘導結合は、離間するパターン配線４の間に形成される物質の誘電率が小さいほど小さくなる。第１半導体チップ１Ａと第２半導体チップ１Ｂとの間にモールド材の誘電率に比べて低い誘電率を有する材料から成る低誘電体層２０が形成されるので、積層した半導体チップをモールド材によって被覆しても、第１半導体チップ１Ａと第２半導体チップ１Ｂとの間にモールド材による誘電体層は形成されない。したがって、第１半導体チップ１Ａと第２半導体チップ１Ｂとの間にモールド材の誘電率に比べて低い誘電率の材料から成る低誘電体層２０が形成されると、低誘電体層２０が形成されない場合に比べて、第１半導体チップ１Ａのパターン配線４と第２半導体チップ１Ｂのパターン配線４との間に生じる容量結合および誘導結合は、小さくなる。そのため、第１半導体チップ１Ａと第２半導体チップ１Ｂとの間で伝播するノイズが低減される。

さらに、第１半導体チップ１Ａと第３半導体チップ１Ｃとの間にも、上記効果と同様の効果が得られ、第１半導体チップ１Ａと第３半導体チップ１Ｃとの間で伝播するノイズが低減される。

本実施の形態では、第１半導体チップ１Ａと第２半導体チップ１Ｂとの間に低誘電体層２０が形成されるが、第２半導体チップ１Ｂと第３半導体チップ１Ｃとの間にもモールド材の誘電率に比べて低い誘電率の材料から成る低誘電体層が形成される場合、各半導体チップ間で伝播するノイズの低減効果は、より大きくなる。

積層方向に隣接する半導体チップ間に形成される低誘電体層２０の積層方向の厚みは、厚いほど半導体チップ間で伝播するノイズの低減効果があるが、低誘電体層２０の積層方向の厚みが厚くなると、電子部品の体積が大きくなる。そのため、低誘電体層２０の積層方向の厚みＴは０．１ｍｍ以上０．３ｍｍ未満に選ばれる。

本発明のさらに他の実施の形態では、第２の実施の形態の電子部品１７または第３の実施の形態の電子部品１８の、隣接する半導体チップ間に、モールド材の誘電率に比べて低い誘電率の材料から成る低誘電体層を形成してもよい。このような構成にしても本発明の実施の形態の電子部品２３と同様の効果が得られる。

図１１は本発明の第５の実施の形態である電子部品２４の平面図であり、図１２は図１１の切断面線ＸＩＩ−ＸＩＩから見た電子部品２４の断面図である。電子部品２４は、基台８と、第１半導体チップ１Ａと、第２半導体チップ１Ｂと、第３半導体チップ１Ｃとを含んで構成される。本実施の形態の電子部品２４は、第１の実施の形態の電子部品７と類似し、第１の実施の形態の電子部品７にデカップリングコンデンサ２１を付加した構成であるので、対応する部分については同一の参照符号を付して重複する説明を省略する。

本実施の形態の電子部品２４は、第１の実施の形態の電子部品７と類似するので、第１の実施の形態の電子部品７と同様の効果は、本実施の形態の電子部品２４においても同様に得られる。

デカップリングコンデンサ２１は、基台８の第１基台接続端子９Ａが配置される厚み方向一表面部４０に設けられる。デカップリングコンデンサ２１は、半導体チップ１１の、電源端子部と電気的に接続されるパターン配線４とグランド端子部と電気的に接続されるパターン配線４との間に電気的に接続される。

半導体チップ１１の、電源端子部に電気的に接続されるパターン配線４と、グランド端子部に電気的に接続されるパターン配線４との間に、電気的に接続されるデカップリングコンデンサ２１を、基台８の厚み方向一表面３０上に配置した方が、電子部品２４が実装されるべきプリント基配線板１５上にデカップリングコンデンサ２１を配置する場合に比べて、デカップリングコンデンサ２１と半導体チップ１１との間を電気的に接続する配線の距離が短くなる。デカップリングコンデンサ２１と半導体チップ１１との間を電気的に接続する配線の距離が短いほど、配線自体の有するインダクタンスの値も減少する。したがって、デカップリングコンデンサのノイズ低減効果は、デカップリングコンデンサ２１と半導体チップ１１との間を電気的に接続する配線の距離が短いほど有効に作用する。デカップリングコンデンサ２１のノイズ低減効果とは、基台８などから半導体チップに伝播する電圧の変動および半導体チップ１１から基台８などへ伝播する電圧の変動を低減する効果をいう。したがって、半導体チップ１１の、電源端子部に接続されるパターン配線４と、グランド端子部に接続されるパターン配線４との間に、電気的に接続されるデカップリングコンデンサ２１を、基台８の厚み方向一表面３０上に配置した方が、電子部品２４を実装するプリント基配線板１５上にデカップリングコンデンサ２１を配置する場合に比べて、デカップリングコンデンサ２１のノイズ低減効果が、より有効に作用する。そのため、ノイズに対して、より耐性の大きい電子部品２４となる。

ここでは、第１接続端子１３Ａと第２接続端子１３Ｂとの電気的接続、第１接続端子１３Ａと第３接続端子１３Ｃとの電気的接続、および第２接続端子１３Ｂと第３接続端子１３Ｃとの電気的接続が、プリント配線基板１５のプリント基板配線および基台配線のうち少なくともいずれか一方を介して成される場合について述べる。第１半導体チップ１Ａの、電源およびグランド間の電圧が変動すると、基台８またはプリント配線基板１５を介して、第２半導体チップ１Ｂの、電源およびグランド間の電圧が変動する。第１半導体チップ１Ａの、第１電源端子部２Ａと接続する第１パターン配線４Ａと第１グランド端子部３Ａと接続する第２パターン配線４Ｂとの間にデカップリングコンデンサ２１を電気的に接続することによって、第１半導体チップ１Ａから基台８およびプリント配線基板１５に伝播するノイズを低減することができる。そのため、基台８またはプリント配線基板１５を介して伝播する第１半導体チップ１Ａと第２半導体チップ１Ｂとの間のノイズを低減することができる。

第１半導体チップ１Ａの、第１電源端子部２Ａと接続される第１パターン配線４Ａと、第１グランド端子部３Ａと接続される第２パターン配線４Ｂとの間にデカップリングコンデンサ２１を電気的に接続することによって、プリント配線基板１５および基台８から半導体チップ１１に伝播するノイズは小さくなる。そのため、プリント配線基板１５および基台８から伝播するノイズによって生じる、第１半導体チップ１Ａの、電源およびグランド間の電圧の変動は小さくなる。第１半導体チップ１Ａの、電源およびグランド間の電圧の変動が小さくなると、離間するパターン配線４間の容量結合および誘導結合によって第１半導体チップ１Ａから伝播する第２半導体チップ１Ｂの、電源およびグランド間の電圧の変動は、小さくなる。したがって、各半導体チップ間で伝播するノイズを低減することができる。

また、基台８の厚み方向一表面３０上にデカップリングコンデンサ２１を配置することによって、電子部品２４を実装するときに、プリント配線基板１５上に配置するデカップリングコンデンサ２１の数量を減らすことができる。したがって、電子部品２４を実装する工程が簡易になる。

本発明の実施の他の形態では、第２〜第４の実施の形態の電子部品１７，１８，２３の基台８上に、それぞれデカップリングコンデンサを設けることによって、前述の実施の形態のノイズ低減効果と同様の効果を達成することができる。

本発明の第１の実施の形態の電子部品７の平面図である。 本発明の第１の実施の形態の電子部品７の断面図である。 第１半導体チップ１Ａを模式化して示す平面図である。 第２半導体チップ１Ｂを模式化して示す平面図である。 第３半導体チップ１Ｃを模式化して示す平面図である。 第１半導体チップ１Ａおよび第２半導体チップ１Ｂを積層して示す平面図である。 本発明の第２の実施の形態の電子部品１７の断面図である。 本発明の第３の実施の形態の電子部品１８の断面図である。 本発明の第４の実施の形態の電子部品２３の平面図である。 本発明の第４の実施の形態の電子部品２３の断面図である。 本発明の第５の実施の形態の電子部品２４の平面図である。 本発明の第５の実施の形態の電子部品２４の断面図である。 従来の技術において、第５半導体チップ１Ｅおよび第６半導体チップ１Ｆを積層して示す平面図である。

符号の説明

１Ａ 第１半導体チップ
１Ｂ 第２半導体チップ
１Ｃ 第３半導体チップ
１Ｄ 第４半導体チップ
１Ｅ 第５半導体チップ
１Ｆ 第６半導体チップ
４ パターン配線
７，１７，１８，２３，２４ 電子部品
８ 基台
９Ａ 第１基台接続端子
９Ｂ 第２基台接続端子
１１ 半導体チップ
１５ プリント配線基板
１９ 貫通電極
２０ 低誘電体層
２１ デカップリングコンデンサ
２２ チップ被覆部

Claims (6)

1. 複数の基板が積層される電子部品であって、
   各基板は、直交する２方向に沿って延びるパターン配線を有し、
   各基板のうちいずれか１つの基板に形成されるパターン配線は、前記いずれか１つの基板以外の他の基板に形成されるパターン配線と、積層方向に離間し、積層方向一方側から見て、直交以外の角度で交差することを特徴とする電子部品。
2. 前記基板は、半導体チップであることを特徴とする請求項１記載の電子部品。
3. 前記半導体チップは、略直方体形状であって、
   各半導体チップのパターン配線は、該半導体チップの厚み方向一表面の各辺に平行に延びることを特徴とする請求項２記載の電子部品。
4. 前記複数の半導体チップは、少なくとも互いにノイズに対する耐性の異なるものを含み、
   これらの半導体チップは、ノイズに対する耐性の大きい半導体チップよりも、前記ノイズに対する耐性の小さい半導体チップが、各半導体チップが実装されるべき実装基板寄りに配置されることを特徴とする請求項２または３記載の電子部品。
5. 前記積層された複数の半導体チップは、モールド材によって被覆され、
   積層方向に隣接する各半導体チップの間、または積層方向に隣接する各半導体チップのうち少なくともいずれかの間には、モールド材の誘電率に比べて低い誘電率の材料から成る低誘電体層が形成されることを特徴とする請求項２〜４のいずれか１つに記載の電子部品。
6. 前記積層された複数の半導体チップが搭載され、配線が形成される基台と、
   各半導体チップのパターン配線および基台に形成される配線を電気的に接続する導電性の接続体と、
   基台に形成される配線に接続されるデカップリングコンデンサを含むことを特徴とする請求項２〜５のいずれか１つに記載の電子部品。
   

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