CN114047682B - 一种有pvt鲁棒性基于全差分环形振荡器的时间数字转换器 - Google Patents

一种有pvt鲁棒性基于全差分环形振荡器的时间数字转换器 Download PDF

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Abstract

本发明公开了一种有PVT鲁棒性基于全差分环形振荡器的时间数字转换器，涉及一种时间数字转换器，针对工艺的不确定性和PVT鲁棒性的变化都严重制约着TDC的实际生产应用的矛盾提出本方案，依次电性连接的前端模块、全局控制模块、延迟单元和解码模块；还设置一延迟校准模块分别连接所述延迟单元和解码模块，用于对延迟单元的延迟校准，所述的延迟单元是全差分环形振荡器模块。优点在于，能够同时实现较高的精度和动态范围，通过一种简便的校准方式提高TDC的PVT鲁棒性耐受性和线性度。

Description

一种有PVT鲁棒性基于全差分环形振荡器的时间数字转换器
技术领域
本发明涉及一种时间数字转换器，尤其涉及一种有PVT鲁棒性基于全差分环形振荡器的时间数字转换器。
背景技术
近年来，全数字锁相环技术快速发展，时间数字转换器(time digitalconverter,TDC)作为其中关键模块之一得到高度的重视。基于TDC的数字锁相环有着集成度高、易校准和可编程的特点，随着工艺节点的演进，全数字锁相环还表现出面积和性能方面的优势。传统电荷泵锁相环结构包含鉴频鉴相器、电荷泵、环路滤波器、压控制振荡器和分频器等模块，其中电荷泵和环路滤波器包含的电容和电阻等无源器件，除了消耗面积外，还恶化了锁相环的相位噪声性能。在新型全数字锁相环中，使用TDC取代了鉴频鉴相器和电荷泵，直接在时间域上处理相位信息，进一步通过片上数字滤波器处理。由于数字滤波器的可编程性，数字锁相环的环路动态特性可实时的改变，因此可以在快速锁定的同时保持较低的相位噪声。而且，由于去除了模拟滤波器中所使用的的大电容，数字锁相环的面积将大大减小。但是，TDC跟普通数模转换器一样存在精度受限的问题，所引入的量化噪声决定了全数字锁相环的带内噪声。除了精度要求外，TDC的测量范围还需覆盖一个完整的输入参考时钟周期，避免数字锁相环失锁的问题。另外，工艺的不确定性和PVT鲁棒性的变化都严重制约着TDC的实际生产应用，主要原因就是普通TDC的测量精度由延迟单元的延迟时间决定，而延迟时间随工艺角、电压、温度的变化而变化。
反相器链型TDC实现简单，且测量范围大，但精度受限于工艺节点。游标链型TDC具有较高的精度，但往往为了增大测量范围，牺牲了面积和功耗等指标。两步型TDC是反相器链型TDC和游标型TDC的结合，同时具有较高的精度和较大的测量范围，但不具有PVT(Pyramid Vision Transformer)鲁棒性。游标环型TDC理论上能提供无限的精度和测量范围，测量结果由两个环形振荡器的绝对延迟和相对延迟组成，因此线性度和精度等性能受这两方面影响。除此之外，由于环形振荡器常由奇数级反相器构成，版图设计工作比较困难，导致前后仿性能相差较大。
发明内容
本发明目的在于提供一种有PVT鲁棒性基于全差分环形振荡器的时间数字转换器，以解决上述现有技术存在的问题。
本发明所述一种有PVT鲁棒性基于全差分环形振荡器的时间数字转换器，包括依次电性连接的前端模块、全局控制模块、延迟单元和解码模块；还设置一延迟校准模块分别连接所述延迟单元和解码模块，用于对所述延迟单元的延迟校准；
所述的延迟单元是全差分环形振荡器模块。
所述的全差分环形振荡器模块包括，
首尾相接组成慢环的四个全差分反相器；
首尾相接组成快环的另外四个全差分反相器；以及，
用于采集比较慢环与快环中节点信号超前或滞后的四个边沿SR触发器。
组成慢环的四个全差分反相器分别是第一全差分反相器、第二全差分反相器、第三全差分反相器和第四全差分反相器：所述的第一全差分反相器同相输出端连接第二全差分反相器的反相输入端，所述的第一全差分反相器反相输出端连接第二全差分反相器的同相输入端；所述的第二全差分反相器同相输出端连接第三全差分反相器的反相输入端，所述的第二全差分反相器反相输出端连接第三全差分反相器的同相输入端；所述的第三全差分反相器同相输出端连接第四全差分反相器的反相输入端，所述的第三全差分反相器反相输出端连接第四全差分反相器的同相输入端；所述的第四全差分反相器同相输出端连接第一全差分反相器的同相输入端，所述的第四全差分反相器反相输出端连接第一全差分反相器的反相输入端；
组成快环的四个全差分反相器分别是第五全差分反相器、第六全差分反相器、第七全差分反相器和第八全差分反相器：所述的第五全差分反相器同相输出端连接第六全差分反相器的反相输入端，所述的第五全差分反相器反相输出端连接第六全差分反相器的同相输入端；所述的第六全差分反相器同相输出端连接第七全差分反相器的反相输入端，所述的第六全差分反相器反相输出端连接第七全差分反相器的同相输入端；所述的第七全差分反相器同相输出端连接第八全差分反相器的反相输入端，所述的第七全差分反相器反相输出端连接第八全差分反相器的同相输入端；所述的第八全差分反相器同相输出端连接第五全差分反相器的同相输入端，所述的第八全差分反相器反相输出端连接第五全差分反相器的反相输入端；
四个边沿SR触发器分别是第一边沿SR触发器、第二边沿SR触发器、第三边沿SR触发器和第四边沿SR触发器：所述的第一边沿SR触发器慢环输入端连接第一全差分反相器的反相输出端，所述的第一边沿SR触发器快环输入端连接第五全差分反相器的反相输出端，所述的第一边沿SR触发器复位端RST_E连接第三全差分反相器的反相输出端；所述的第二边沿SR触发器慢环输入端连接第一全差分反相器的同相输出端，所述的第二边沿SR触发器快环输入端连接第五全差分反相器的同相输出端，所述的第二边沿SR触发器复位端RST_E连接第三全差分反相器的同相输出端；所述的第三边沿SR触发器慢环输入端连接第三全差分反相器的反相输出端，所述的第三边沿SR触发器快环输入端连接第七全差分反相器的反相输出端，所述的第三边沿SR触发器复位端RST_E连接第一全差分反相器的同相输出端；所述的第四边沿SR触发器慢环输入端连接第三全差分反相器的同相输出端，所述的第四边沿SR触发器快环输入端连接第七全差分反相器的同相输出端，所述的第四边沿SR触发器复位端RST_E连接第一全差分反相器的反相输出端；所述的第一边沿SR触发器、第二边沿SR触发器、第三边沿SR触发器和第四边沿SR触发器各自复位端RST_I均接到外部的全局复位信号RST，各自输出端分别接入所述的解码模块。
所述的四个边沿SR触发器结构相同，每一边沿SR触发器主要由三个缓冲器模块、三个上升沿检测模块、四个PMOS晶体管和六个NMOS晶体管构成；
第五PMOS晶体管的源极和第六PMOS晶体管的源极共点连接VDD；
第五PMOS晶体管的栅极前置第一上升沿检测模块后作为快环输入端，第六PMOS晶体管的栅极前置第二上升沿检测模块后作为快、慢环输入端；
第五PMOS晶体管的漏极连接第七PMOS晶体管的源极，第六PMOS晶体管的漏极连接第八PMOS晶体管的源极；
第七PMOS晶体管的漏极、第八PMOS晶体管的栅极、第九NMOS晶体管的漏极、第十一NMOS晶体管的漏极、第八NMOS晶体管的栅极、第七NMOS晶体管的漏极以及第一缓冲器模块输入共点，第一缓冲器模块输出端QB悬空；
第八PMOS晶体管的漏极、第七PMOS晶体管的栅极、第十二NMOS晶体管的漏极、第十NMOS晶体管的漏极、第七NMOS晶体管的栅极、第八NMOS晶体管的漏极以及第二缓冲器模块的输入端共点，第二缓冲器模块的输出端Q接入所述的解码模块；
第九NMOS晶体管和第十NMOS晶体管栅极共点连接到第三缓冲器模块的输入端，第三缓冲器模块的输出端连接复位端RST_I，RST_I外接全局复位端RST；第十一NMOS晶体管和第十二NMOS晶体管栅极共点后前置第三上升沿检测模块作为复位端RST_E；
第七NMOS晶体管、第八NMOS晶体管、第九NMOS晶体管、第十NMOS晶体管、第十一NMOS晶体管和第十二NMOS晶体管源极共点连接VSS。
组成慢环的四个全差分反相器和组成快环的另外四个全差分反相器结构相同，每一全差分反相器主要由两个反相器、四个PMOS晶体管、六个NMOS晶体管和两个电容阵列组成；
第三PMOS晶体管的源极连接VDD、栅极连接第一反相器的输出端、漏极分别连接第一PMOS晶体管和第二PMOS晶体管的源极；
第一反相器输入端作为全差分反相器的使能端；
第一PMOS晶体管的栅极和第一NMOS晶体管的栅极共点作为同相输入端，第二PMOS晶体管和第二NMOS晶体管的栅极共点作为反相输入端；
第一PMOS晶体管漏极、第六NMOS晶体管漏极、第一NMOS晶体管漏极、第三NMOS晶体管漏极、第四NMOS晶体管栅极和第一电容阵列上极板共点作为反相输出端；
第二PMOS晶体管漏极、第四PMOS晶体管漏极、第二NMOS晶体管漏极、第四NMOS晶体管漏极、第三NMOS晶体管栅极和第二电容阵列上极板共点作为同相输出端；
第六NMOS晶体管的源极连接VSS，栅极连接第一反相器的输出端；第四PMOS晶体管的源极连接VDD，栅极连接第二反相器的输出端；第一电容阵列和第二电容阵列的下极板分别连接VSS；
第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管的源极共点后连接第五NMOS晶体管的漏极；
第五NMOS晶体管的源极连接VSS，栅极连接第二反相器的输出端；
第二反相器的输入端连接第一反相器的输出端。
本发明所述一种有PVT鲁棒性基于全差分环形振荡器的时间数字转换器，其优点在于，能够同时实现较高的精度和动态范围，通过一种简便的校准方式提高TDC的PVT鲁棒性耐受性和线性度。
附图说明
图1是本发明所述时间数字转换器的结构示意图；
图2是本发明所述全差分环形振荡器的电路原理图；
图3是本发明所述所述边沿SR触发器的电路原理图；
图4是本发明所述全差分反相器的电路原理图。
附图标记：
FDINV1至FDINV8：第一全差分反相器至第八全差分反相器；
ARB1至ARB4：第一边沿SR触发器至第四边沿SR触发器；
RUD1至RUD3：第一上升沿检测模块至第三上升沿检测模块；
BUF1至BUF3：第一缓冲器模块至第三缓冲器模块；
INV1-第一反相器，INV2-第二反相器；
MP1至MP8：第一PMOS晶体管至第八PMOS晶体管；
MN1至MN12：第一NMOS晶体管至第十二NMOS晶体管；
CDAC1-第一电容阵列，CDAC2-第二电容阵列；
Von-反相输出端，Vop-同相输出端。
具体实施方式
如图1所示，本发明所述一种有PVT鲁棒性基于全差分环形振荡器的时间数字转换器，包括依次电性连接的前端模块、全局控制模块、延迟单元和解码模块；还设置一延迟校准模块分别连接所述延迟单元和解码模块，所述的延迟单元类型为全差分环形振荡器模块。
所述的前端模块的两个输入接时钟REF和分频器输出时钟DIV，判断两个时钟信号的相位先后，生成两个对应的输出，分别是快信号LEAD_PUS和慢信号LAG_PUS,同时输出TDC的最高位MSB以及全局复位信号RST。前端模块判断两个时钟的到达快慢，若时钟REF先到达，则将时钟REF送到快信号LEAD_PUS输出，将时钟LAG送到慢信号LAG_PUS输出，最高位MSB变为1；若时钟DIV先到达，则将时钟REF送到慢信号LAG_PUS输出，将时钟DIV送到快信号LEAD_PUS输出，最高位MSB变为0。
所述的全局控制模块有两种工作模式，信号CAL_EN为0时工作于第一种模式，信号CAL_EN为1时工作于第二种模式。第一种模式用于接收快信号LEAD_PUS和慢信号LAG_PUS，且根据信号STOP分别转化成具有一定脉宽的快信号LEAD_PUS和慢信号LAG_PUS，用于控制全差分环形振荡器模块的工作和关断；第二种模式用于接收校准信号CAL_EN，并将该时钟的周期转化成两个对应间隔的快信号LEAD_PUS和慢信号LAG_PUS，进一步通过与延迟校准模块的协同配合，完成对全差分环形振荡器模块的延迟校准。当接收到全局复位信号RST为1时，所述的全局控制模块复位，并等待下一对LEAD_PUS和LAG_PUS的到来。当接收到信号STOP为1时，快信号LEAD_PUS和慢信号LAG_PUS既同时从1变为0，又同时产生下降沿，用于关断下一级的全差分环形振荡器模块，以免继续产生功耗。
全差分环形振荡器模块将先接收到的快信号LEAD_PUS送到慢环，慢环开始震荡；将后接收到的慢信号LAG_PUS送到快环，快环也开始震荡，同时开始追赶慢环。两个环转的圈数和追赶上的具***置将通过SLAP端、FLAP端和Q端输出到下一级解码模块。
所述解码模块包括两个3bit计数器、一个温度计码解析器和一个数字逻辑单元。其中，两个计数器分别用于记录快环、慢环的圈数，温度计码解析器用于产生TDC的最低有效位，数字逻辑单元用于将计数器和温度计码解析器的输出综合并转化成TDC的输出信号D，并产生信号STOP。
所述延迟校准模块为数字电路，输入接到时间数字转换器的输出信号D，两个输出分别接到全差分环形振荡器模块的CFGS端和CFGF端，用于调整所述慢环、快环中延迟单元的延迟时间。在校准阶段直接读取对应数字输出信号D，并与预设的数值相比较，根据SAR逻辑逐次逼近设置CFGF端、CFGS端，进一步调整时间数字转换器的精度。
如图2所示，所述的全差分环形振荡器模块包括：***的四个全差分反相器和内围的另外四个全差分反相器，以及用于采集比较慢环与快环中节点信号超前或滞后于慢环与快环之间的四个边沿SR触发器。***的四个全差分反相器首尾相接组成慢环(slowlyround,SR)，内围的四个全差分反相器首尾相接组成快环(fast round,FR)。
组成慢环的四个全差分反相器分别是第一全差分反相器FDINV1、第二全差分反相器FDINV2、第三全差分反相器FDINV3和第四全差分反相器FDINV4：所述的第一全差分反相器FDINV1同相输出端连接第二全差分反相器FDINV2的反相输入端，所述的第一全差分反相器FDINV1反相输出端连接第二全差分反相器FDINV2的同相输入端；所述的第二全差分反相器FDINV2同相输出端连接第三全差分反相器FDINV3的反相输入端，所述的第二全差分反相器FDINV2反相输出端连接第三全差分反相器FDINV3的同相输入端；所述的第三全差分反相器FDINV3同相输出端连接第四全差分反相器FDINV4的反相输入端，所述的第三全差分反相器FDINV3反相输出端连接第四全差分反相器FDINV4的同相输入端；所述的第四全差分反相器FDINV4同相输出端连接第一全差分反相器FDINV1的同相输入端，所述的第四全差分反相器FDINV4反相输出端连接第一全差分反相器FDINV1的反相输入端。
组成快环的四个全差分反相器分别是第五全差分反相器FDINV5、第六全差分反相器FDINV6、第七全差分反相器FDINV7和第八全差分反相器FDINV8：所述的第五全差分反相器FDINV5同相输出端连接第六全差分反相器FDINV6的反相输入端，所述的第五全差分反相器FDINV5反相输出端连接第六全差分反相器FDINV6的同相输入端；所述的第六全差分反相器FDINV6同相输出端连接第七全差分反相器FDINV7的反相输入端，所述的第六全差分反相器FDINV6反相输出端连接第七全差分反相器FDINV7的同相输入端；所述的第七全差分反相器FDINV7同相输出端连接第八全差分反相器FDINV8的反相输入端，所述的第七全差分反相器FDINV7反相输出端连接第八全差分反相器FDINV8的同相输入端；所述的第八全差分反相器FDINV8同相输出端连接第五全差分反相器FDINV5的同相输入端，所述的第八全差分反相器FDINV8反相输出端连接第五全差分反相器FDINV5的反相输入端。
四个边沿SR触发器分别是第一边沿SR触发器ARB1、第二边沿SR触发器ARB2、第三边沿SR触发器ARB3和第四边沿SR触发器ARB4：所述的第一边沿SR触发器ARB1慢环输入端连接第一全差分反相器FDINV1的反相输出端，所述的第一边沿SR触发器ARB1快环输入端连接第五全差分反相器FDINV5的反相输出端，所述的第一边沿SR触发器ARB1复位端RST_E连接第三全差分反相器FDINV3的反相输出端；所述的第二边沿SR触发器ARB2慢环输入端连接第一全差分反相器FDINV1的同相输出端，所述的第二边沿SR触发器ARB2快环输入端连接第五全差分反相器FDINV5的同相输出端，所述的第二边沿SR触发器ARB2复位端RST_E连接第三全差分反相器FDINV3的同相输出端；所述的第三边沿SR触发器ARB3慢环输入端连接第三全差分反相器FDINV3的反相输出端，所述的第三边沿SR触发器ARB3快环输入端连接第七全差分反相器FDINV7的反相输出端，所述的第三边沿SR触发器ARB3复位端RST_E连接第一全差分反相器FDINV1的同相输出端；所述的第四边沿SR触发器ARB4慢环输入端连接第三全差分反相器FDINV3的同相输出端，所述的第四边沿SR触发器ARB4快环输入端连接第七全差分反相器FDINV7的同相输出端，所述的第四边沿SR触发器ARB4复位端RST_E连接第一全差分反相器FDINV1的反相输出端；所述的第一边沿SR触发器ARB1、第二边沿SR触发器ARB2、第三边沿SR触发器ARB3和第四边沿SR触发器ARB4各自复位端RST_I均接到外部的全局复位信号RST，各自输出端分别接入所述的解码模块。
初始阶段，两个环的第一级反相器都工作在使能无效既预设的状态，而其他三级均工作在使能有效的状态。当快信号LEAD_PUS到达后，慢环开始震荡，快信号LEAD_PUS沿着慢环传输；当慢信号LAG_PUS到达后，快环也开始震荡，慢信号LAG_PUS沿着快环传输，并开始追赶慢环中的快信号LEAD_PUS。同时，4个边沿SR触发器用于判断同一节点处快信号LEAD_PUS和慢信号LAG_PUS到达的先后顺序，若FN<0>端的慢信号LAG_PUS比SN<0>端的快信号LEAD_PUS先到达，边沿SR触发器的输出为1,反之为0。
与传统的用D触发器来采样方式相比，用该种边沿SR触发器具有以下优势：D触发器通过时钟端CLK和数据端D比较两个信号的快慢，但时钟端CLK和数据端D的结构不对称，因此存在一个受PVT影响的offset，而边沿SR触发器结构严格对称，offset更小；另外，D触发器采样需要分情况010和情况10处理，导致后面数字处理电路更复杂冗余，而用边沿SR触发器对两个环采样只会出现情况10，因此降低了后续的设计工作和难度。由于是以慢环为参照来判别快信号LEAD_PUS和慢信号LAG_PUS的到达快慢，边沿SR触发器的复位由慢环的输出节点给，下一级边沿SR触发器的复位由上一级慢环的节点给。
如图3所示，所述的四个边沿SR触发器结构相同，每一边沿SR触发器主要由三个上升沿检测模块、四个PMOS晶体管和六个NMOS晶体管构成。所述时间数字转换器在配合全差分环形振荡器的基础上，仅用四个边沿SR触发器便实现对信号传输路径上位置的抓取，降低了整体的设计复杂度。
第五PMOS晶体管MP5的源极和第六PMOS晶体管MP6的源极共点连接VDD；第五PMOS晶体管MP5的栅极前置第一上升沿检测模块RUD1后作为慢环输入端，第六PMOS晶体管MP6的栅极前置第二上升沿检测模块RUD2后作为快环输入端。
第五PMOS晶体管MP5的漏极连接第七PMOS晶体管MP7的源极，第六PMOS晶体管MP6的漏极连接第八PMOS晶体管MP8的源极。
第七PMOS晶体管MP7的漏极、第八PMOS晶体管MP8的栅极、第九NMOS晶体管MN9的漏极、第十一NMOS晶体管MN11的漏极、第八NMOS晶体管MN8的栅极、第七NMOS晶体管MN7的漏极以及第一缓冲器模块(BUF1)输入共点，第一缓冲器模块(BUF1)输出端QB悬空；
第八PMOS晶体管MP8的漏极、第七PMOS晶体管MP7的栅极、第十二NMOS晶体管MN12的漏极、第十NMOS晶体管MN10的漏极、第七NMOS晶体管MN7的栅极、第八NMOS晶体管MN8的漏极以及第二缓冲器模块BUF2的输入端共点，第二缓冲器模块BUF2的输出端Q接入所述的解码模块；
第九NMOS晶体管MN9和第十NMOS晶体管MN10栅极共点连接到第三缓冲器模块BUF3的输入端，第三缓冲器模块的输出端连接复位端RST_I，RST_I外接全局复位端RST；第十一NMOS晶体管MN11和第十二NMOS晶体管MN12栅极共点后前置第三上升沿检测模块RUD3作为复位端RST_E；
第七NMOS晶体管MN7、第八NMOS晶体管MN8、第九NMOS晶体管MN9、第十NMOS晶体管MN10、第一NMOS晶体管MN1和第十二NMOS晶体管MN12源极共点连接VSS。
初始阶段，复位端RST_I为1，Q端、QB端均通过第九NMOS晶体管MN9、第十NMOS晶体管MN10放电至0，第七PMOS晶体管MP7、第八PMOS晶体管MP8预导通。复位完成后复位端RST_I变为0。若S端先检测到上升沿，则会通过第二上升沿检测模块RUD2产生一个短暂的负脉冲，第六PMOS晶体管MP6导通，进而Q端充电置高电平，第七NMOS晶体管MN7导通，QB端进一步放电置低电平。反之，若R端先检测到上升沿，则Q端变为0。另外的复位端RST_E用于局部复位，当第三上升沿检测模块RUD3检测到复位端RST_E的上升沿后，将在输出产生一个短暂的正脉冲，进而导通第十一NMOS晶体管MN11、第十二NMOS晶体管MN12，进行复位。
如图4所示，组成慢环的四个全差分反相器和组成快环的另外四个全差分反相器结构相同，每一全差分反相器主要由两个反相器、四个PMOS晶体管、六个NMOS晶体管和两个电容阵列组成。
第三PMOS晶体管MP3的源极连接VDD、栅极连接第一反相器INV1的输出端、漏极分别连接第一PMOS晶体管MP1和第二PMOS晶体管MP2的源极。
第一反相器INV1输入端作为全差分反相器的使能端；第一反相器INV1的输出端连接第二反相器INV2的输入端。第一PMOS晶体管MP1的栅极和第一NMOS晶体管MN1的栅极共点作为同相输入端，第二PMOS晶体管MP2和第二NMOS晶体管MN2的栅极共点作为反相输入端。
第一PMOS晶体管MP1漏极、第六NMOS晶体管MN6漏极、第一NMOS晶体管MN1漏极、第三NMOS晶体管MN3漏极、第四NMOS晶体管MN4栅极和第一电容阵列CDAC1上极板共点作为反相输出端。
第二PMOS晶体管MP2漏极、第四PMOS晶体管MP4漏极、第二NMOS晶体管MN2漏极、第四NMOS晶体管MN4漏极、第三NMOS晶体管MN3栅极和第二电容阵列CDAC2上极板共点作为同相输出端。
第六NMOS晶体管MN6的源极连接VSS，栅极连接第一反相器INV1的输出端；第四PMOS晶体管MP4的源极连接VDD，栅极连接第二反相器INV2的输出端；第一电容阵列CDAC1和第二电容阵列CDAC2的下极板分别连接VSS。
第一NMOS晶体管MN1、第二NMOS晶体管MN2、第三NMOS晶体管MN3和第四NMOS晶体管MN4的源极共点后连接第五NMOS晶体管MN5的漏极。
第五NMOS晶体管MN5的源极连接VSS，栅极连接第二反相器INV2的输出端。
EN有两种状态，分别为置于0、1。EN为0时，第三PMOS晶体管MP3、第五NMOS晶体管MN5均关断，第六NMOS晶体管MN6、第四PMOS晶体管MP4导通，Von放电至低电平，Vop充电至高电平；EN为1时，第三PMOS晶体管MP3、第五NMOS晶体管MN5导通，反相器正常工作，进一步地，第三NMOS晶体管MN3和第四NMOS晶体管MN4通过正反馈作用加速输出状态的转变。位于输出的第一电容阵列CDAC1、第二电容阵列CDAC2用于对反相器的延迟进行调整，目的是在校准阶段对延迟时间进行校准，克服PVT鲁棒性对反相器延迟的影响，提高TDC的精度，与现有时间TDC相比，抗PVT鲁棒性更好。
对于本领域的技术人员来说，可根据以上描述的技术方案以及构思，做出其它各种相应的改变以及形变，而所有的这些改变以及形变都应该属于本发明权利要求的保护范围之内。

Claims (3)

1.一种有PVT鲁棒性基于全差分环形振荡器的时间数字转换器，包括依次电性连接的前端模块、全局控制模块、延迟单元和解码模块；还设置一延迟校准模块分别连接所述延迟单元和解码模块，用于对所述延迟单元的延迟校准；
其特征在于，
所述的延迟单元是全差分环形振荡器模块；
所述的全差分环形振荡器模块包括，
首尾相接组成慢环的四个全差分反相器；
首尾相接组成快环的另外四个全差分反相器；
以及，
用于采集比较慢环与快环中节点信号超前或滞后的四个边沿SR触发器；
组成慢环的四个全差分反相器分别是第一全差分反相器(FDINV1)、第二全差分反相器(FDINV2)、第三全差分反相器(FDINV3)和第四全差分反相器(FDINV4)：所述的第一全差分反相器(FDINV1)同相输出端连接第二全差分反相器(FDINV2)的反相输入端，所述的第一全差分反相器(FDINV1)反相输出端连接第二全差分反相器(FDINV2)的同相输入端；所述的第二全差分反相器(FDINV2)同相输出端连接第三全差分反相器(FDINV3)的反相输入端，所述的第二全差分反相器(FDINV2)反相输出端连接第三全差分反相器(FDINV3)的同相输入端；所述的第三全差分反相器(FDINV3)同相输出端连接第四全差分反相器(FDINV4)的反相输入端，所述的第三全差分反相器(FDINV3)反相输出端连接第四全差分反相器(FDINV4)的同相输入端；所述的第四全差分反相器(FDINV4)同相输出端连接第一全差分反相器(FDINV1)的同相输入端，所述的第四全差分反相器(FDINV4)反相输出端连接第一全差分反相器(FDINV1)的反相输入端；
组成快环的四个全差分反相器分别是第五全差分反相器(FDINV5)、第六全差分反相器(FDINV6)、第七全差分反相器(FDINV7)和第八全差分反相器(FDINV8)：所述的第五全差分反相器(FDINV5)同相输出端连接第六全差分反相器(FDINV6)的反相输入端，所述的第五全差分反相器(FDINV5)反相输出端连接第六全差分反相器(FDINV6)的同相输入端；所述的第六全差分反相器(FDINV6)同相输出端连接第七全差分反相器(FDINV7)的反相输入端，所述的第六全差分反相器(FDINV6)反相输出端连接第七全差分反相器(FDINV7)的同相输入端；所述的第七全差分反相器(FDINV7)同相输出端连接第八全差分反相器(FDINV8)的反相输入端，所述的第七全差分反相器(FDINV7)反相输出端连接第八全差分反相器(FDINV8)的同相输入端；所述的第八全差分反相器(FDINV8)同相输出端连接第五全差分反相器(FDINV5)的同相输入端，所述的第八全差分反相器(FDINV8)反相输出端连接第五全差分反相器(FDINV5)的反相输入端；
四个边沿SR触发器分别是第一边沿SR触发器(ARB1)、第二边沿SR触发器(ARB2)、第三边沿SR触发器(ARB3)和第四边沿SR触发器(ARB4)：所述的第一边沿SR触发器(ARB1)慢环输入端连接第一全差分反相器(FDINV1)的反相输出端，所述的第一边沿SR触发器(ARB1)快环输入端连接第五全差分反相器(FDINV5)的反相输出端，所述的第一边沿SR触发器(ARB1)复位端RST_E连接第三全差分反相器(FDINV3)的反相输出端；所述的第二边沿SR触发器(ARB2)慢环输入端连接第一全差分反相器(FDINV1)的同相输出端，所述的第二边沿SR触发器(ARB2)快环输入端连接第五全差分反相器(FDINV5)的同相输出端，所述的第二边沿SR触发器(ARB2)复位端RST_E连接第三全差分反相器(FDINV3)的同相输出端；所述的第三边沿SR触发器(ARB3)慢环输入端连接第三全差分反相器(FDINV3)的反相输出端，所述的第三边沿SR触发器(ARB3)快环输入端连接第七全差分反相器(FDINV7)的反相输出端，所述的第三边沿SR触发器(ARB3)复位端RST_E连接第一全差分反相器(FDINV1)的同相输出端；所述的第四边沿SR触发器(ARB4)慢环输入端连接第三全差分反相器(FDINV3)的同相输出端，所述的第四边沿SR触发器(ARB4)快环输入端连接第七全差分反相器(FDINV7)的同相输出端，所述的第四边沿SR触发器(ARB4)复位端RST_E连接第一全差分反相器(FDINV1)的反相输出端；所述的第一边沿SR触发器(ARB1)、第二边沿SR触发器(ARB2)、第三边沿SR触发器(ARB3)和第四边沿SR触发器(ARB4)各自复位端RST_I均接到外部的全局复位信号RST，各自输出端分别接入所述的解码模块。
2.根据权利要求1所述一种有PVT鲁棒性基于全差分环形振荡器的时间数字转换器，其特征在于，所述的四个边沿SR触发器结构相同，每一边沿SR触发器主要由三个缓冲器模块、三个上升沿检测模块、四个PMOS晶体管和六个NMOS晶体管构成；
第五PMOS晶体管(MP5)的源极和第六PMOS晶体管(MP6)的源极共点连接VDD；
第五PMOS晶体管(MP5)的栅极前置第一上升沿检测模块(RUD1)后作为慢环输入端，第六PMOS晶体管(MP6)的栅极前置第二上升沿检测模块(RUD2)后作为快环输入端；
第五PMOS晶体管(MP5)的漏极连接第七PMOS晶体管(MP7)的源极，第六PMOS晶体管(MP6)的漏极连接第八PMOS晶体管(MP8)的源极；
第七PMOS晶体管(MP7)的漏极、第八PMOS晶体管(MP8)的栅极、第九NMOS晶体管(MN9)的漏极、第十一NMOS晶体管(MN11)的漏极、第八NMOS晶体管(MN8)的栅极、第七NMOS晶体管(MN7)的漏极以及第一缓冲器模块(BUF1)输入共点，第一缓冲器模块(BUF1)输出端QB悬空；
第八PMOS晶体管(MP8)的漏极、第七PMOS晶体管(MP7)的栅极、第十二NMOS晶体管(MN12)的漏极、第十NMOS晶体管(MN10)的漏极、第七NMOS晶体管(MN7)的栅极、第八NMOS晶体管(MN8)的漏极以及第二缓冲器模块(BUF2)的输入端共点，第二缓冲器模块(BUF2)的输出端Q接入所述的解码模块；
第九NMOS晶体管(MN9)和第十NMOS晶体管(MN10)栅极共点连接到第三缓冲器模块(BUF3)的输入端，第三缓冲器模块的输出端连接复位端RST_I，RST_I外接全局复位端RST；第十一NMOS晶体管(MN11)和第十二NMOS晶体管(MN12)栅极共点后前置第三上升沿检测模块(RUD3)作为复位端RST_E；
第七NMOS晶体管(MN7)、第八NMOS晶体管(MN8)、第九NMOS晶体管(MN9)、第十NMOS晶体管(MN10)、第十一NMOS晶体管(MN11)和第十二NMOS晶体管(MN12)源极共点连接VSS。
3.根据权利要求1所述一种有PVT鲁棒性基于全差分环形振荡器的时间数字转换器，其特征在于，组成慢环的四个全差分反相器和组成快环的另外四个全差分反相器结构相同，每一全差分反相器主要由两个反相器、四个PMOS晶体管、六个NMOS晶体管和两个电容阵列组成；
第三PMOS晶体管(MP3)的源极连接VDD、栅极连接第一反相器(INV1)的输出端、漏极分别连接第一PMOS晶体管(MP1)和第二PMOS晶体管(MP2)的源极；
第一反相器(INV1)输入端作为全差分反相器的使能端；
第一PMOS晶体管(MP1)的栅极和第一NMOS晶体管(MN1)的栅极共点作为同相输入端，第二PMOS晶体管(MP2)和第二NMOS晶体管(MN2)的栅极共点作为反相输入端；
第一PMOS晶体管(MP1)漏极、第六NMOS晶体管(MN6)漏极、第一NMOS晶体管(MN1)漏极、第三NMOS晶体管(MN3)漏极、第四NMOS晶体管(MN4)栅极和第一电容阵列(CDAC1)上极板共点作为反相输出端；
第二PMOS晶体管(MP2)漏极、第四PMOS晶体管(MP4)漏极、第二NMOS晶体管(MN2)漏极、第四NMOS晶体管(MN4)漏极、第三NMOS晶体管(MN3)栅极和第二电容阵列(CDAC2)上极板共点作为同相输出端；
第六NMOS晶体管(MN6)的源极连接VSS，栅极连接第一反相器(INV1)的输出端；第四PMOS晶体管(MP4)的源极连接VDD，栅极连接第二反相器(INV2)的输出端；第一电容阵列(CDAC1)和第二电容阵列(CDAC2)的下极板分别连接VSS；
第一NMOS晶体管(MN1)、第二NMOS晶体管(MN2)、第三NMOS晶体管(MN3)和第四NMOS晶体管(MN4)的源极共点后连接第五NMOS晶体管(MN5)的漏极；
第五NMOS晶体管(MN5)的源极连接VSS，栅极连接第二反相器(INV2)的输出端；
第二反相器(INV2)的输入端连接第一反相器(INV1)的输出端。
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