JP2015095891A - Ad変換器、固体撮像素子および撮像システム - Google Patents
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Abstract
Description
図1に本発明に関するAD変換器の構成例を示す。本実施例に係るAD変換器は、デジタルコード生成部100、比較器101、メモリ部102で構成されている。デジタルコード生成部100は、微分回路103、ラッチ部104、クロックゲート回路105、カウント部106で構成されている。比較器101は、時間と共に電圧値が線形に変化するランプ波形のランプ信号VRAMPと入力電圧VLを比較し、その結果に応じた比較結果信号CMPOを、微分回路103とクロックゲート回路105に出力する。クロックゲート回路105は、比較器101からの比較結果信号CMPOが反転するタイミングでクロックCLK0をゲートしたゲーテッドクロックGCLKをカウント部106に出力する。ゲーテッドクロックGCLKは本実施例において、第1のクロックである。
本発明の第2の実施例に関して、実施例1と異なる点を中心に説明を行う。図12に本発明に関するAD変換器の構成例を示す。本実施例は、実施例1に対してラッチ部104の出力にデコード部1201が接続されている点が異なる。ラッチ部104の出力である下位拡張コードLEXT[3:0]を生成するまでは、実施例1と同じため、説明を省略する。デコード部1201は、4ビットの下位拡張コードLEXT[3:0]から3ビットの下位カウント値LC[2:0]を生成する機能を持つ。下位拡張コードから下位カウント値LCへのデコードは、図8に示したデコード表の通りに行う。本実施例により、実施例1と比較してメモリ部102のメモリ量を1ビット削減することができる。また、データバスDBUSは11ビットの上位カウント値UC[10:0]と3ビットの下位カウント値LC[2:0]が連接されたデジタルコードになっているため、画像処理を行う信号処理回路を簡易化する効果がある。
図13は、撮像システムの構成例を示す図である。撮像システム800は、例えば、光学部810、撮像素子100、映像信号処理回路部830、記録・通信部840、タイミング制御回路部850、システムコントロール回路部860、及び再生・表示部870を含む。撮像装置820は、撮像素子100及び映像信号処理回路部830を有する。撮像素子100は、実施例1で説明した固体撮像素子が用いられる。
Claims (10)
- 時間に対して単調に変化する参照信号と入力電圧とを比較し、比較結果を示す比較結果信号を出力する比較器と、
前記比較結果信号に応答してパルス信号を発生するパルス信号発生回路と、
第1のクロックを受けて、前記比較器による前記比較の開始から前記比較結果信号が出力されるまでの前記第1のクロックに応じて計数するカウント部と、
前記第1のクロックと同位相の第2のクロック及び前記第2のクロックと位相が異なる第3のクロックを含む複数のクロックにより規定されるタイミングで、前記パルス信号をラッチするラッチ部と、を備えること
を特徴とするAD変換器。 - 前記カウント部の出力信号を上位桁のデータとし、前記ラッチ部の出力信号を下位桁のデータとするデジタルデータを出力することを特徴とする請求項1に記載のAD変換器。
- 前記パルス信号のパルス幅は、前記クロック及び前記クロックと位相が異なる複数のクロック相互の位相差の最小値より大きく、前記位相差の最小値の3倍より小さいことを特徴とする請求項1又は2に記載のAD変換器。
- 前記比較結果信号に応じて、前記カウント部へのクロックの入力が禁止されることを特徴とする請求項1乃至3のいずれか1項に記載のAD変換器。
- 前記クロック及び前記クロックと位相が異なる複数のクロック相互の位相差の最小値がπ/2であることを特徴とする請求項1乃至4のいずれか1項に記載のAD変換器。
- 前記カウント部の出力信号と前記ラッチ部の出力信号とを保持するメモリ部を有することを特徴とする請求項1乃至5のいずれか1項に記載のAD変換器。
- 前記ラッチ部の出力信号をデコードするデコード部を有することを特徴とする請求項1乃至5のいずれか1項に記載のAD変換器。
- 前記デコード部の出力信号を保持するメモリ部を有することを特徴とする請求項7に記載のAD変換器。
- 行方向及び列方向に複数の画素が配置され、前記複数の画素の列毎に、画素の信号をデジタルデータに変換する請求項1乃至8のいずれか1項に記載のAD変換器を備える固体撮像素子。
- 請求項9に記載の固体撮像素子と、前記固体撮像素子へ光を結像する光学部と、前記固体撮像素子からの出力信号を処理する信号処理回路とを備えることを特徴とする撮像システム。
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