CN104639849B

CN104639849B - A/d转换器、固态图像传感器和成像***

Info

Publication number: CN104639849B
Application number: CN201410642272.1A
Authority: CN
Inventors: 园田博; 园田一博; 竹中真太郎
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2013-11-14
Filing date: 2014-11-11
Publication date: 2018-09-11
Anticipated expiration: 2034-11-11
Also published as: JP2015095891A; US20150129744A1; CN104639849A; JP6273126B2

Abstract

本发明公开了A/D转换器、固态图像传感器和成像***。A/D转换器包括被配置为比较输入电压和随时间单调变化的参考信号并输出指示比较结果的比较结果信号的比较器，被配置为根据比较结果信号生成脉冲信号的脉冲信号生成电路，被配置为接收第一时钟信号并从参考信号的电平开始改变到当比较结果信号的电平改变时计数第一时钟信号的计数单元，被配置为在由多个时钟信号限定的定时锁存脉冲信号的锁存单元，该多个时钟信号包括与第一时钟信号同相的第二时钟信号和具有与第二时钟信号不同的相位的第三时钟信号。

Description

A/D转换器、固态图像传感器和成像***

技术领域

本发明涉及A/D转换器(模拟/数字转换器)、固态图像传感器和成像***。

背景技术

作为用于增加安装在固态图像传感器中的A/D转换器的分辨率的技术，使用具有不同相位的时钟信号的A/D转换器在不增加时钟信号的频率的情况下实现高分辨率。

日本专利公开No.2010-258817中公开的A/D转换器是如下类型的转换器：通过比较器比较斜坡波形的参考电压和输入电压，并通过计数器计数时钟信号(即，直到来自比较器的输出反相的时间)以获得高位比特。该A/D转换器被配置为使用相位偏移45°的多个时钟信号获得低于由计数器计数的值的数据。然而，在日本专利公开No.2010-258817中，仅仅可以获得对应于时钟信号的相位差的分辨率。

发明内容

本发明的第一方面提供了一种A/D转换器，该A/D转换器包括被配置为比较输入电压和随时间单调变化的参考信号并输出指示比较结果的比较结果信号的比较器，被配置为根据比较结果信号生成脉冲信号的脉冲信号生成电路，被配置为接收第一时钟信号并从参考信号的电平开始改变到比较结果信号的电平改变时对第一时钟信号计数的计数单元，被配置为在由多个时钟信号限定的定时锁存脉冲信号的锁存单元，该多个时钟信号包括与第一时钟信号同相的第二时钟信号和具有与第二时钟信号的相位不同的相位的第三时钟信号。

本发明的第二方面提供了一种固态图像传感器，该固态图像传感器包括在行方向和列方向上布置的多个像素，以及以上的A/D转换器，该A/D转换器被配置为按所述多个像素的列将像素信号转换为数字数据。

本发明的第三方面提供了一种成像***，该***包括以上的固态图像传感器、被配置为使光在固态图像传感器中形成图像的光学单元和被配置为处理来自固态图像传感器的输出信号的信号处理电路。

从以下参考附图对示例性实施例的描述，本发明的进一步特征将变得清晰。

附图说明

图1是示出根据本发明的第一实施例的A/D转换器的布置的示例的图；

图2是示出根据本发明的第一实施例的A/D转换器的操作的时序图；

图3是示出根据本发明的第一实施例的A/D转换器的微分电路的布置的示例的图；

图4是示出根据本发明的第一实施例的A/D转换器的锁存单元的布置的示例的图；

图5是示出根据本发明的第一实施例的A/D转换器的时钟信号门电路的布置的示例的图；

图6是示出根据本发明的第一实施例的A/D转换器的计数单元的布置的示例的图；

图7A到7C示出均示出根据本发明的第一实施例的A/D转换器的操作的时序图；

图8是示出对应于根据本发明的第一实施例的A/D转换器的低位扩展码(二进制数字)的低位计数值(十进制数字)的表；

图9A和9B示出均示出根据本发明的第一实施例的A/D转换器的操作的时序图；

图10A和10B示出均示出根据本发明的第一实施例的A/D转换器的操作的时序图；

图11是示出包括根据本发明的第一实施例的A/D转换器的固态图像捕捉装置的布置的示例的图；

图12是示出根据本发明的第二实施例的A/D转换器的布置的示例的图；以及

图13是示出根据本发明的第三实施例的成像***的布置的示例的图。

具体实施方式

[第一实施例]

图1示出根据本发明的第一实施例的A/D转换器的布置的示例。根据此实施例的A/D转换器包括数字码生成单元100、比较器101、存储单元102。数字码生成单元100包括微分电路103、锁存单元104、时钟信号门电路105和计数单元106。比较器101将输入电压VL与电压值随时间线性变化的斜坡波形的斜坡信号VRAMP比较，并向微分电路103和时钟信号门电路105输出根据该结果的比较结果信号CMPO。时钟信号门电路105向计数单元106输出门控时钟信号GCLK，该门控时钟信号GCLK是通过在来自比较器101的比较结果信号CMPO的反相定时对时钟信号CLK0进行门控(gate)而得到的。在本实施例中，门控时钟信号GCLK是第一时钟信号。

计数单元106在每当门控时钟信号GCLK的逻辑电平从低(Low)变高(High)时执行递增计数(count up)操作，并向存储单元102输出作为代表A/D转换器的数字数据输出的高位数字值的高位计数值(upper count value)UC的计数值。微分电路103是通过对来自比较器101的比较结果信号CMPO进行微分来生成脉冲信号CMPD的脉冲生成电路。锁存单元104接收脉冲信号CMPD。锁存单元104也接收相位彼此相差π/2的两个时钟信号CLK0和CLK1。锁存单元104进一步接收时钟信号CLK0_B和时钟信号CLK1_B两者，时钟信号CLK0_B和时钟信号CLK1_B由时钟信号CLK0和CLK1的前沿和后沿形成且相位偏移π/2。在本实施例中，时钟信号CLK0和时钟信号CLK1分别是第二时钟信号和第三时钟信号。锁存单元104在具有不同相位的四个时钟信号的上升定时锁存脉冲信号CMPD。被锁存的信号作为代表连结(concatenate)到高位计数值UC的低位数字数据的低位扩展码(lower extension code)LEXT被输出到存储单元102。

存储单元102保持自计数单元106输出的高位计数值UC和从锁存单元104输出的低位扩展码LEXT。当存储单元102被存储器选择信号MSL选择时，被保持的存储器值被读出到数据总线DBUS。低位扩展码LEXT原样不可与高位计数值UC连结，因为它不是和计数单元的二进制码相同的二进制码。在本实施例中，在低位扩展码LEXT通过连接到数据总线DBUS的信号处理电路(未示出)被解码并校正为低位计数值LC之后，高位计数值UC和低位计数值LC被互相连结。

现在将参考图2中所示的时序图描述A/D转换器的操作的概况。

当复位信号RST的逻辑电平在时间t0从低变为高时，计数单元106和锁存单元104被复位到初始值。

从时间t1到时间t3，比较器101比较输入电压VL和信号电平随时间单调变化的斜坡信号VRAMP。在时间t1，斜坡信号VRAMP的信号电平开始升高。同时，开始输出相位彼此相差π/2的两个时钟信号CLK0和CLK1。计数单元106接收通过利用比较结果信号CMPO对时钟信号CLK0进行门控而得到的门控时钟信号GCLK。计数单元106通过门控时钟信号GCLK递增计数。门控时钟信号GCLK与时钟信号CLK0同相。

在时间t2，当斜坡信号VRAMP超过输入电压VL时，从比较器101输出的比较结果信号CMPO的逻辑电平从高变为低。时钟信号门电路105通过利用比较结果信号CMPO对时钟信号CLK0进行门控以生成门控时钟信号GCLK。当比较结果信号CMPO的逻辑电平从高变为低时，门控时钟信号GCLK停止周期性信号变化。在这时，计数单元106保持高位计数值UC。另一方面，根据比较结果信号CMPO从微分电路103输出脉冲信号CMPD。锁存单元104总共通过四个不同的时钟信号(分别具有时钟信号CLK0和CLK1的反相信号以及时钟信号CLK0和CLK1)来锁存脉冲信号CMPD。由锁存单元104锁存的值被锁存单元104作为低位扩展码LEXT保持，直到复位信号RST的逻辑电平下一次变高。

高位计数值UC是对应于如下数字码的值，该数字码对从斜坡信号VRAMP和输入电压VL之间的比较开始时的时间t1到斜坡信号VRAMP超过输入信号VL时的时间的时段计数。通过使用相位差小于时钟信号的一个周期(2π)的多个时钟信号锁存脉冲信号CMPD的值以获得低位扩展码LEXT。因此，低位扩展码LEXT代表为小于高位计数值的1 LSB的单位的数字码。

存储器传送信号MTX的逻辑电平在时间t4由低变为高，高位计数值UC和低位扩展码LEXT被从计数单元106和锁存单元104写入存储单元102，并被保持。在从时间t5到时间t6存储器选择信号MSL的逻辑电平变为高的时段期间，在存储单元102中保持的数据保持值MEM被输出到数据总线DBUS。在将高位计数值UC和低位扩展码LEXT传送到存储单元102之后，计数单元106和锁存单元104可以在完成从存储单元102输出数据保存值MEM之前开始下一次A/D转换操作。即，至少一部分的A/D转换操作和从存储单元102输出数据保持值MEM的水平扫描可以并行执行。

接下来，将参考图3描述数字码生成单元100的电路布置。图3是示出在数字码生成单元100中起到脉冲信号生成电路的作用的微分电路103的示例的电路图。输入到微分电路103的比较结果信号CMPO被连接到延迟电路300的输入和NOR门302的一个输入。延迟电路300的输出被连接到NOR门302的另一个输入。在本实施例中，延迟电路300包括三个NOT门301，并检测比较结果信号CMPO的后沿。脉冲信号CMPD的逻辑电平在比较结果信号CMPO下降的同时变为高，并以在延迟电路300中生成的延迟时间延迟地返回低电平。因此，在延迟电路300中生成的延迟时间被调整以调整脉冲信号CMPD的脉冲宽度。为了调整延迟时间，例如，包含在延迟电路300中NOT门的级数或每个NOT门的延迟量被改变。脉冲信号CMPD被输出到锁存单元104。

图4示出了包含在数字码生成单元100中的锁存单元104的电路的示例。首先，通过专注于输出最高位低位扩展码(LEXT[3])的锁存器(D触发器402)做出描述。AND门400的一个输入接收从微分电路103输入锁存单元104的脉冲信号CMPD。AND门400的另一个输入作为反相输入，且D触发器402的Q输出与其连接。AND门400的输出被连接到OR门401的输入中的相应一个输入。D触发器402的Q输出被连接到OR门401的另一个输入。OR门401的输出被连接到D触发器402的D输入中的相应一个输入。D触发器402的复位输入接收输入到锁存单元104的复位信号RST。D触发器402的时钟信号输入接收输入到锁存单元104的时钟信号CLK0。

当复位信号RST的逻辑电平为高时，D触发器402的Q输出的逻辑电平被初始化为低。当Q输出的逻辑电平为低时，AND门400的另一个输入为高，因为其为反相输入。这使得有可能在时钟信号CLK0的前沿处读取并锁存脉冲信号CMPD的值。另一方面，当Q输出的逻辑电平为高时，不管脉冲信号CMPD的逻辑电平如何其都保持高，这是因为OR门401的另一个输入为高。即，一旦锁存单元104读取并锁存脉冲信号CMPD的逻辑电平为高的状态，则LEXT[3]的逻辑电平保持高，除非被复位信号RST初始化。至于低位扩展码LEXT[0]、LEXT[1]和LEXT[2]，待读取的时钟信号的相位在时钟信号之间互相不同。通过在充当时钟信号CLK1的反相时钟信号的时钟信号CLK1_B的前沿的定时处锁存脉冲信号CMPD的值来获得低位扩展码LEXT[0]。通过在充当时钟信号CLK0的反相时钟信号的时钟信号CLK0_B的前沿的定时处锁存脉冲信号CMPD的值来获得低位扩展码LEXT[1]。通过在时钟信号CLK1的前沿的定时处锁存脉冲信号CMPD的值来获得低位扩展码LEXT[2]。如上所述，使用具有不同相位的四个时钟信号(CLK0、CLK1、CLK0_B和CLK1_B)以读取脉冲信号CMPD的值。在具有不同相位的四个时钟信号的前沿各自的定时处，锁存单元104锁存脉冲信号CMPD的逻辑电平。锁存单元104具有除非逻辑状态被复位信号RST初始化否则就保持逻辑状态的功能。

图5示出了包含在数字码生成单元100中的时钟信号门电路105的示例。从比较器101输入到时钟信号门电路105的比较结果信号CMPO被连接到起到锁存器电路的作用的D锁存器500的D输入。D锁存器500的输入充当反相输入，且接收时钟信号CLK0。D锁存器500的Q输出被连接到AND门501。时钟信号CLK0被连接到AND门501的另一个输入。

充当D锁存器500的Q输出的锁存器输出信号CMPO_S在时钟信号CLK0的逻辑电平为低时对应于比较结果信号CMPO，并在时钟信号CLK0的逻辑电平为高时变成通过对比较结果信号CMPO进行门控(保持CMPO的紧接在前的值)获得的信号。AND门501在锁存器输出信号CMPO_S的逻辑电平为高时使得时钟信号CLK0通过，且在锁存器输出信号CMPO_S的逻辑电平为低时禁止输出时钟信号CLK0。由D锁存器500的行为使得门控时钟信号GCLK的逻辑电平为高的时段仅在时钟信号CLK0为高的给定时段期间被保持，而与比较结果信号CMPO的反相定时无关。即，门控时钟信号GCLK不包括导致在后续级的计数单元106故障的短脉冲。

图6示出了被包含在数字码生成单元100中的计数单元106的电路的示例。输入到计数单元106的门控时钟信号GCLK被连接到D触发器601_0的时钟信号输入。由于D触发器601_0的QB输出被连接到D触发器601_0自身的D输入，所以它是通过将GCLK的频率分成1/2而得到的信号。D触发器601_0的QB输出被连接到下一级的D触发器601_1的时钟信号输入。通过以执行计数所需的比特宽度重复该布置形成二进制计数器。图6示出了其中11级D触发器被连接的11比特二进制计数器。一旦接收到复位信号RST，充当二进制计数器输出的高位计数值UC[10:0]被初始化为0。二进制计数器被配置为一旦接收到GCLK就开始计数，并执行递增计数操作。

接下来，将参考时序图详细描述数字码生成单元100的操作。图7A、7B和7C是放大图2中所示时间t2(比较器101的输出反相时的定时)附近的部分的的详细时序图。图7A、7B和7C示出了当来自比较器的比较结果信号CMPO的反相定时相对于时钟信号CLK0的相位变化时充当计数单元106的输出的高位计数值UC和充当锁存单元104的输出的低位扩展码LEXT之间的关系。

图7A是当比较结果信号CMPO在稍晚于时钟信号CLK0的前沿的时间t2a处反相时的时序图。在该时间t2a处，由于时钟信号CLK0的逻辑电平为高，所以锁存器输出信号CMPO_S保持该紧接在前的电平，直到时间t16为止。由于门控时钟信号GCLK是锁存器输出信号CMPO_S和时钟信号CLK0的“与(AND)”，所以它等于时钟信号CLK0，直到时间t16为止。因此，计数单元106的递增计数操作被执行，直到时间t14为止。高位计数值UC在时间t10被递增计数至N-1，在时间t14被计数至N，并从那以后保持N。脉冲信号CMPD是通过对比较结果信号CMPO的下降沿进行微分而获得的信号。在本实施例中，脉冲信号CMPD的脉冲宽度T_C被调整以大于时钟信号CLK0和时钟信号CLK1之间的相位差π/2，并小于π。对脉冲宽度的该调整是由通过调整图3中所示延迟电路300的延迟时间完成的。

低位扩展码LEXT是当脉冲信号CMPD的值在时钟信号CLK0、CLK1、CLK0_B和CLK1_B的上升定时(前沿)处被锁存时获得的值。如图4中所示，低位扩展码LEXT[3]变为通过利用时钟信号CLK0的上升来锁存脉冲信号CMPD而获得的值。低位扩展码LEXT[2]、LEXT[1]和LEXT[0]分别对应于通过在各时钟信号CLK1、CLK0_B和CLK1_B的上升定时处锁存脉冲信号CMPD获得的值。至于图7A中所示的定时，脉冲信号CMPD的高电平只能在时间t15时的时钟信号CLK1的上升定时处被锁存。此时，0100作为低位扩展码LEXT[3：0]被保持。

图7B是在当比较结果信号CMPO在稍早于时钟信号CLK0的前沿的时间t2b处反相时的时序图。在时间t2b，由于时钟信号CLK0的逻辑电平为低，所以锁存器输出CMPO_S变为比较结果信号CMPO。由于门控时钟信号GCLK是锁存器输出信号CMPO_S和时钟信号CLK0的“与”，所以它等于时钟信号CLK0，直到时间t2b为止。因此，计数单元106的递增计数操作被执行，直到时间t10为止。高位计数值UC在时间t10被递增计数至N-1，并且从那之后保持N-1。在图7B所示的示例中，在时间t14锁存脉冲信号CMPD的时钟信号CLK0和在时间t15锁存脉冲信号CMPD的时钟信号CLK1读取并锁存脉冲信号CMPD的高电平。时钟信号CLK0_B和时钟信号CLK1_B不锁存脉冲信号CMPD的高电平。作为结果，1100作为低位扩展码LEXT[3：0]被保持。

图7C是在当比较结果信号CMPO在晚于时钟信号CLK0的前沿的时间t2c处反相时的时序图。时间t2c是比图7A中所示的时间t2a略晚的时间。在时间t2c处，由于比较结果信号CMPO的逻辑电平为高，锁存器输出信号CMPO_S保持紧接在前的逻辑电平，直到时间t16为止。由于门控时钟信号GCLK是锁存器输出信号CMPO_S和时钟信号CLK0的“与”，所以它等于时钟信号CLK0，直到时间t16为止。因此，计数单元106的递增计数操作被执行直到时间t14为止。高位计数值UC在时间t10处被递增计数至N-1，在时间t14处被递增计数至N，并从那之后保持N。

在图7C的示例中，只有前沿在时间t15的时钟信号CLK1和前沿在时间t16的时钟信号CLK0_B可以锁存脉冲信号CMPD的高电平。即，0110作为低位扩展码LEXT[3：0]被保持。

由于图7A到7C中所示的低位扩展码LEXT的值由不同于高位计数值UC的规则的规则确定，所以它不能与高位计数值UC的低位位置直接连结。图8示出了其中4比特低位扩展码LEXT[3:0]被转换为3比特低位计数值LC[2:0]的解码表。在本实施例中，在图8中所示的低位扩展码LEXT中交替布置具有1比特的1的码和具有2比特的1的码中的相互不同的码。没有仅具有0(没有1)的码。通过调整脉冲信号CMPD的脉冲宽度T_C以使其大于作为相互时钟信号之间的相位差的最小值的π/2且小于π而实现该码序列。例如，当脉冲信号CMPD的脉冲宽度T_C小于CLK0和CLK1之间的相位差时，在低位扩展码中出现如下定时，在该定时没有时钟信号锁存脉冲信号CMPD的高电平。在这种情况下，依赖于比较结果信号CMPO反相的定时，生成甚至没有1个比特的1的多个码。这使得不可能确认位置和解码该码。当脉冲信号CMPD的脉冲宽度为π或大于π时，将1设置3个比特。此外，当脉冲信号CMPD的脉冲宽度为3π/2或更大时，即，是相互时钟信号的最小值的三倍时，生成包括四个时钟信号的上升的多个定时。同样在这种情况下，出现其中所有比特都为1的多种情况。这使得不可能确认低位数字位置。在本实施例中，通过利用相位偏移π/2的四个时钟信号锁存具有预定脉冲宽度的脉冲信号CMPD来检测在一个时钟信号内1/8周期中的位置，在该位置已经发生比较结果信号CMPO反相。因此，在如本实施例中使用具有相位差π/2的四个时钟信号的情况下，脉冲信号CMPD在它的脉冲宽度对应于时钟信号周期的3π/4时可以精确检测比较结果信号相对于时钟信号的相位位置。

接下来，将详细描述在作为高位计数值UC的递增计数定时的时钟信号CLK0的前沿附近比较结果信号CMPO反相的情况下高位计数值UC和低位扩展码LEXT之间的关系。图9A和图9B示出当比较结果信号CMPO稍晚于时钟信号CLK0的前沿反相时的时序图。图9B示出了放大图9A中所示时段中的时间t13到时间t16的时序图。在时间t14处，与时钟信号CLK0的上升同步地执行两个操作：即由D锁存器500锁存比较结果信号CMPO和由计数单元106对高位计数值UC递增计数。由于比较结果信号CMPO稍晚于时钟信号CLK0的前沿反相，所以锁存器输出信号CMPO_S的逻辑电平与时钟信号CLK0同步地被保持为高，直到时间t16为止。因此，由于门控时钟信号GCLK直到时间t16都为高，所以高位计数值UC在时间t14处被递增计数至N。另一方面，由于在时间t14处脉冲信号CMPD的逻辑电平为低，所以当时钟信号CLK0上升时在时间t14处低位扩展码LEXT[3]保持为低。在接下来的时间t15当时钟信号CLK1上升时，由于脉冲信号CMPD的逻辑电平为高，所以低位扩展码LEXT[2]保持为高。结果，高位计数值UC变为N，且低位扩展码LEXT变为0100(如果转换为图8中的解码表中的低位计数值则为000)。

如果脉冲信号CMPD由时钟信号CLK0锁存，那么低位扩展码变为1100(如果转换为图8中的解码表中的低位计数值则为111)。由于此时高位计数值为N，所以高位计数值UC和低位扩展码LEXT的数据出错。当高位计数值UC的递增计数定时和低位扩展码LEXT的锁存定时互相异步时发生这样的故障。然而，根据本发明，由于与时钟信号CLK0的上升同步地执行两个操作，即比较结果信号CMPO的锁存和由计数单元106进行的高位计数值UC的递增计数，所以该故障不发生。

现在将参考图10A和图10B描述操作。图10A和图10B示出当比较结果信号CMPO稍早于时钟信号CLK0的前沿反相时的时序图。图10B示出了放大图10A中所示时段中的时间t13到时间t16的时序图。在时间t14，与时钟信号CLK0的上升同步地执行两个操作，即比较结果信号CMPO的锁存和高位计数值UC的递增计数。由于比较结果信号CMPO稍早于时钟信号CLK0的前沿反相，所以锁存器输出信号CMPO_S的逻辑电平稍早于时间t14以与锁存器输出信号CMPO相同的方式反相。因此，由于门控时钟信号GCLK在直到时间t12之前仅输出高，所以高位计数值UC在时间t14未被递增计数至N，而是保持N-1。另一方面，由于脉冲信号CMPD的逻辑电平在时间t14处为高，所以在时间t14处低位扩展码LEXT[3]保持为高。在接下来的时间t15，由于脉冲信号CMPD的逻辑电平为高，所以低位扩展码LEXT[2]保持为高。结果，高位计数值UC变为N-1，且低位扩展码LEXT变为1100(如果转换为图8中的解码表中的低位计数值则为111(二进制))。如果脉冲信号CMPD未被时钟信号CLK0锁存，且低位扩展码为0100(如果转换为图8中的解码表中的低位计数值则为000(二进制))，那么高位计数值UC和低位扩展码LEXT出错。当高位计数值UC的递增计数定时和低位扩展码LEXT的锁存定时互相异步时发生这样的故障。然而，根据本发明，由于与时钟信号CLK0的上升同步地执行两个操作，即比较结果信号CMPO的锁存和高位计数值UC的递增计数，所以该故障不发生。

图11是示出使用上述A/D转换器的固态图像传感器的框图。在像素单元1100中，均包括将进入固态图像捕捉装置的光转换为电信号的光电转换单元的像素(未示出)被在行和列方向上二维地布置。A/D转换器按其中像素以矩阵形式布置的像素单元1100的列布置。垂直扫描单元1101通过输出垂直选择信号1106并顺序扫描像素单元来选择像素单元1100的行并且以行为基础从每个光电转换单元读出电信号。此时读出的每个电信号被称为像素信号XL。由列提供的A/D转换器的每个比较器101接收以行为基础读出的像素信号VL。由斜坡电压生成单元1102生成的斜坡信号VRAMP是将被与每个像素信号VL比较的参考电压。每个比较器101接收斜坡信号VRAMP。每个比较器101将像素信号VL和斜坡信号VRAMP比较，并将根据该结果的逻辑电平的信号CMPO作为比较结果信号输出至数字码生成单元100。相位彼此相差π/2的两个时钟信号CLK0和CLK1被从时钟信号生成单元1103输入到数字码生成单元100。复位信号RST也被从定时生成单元1104输入到数字码生成单元100。在每个数字码生成单元100内执行的操作由于之前已有描述而被省略。每个数字码生成单元100向存储单元102输出充当对应于像素信号VL的数字码的低位扩展码LEXT和高位计数值UC。每个存储单元102通过自定时生成单元1104输出的存储器传送信号MTX保持高位计数值UC和低位扩展码LEXT。水平扫描单元1105通过顺序扫描水平选择信号MSL向数据总线DBUS读出由每个存储单元102保持的高位计数值UC和低位扩展码LEXT。在图11中，每个低位扩展码LEXT被解码以生成低位计数值LC，并且高位计数值UC和低位计数值LC在连接到数据总线DBUS的信号处理电路(未示出)中被相互连结。

如上所述，根据本实施例，在获得高位计数值UC和低位计数值LC的定时之间的关系中没有发生不匹配。此外，由于获得3比特低位计数仅需要具有不同相位的两个时钟信号，所以通过减少时钟信号线和缓冲器的数量可以降低功耗。此外，由于具有不同相位的时钟信号之间的相位差可以被增加到π/2，这使得在保持相位差的同时增加时钟信号频率变得容易。结果，可以容易地实现A/D转换器的高分辨率。也将举例说明其中根据本实施例的A/D转换器被应用到APSC-尺寸图像传感器的情况。APSC-尺寸图像传感器的宽度为约23mm。以其中时钟信号频率为500MHz的情况为例。当使用具有45°的相位差的时钟信号时，有必要在维持250皮秒(ps)的同时使时钟信号传播23mm。250皮秒是通过将45°的相位差转换为时间获得的。然而，在本实施例中，可以维持通过将90°的相位差转换为时间获得的500皮秒。

[第二实施例]

将描述本发明的第二实施例，主要关注与第一实施例的区别。图12示出根据本发明的A/D转换器的布置的示例。本实施例与第一实施例的区别在于解码单元1201被连接到锁存单元104的输出。本实施例与第一实施例相同，直到在锁存单元104中生成低位扩展码LEXT[3:0]为止，因此将省略描述。解码单元1201具有从4-比特低位扩展码LEXT[3:0]生成3-比特低位计数值LC[2:0]的功能。根据图8中所示的解码表执行从低位扩展码到低位计数值LC的解码。由于通过本实施例可减少输入存储单元102的数据的比特数，所以与第一实施例相比，可以实现存储量中减少1比特。数据总线DBUS是11-比特高位计数值UC[10:0]和3-比特低位计数值LC[2:0]与其连结的数字码。这使得不需要在执行图像处理的信号处理电路中解码信号，因此简化了处理。

[第三实施例]

图13是示出成像***的布置的示例的图。成像***800包括例如光学单元810、图像传感器880、视频信号处理电路单元830、记录/通信单元840、定时控制电路单元850、***控制电路单元860和回放/显示单元870。图像捕捉设备820具有图像传感器880和视频信号处理电路单元830。在第一实施例中描述的固态图像传感器被用作图像传感器880。

充当比如透镜的光学***的光学单元810通过将从物体经过的光在其中多个像素被二维排列的图像传感器880的像素中的形成为图像来形成物体的图像。在基于来自定时控制电路单元850的信号的定时处，图像传感器880输出对应于在像素单元中形成图像的光的信号。充当视频信号处理单元的视频信号处理电路单元830接收从图像传感器880输出的信号，并对该信号执行信号处理，从而输出其作为图像数据。通过由视频信号处理电路单元830处理获得的信号被作为图像数据发送到记录/通信单元840。记录/通信单元840向回放/显示单元870发送用于形成图像的信号，并使得回放/显示单元870回放和显示移动的图像或静止的图像。而且，记录/通信单元840响应从视频信号处理电路单元830接收到的信号与***控制电路单元860通信。另外，记录/通信单元840执行在记录介质(未示出)上记录用于形成图像的信号的操作。

***控制电路单元860执行成像***的操作的集中控制，并控制光学单元810、定时控制电路单元850、记录/通信单元840和回放/显示单元870的驱动。***控制电路单元860包括充当例如在其上记录控制成像***的操作所必需的程序等的记录介质的存储设备(未示出)。***控制电路单元860向成像***提供用于根据例如用户操作切换驱动模式的信号。示例是如在其中信号被从图像传感器读出的行或将被复位的行的变化、随着电子变焦的场角的变化、随着电子隔振的场角的偏移。定时控制电路单元850在***控制电路单元860的控制下控制图像传感器880和视频信号处理电路单元830的驱动定时。

在每个以上描述的实施例中，已经描述了其中比较器接收随时间线性变化的斜坡信号的情况。然而，信号电平可以不仅仅线性地变化也可以逐步变化。即，比较器可以接收信号电平随时间单调地变化的参考信号。

而且，在每个以上描述的实施例中，已经描述了其中时钟信号门电路105接收时钟信号CLK0和计数单元106接收通过时钟信号门电路105的时钟信号GCLK的示例。然而，输入到锁存单元104的时钟信号CLK0和输入到计数单元106的时钟信号GCLK是同相时钟信号。

根据本发明，在使用具有不同相位的时钟信号的A/D转换器中提供在实现比对应于相位差的值更高的分辨率方面有利的技术。

虽然已经参考示例性实施例描述本发明，但是应该理解本发明并不限于所公开的示例性实施例。以下权利要求的范围应该被给予最宽泛的解读以包含所有这些修改以及等同结构和功能。

Claims

1.一种A/D转换器，其特征在于，所述A/D转换器包括：

比较器，该比较器被配置为比较输入电压和随时间单调变化的参考信号，并输出指示比较结果的比较结果信号；

脉冲信号生成电路，该脉冲信号生成电路被配置为接收所述比较结果信号并根据比较结果信号生成脉冲信号；

计数单元，该计数单元被配置为接收第一时钟信号，并且从参考信号的电平开始改变的时刻到比较结果信号的电平改变的时刻对第一时钟信号计数；以及

锁存单元，该锁存单元被配置为在分别由多个时钟信号限定的定时处锁存所述脉冲信号，所述多个时钟信号至少包括与第一时钟信号同相的第二时钟信号和相对于第二时钟信号具有相位差的第三时钟信号，

其中，所述脉冲信号的脉冲宽度被调整为大于各自具有不同相位的所述多个时钟信号之间的相位差的最小值以使得所述脉冲信号在由所述多个时钟信号中的至少一个时钟信号限定的定时处被锁存，并被调整为使得所述脉冲信号不在由所述多个时钟信号中的所有时钟信号限定的定时处被锁存。

2.根据权利要求1所述的A/D转换器，其中以来自所述计数单元的输出信号作为高位数字数据并以来自所述锁存单元的输出信号作为低位数字数据的数字数据被输出。

3.根据权利要求1所述的A/D转换器，其中所述脉冲信号的脉冲宽度被调整为小于为所述相位差的最小值的三倍的值。

4.根据权利要求1所述的A/D转换器，其中输入到所述计数单元的第一时钟信号根据所述比较结果信号被禁止。

5.根据权利要求1所述的A/D转换器，所述锁存单元被配置为在分别由所述多个时钟信号限定的定时处锁存所述脉冲信号，所述多个时钟信号包括第二时钟信号、第三时钟信号、第四时钟信号和第五时钟信号，第四时钟信号是第二时钟信号的反相信号，第五时钟信号是第三时钟信号的反相信号，其中第二时钟信号和第三时钟信号之间的相位差为π/2。

6.根据权利要求1所述的A/D转换器，进一步包括存储单元，该存储单元被配置为保持来自所述计数单元的输出信号和来自所述锁存单元的输出信号。

7.根据权利要求1所述的A/D转换器，进一步包括解码单元，该解码单元被配置为解码来自所述锁存单元的输出信号。

8.根据权利要求7所述的A/D转换器，进一步包括存储单元，该存储单元被配置为保持来自所述解码单元的输出信号。

9.一种固态图像传感器，其特征在于，所述固态图像传感器包括：

在行方向和列方向上布置的多个像素，和

根据权利要求1至8中任一项所述的A/D转换器，所述A/D转换器被配置为按所述多个像素的列将像素信号转换为数字信号。

10.一种成像***，其特征在于，所述成像***包括：

根据权利要求9所述的固态图像传感器，

被配置为使光在所述固态图像传感器中形成图像的光学单元，和

被配置为处理来自所述固态图像传感器的输出信号的信号处理电路。