JP2014230410A - 電力用半導体素子のゲート制御装置 - Google Patents

Abstract

【課題】運転条件に依らずにターンオン時のＩＥＧＴと相対するダイオード双方の総合損失を低減し、且つピーク電流を抑制可能なＩＥＧＴのゲート制御装置を提供する。
【解決手段】ＰＷＭ制御手段４０とゲート駆動手段１０Ｎとで構成する。ＰＷＭ制御手段４０はＰＷＭ信号とインバータの出力電流値に応じた遅延時間をゲート駆動手段１０Ｎに与える。ゲート駆動手段１０Ｎは、ＰＷＭ信号を入力とする第１の駆動手段と、ＩＥＧＴのコレクタ電流を検出する電流検出手段１５と、この電流がしきい値となったときトリガ信号を出力する比較手段１６と、ＰＷＭ信号がターンオン信号であるとき、トリガ信号を遅延時間分遅らせる遅延手段１７と、遅延手段１７の出力によって、ＩＥＧＴにゲート電圧を供給する第２の駆動手段と、複数の抵抗、または複数の抵抗及びダイオードから成り、第１の駆動手段の出力と第２の駆動手段の出力を結合する結合手段１４とで構成する。
【選択図】図１

Description

本発明は、絶縁ゲートを有する電力用半導体素子のゲート制御装置に関する。

高電圧絶縁ゲート型半導体素子として、ＩＧＢＴやＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）が広く用いられている。ＩＧＢＴおよびＩＥＧＴは絶縁ゲートを有する大電力の制御が可能な電力用半導体素子であり、電気自動車やハイブリッド自動車、産業用機器、電鉄用モータドライブなどに広く用いられている。

これら電力用半導体素子の一般的なゲート制御装置の場合、例えばＰチャンネルのＭＯＳＦＥＴおよびＮチャンネルＭＯＳＦＥＴの組合せによりゲートの電圧を上下させる構成が採用されており、各ＭＯＳＦＥＴのゲート端子への信号は、光ファイバーなどを介して与えられる１つのゲート制御信号を受信し、レベルシフタなどを介して得るのが普通である。この様な従来のゲート制御装置においては、ターンオンおよびターンオフするＩＧＢＴ／ＩＥＧＴと同一スイッチングレグの反対極性のＩＧＢＴ／ＩＥＧＴに逆並列に接続された還流ダイオード（以下、単に「相対するダイオード」と呼称する）のリバースリカバリの間、ゲート電流は固定された抵抗値をもつゲート抵抗により制御されていた。このため、ゲート電極の電荷量はその間、木目細かい制御が出来ない。すなわち過渡的に変化するゲート電圧ＶＧＥは、正ゲート電源電圧ＶＧＧあるいは負ゲート電源電圧−ＶＧＧとの間の電位差とゲート抵抗によってオームの法則によって定まる電流値以外の電流をゲート電極に流入、排出することが出来ないため、特に電力用半導体の過渡的動作を木目細かく制御することは出来なかった。

この様な問題に対して、従来からいくつかの提案が為されている。例えば、ゲート駆動回路を２対持ち、一方の駆動タイミングを所定の遅延時間だけ遅らせることにより、誤動作の防止と、スイッチング時の高ｄＶ／ｄｔ、高ｄＩ／ｄｔの問題の両方の解決を図ろうとする提案がある（例えば特許文献１参照）。

また、ゲート駆動用の補助回路を持ち、スイッチング時のコレクタ電圧やゲート電圧の特徴点を捉えて、補助回路を動作させることによってゲート抵抗の値を等価的に小さくする提案も為されている（例えば特許文献２参照）。

特開２００６−３４０５７９号公報（第９−１２頁、図１） 特開２００９−５４６３９号公報（第３−４頁、図３）

上記先行技術を考慮しても、次のような理由から課題が残る。一般に、ターンオン時のコレクタ電流のピーク（すなわち相対するダイオードのリバースリカバリ電流のピーク）を抑えるためにはゲート電流を少なくする必要があるが、逆にコレクタ電圧のテールを短くして損失を低減するためには、ゲート電流を多くする必要がある。しかしながらその両者の要求が両立しない。このため従来の提案では、ＩＧＢＴ／ＩＥＧＴと相対するダイオード双方の総合損失を低減させるような効果は必ずしも無く、また補助回路などの駆動タイミングによっては相対するダイオードに過剰な電流が流れ、ダイオードの破壊を招く恐れがある。例えば、特許文献１に示された手法では、遅延時間が固定であるため、運転条件によってはＩＧＢＴに相対するダイオードのリバースリカバリ時のピーク電流の増加によってダイオードの破壊を招く恐れがある。また、特許文献２に示された手法では、上記特徴点以外では補助回路を駆動することが出来ない。従って運転条件によってはＩＧＢＴ／ＩＥＧＴのターンオン損失と相対するダイオードのリバースリカバリ損失を合わせた総合損失が大きくなり、最適なゲート駆動を実現することが困難となる。

本発明は上記事情に鑑みて為されたもので、運転条件に依らずにターンオン時のＩＧＢＴ／ＩＥＧＴと相対するダイオード双方の総合損失を低減し、且つピーク電流を抑制可能な電力用半導体素子のゲート制御装置を提供することを目的とする。

上記目的を達成するために、本発明の電力用半導体素子のゲート制御装置は、インバータを構成する複数の電力用半導体素子用のＰＷＭ信号を発生するＰＷＭ制御手段と、前記電力用半導体素子の各々のゲートを駆動する複数のゲート駆動手段とから成るゲート制御装置であって、前記ＰＷＭ制御手段は、前記ＰＷＭ信号と、前記インバータの出力電流値または出力電流指令値に応じた遅延時間信号を前記ゲート駆動手段に供給し、前記各々のゲート駆動手段は、前記ＰＷＭ信号を入力とし、前記電力用半導体素子にゲート電圧を供給する第１の駆動手段と、前記電力用半導体素子のコレクタ電流を検出する電流検出手段と、この電流検出手段で検出された瞬時電流が所定の電流しきい値となったときトリガ信号を出力する比較手段と、前記ＰＷＭ信号がターンオン信号であるとき、前記トリガ信号から前記遅延時間分遅らせて連続信号を出力する遅延手段と、前記遅延手段の出力を入力とし、前記電力用半導体素子にゲート電圧を供給する第２の駆動手段と、複数の抵抗、または複数の抵抗及びダイオードから成り、前記第１の駆動手段の出力と前記第２の駆動手段の出力を結合する結合手段とを具備したことを特徴としている。

この発明によれば、運転条件に依らずにターンオン時のＩＧＢＴ／ＩＥＧＴと相対するダイオード双方の総合損失を低減し、且つピーク電流を抑制可能な電力用半導体素子のゲート制御装置を提供することが可能となる。

本発明の一実施例に係る電力用半導体素子のゲート制御装置の回路構成図。 本発明の一実施例に係る電力用半導体素子のゲート制御装置の動作タイミングチャート。 図１における遅延手段の一例を示す内部構成図。 本発明の一実施例に係る電力用半導体素子のゲート制御装置の駆動対象例を示す回路構成図。 本発明の一実施例に係る電力用半導体素子のゲート制御装置の動作説明図（コレックタ電圧とコレクタ電流と遅延時間）。 本発明の一実施例に係る電力用半導体素子のゲート制御装置の動作説明図（インバータ電流指令値と遅延時間）。 本発明の一実施例に係る電力用半導体素子のゲート制御装置の動作説明図（コレクタ電圧と遅延時間）。 本発明の一実施例に係る電力用半導体素子のゲート制御装置の遅延時間とスイッチング損失のシミュレーション結果。 本発明の一実施例に係る電力用半導体素子のゲート制御装置の遅延時間とピーク電流のシミュレーション結果。 遅延時間に対するコレクタ電流ピーク値とターンオン損失の実験結果の例。

以下、図面を参照して本発明の実施例について説明する。

図１は本発明の一実施例に係る電力用半導体素子のゲート制御装置の回路構成図である。図１の信号系の図示においては、レベルシフタや接地側の配線等を省略している。図１に示すゲート制御装置は、ＰＷＭ制御回路４０とゲート駆動装置１０Ｎとから構成され、電力用半導体素子１Ｎのゲートをオンオフ駆動する。ＰＷＭ制御回路４０は、その詳細を後述するように、インバータをＰＷＭ制御するためのＰＷＭ信号１を発生してゲート駆動装置１０Ｎに供給する共に、インバータの出力電流値に応じた遅延時間ｔｄｅｌａｙ設定信号を発生させ、ゲート駆動装置１０Ｎに供給する。ここで、ＰＷＭ制御回路４０は、インバータ全体の制御を行う主制御部の一部または全部を含んでいると考えて良い。また、上記インバータ出力電流値は、実際に検出される電流であっても電流の指令値であっても良い。

ゲート駆動装置１０Ｎでは、ＰＷＭ信号１を、オンオフ判別手段１１を介してＭＯＳＦＥＴドライバ１２Ａ及び１２Ｂに与える。そしてＭＯＳＦＥＴドライバ１２Ａ、１２Ｂの各々の出力は夫々ＰチャンネルＭＯＳＦＥＴ１３Ａ、ＮチャンネルＭＯＳＦＥＴ１３Ｂのゲートに接続され各々の電力用半導体素子をドライブする。ＰチャンネルＭＯＳＦＥＴ１３ＡとＮチャンネルＭＯＳＦＥＴ１３Ｂは直列接続され、ＰチャンネルＭＯＳＦＥＴ１３Ａのコレクタは正ゲート電源に、ＮチャンネルＭＯＳＦＥＴ１３Ｂのエミッタは負ゲート電源に夫々接続されている。そしてＰチャンネルＭＯＳＦＥＴ１３ＡとＮチャンネルＭＯＳＦＥＴ１３Ｂの接続点から、結合回路１４内のゲート抵抗Ｒｇ１を介して駆動対象電力用半導体素子であるＩＥＧＴ１Ｎのゲートを駆動する。

ＩＥＧＴ１Ｎのコレクタ電流は電流検出手段１５によって検出され、その出力は比較手段１６に与えられる。本実施例では、電流の検出はロゴスキーコイルや電流トランスを用い、場合によってはノイズフィルタを介して比較手段１６に信号を送る。尚、図１ではエミッタ側の電流を検出しているが、エミッタ電流とコレクタ電流は基本的に同一であるので両者を含めてコレクタ電流と総称する。比較手段１６はオペレーショナルアンプを用いた回路で構成しており、ここで検出された瞬時電流が所定のしきい値以上かどうかを判定し、所定のしきい値以上であれば遅延手段１７にトリガ信号を与える。遅延手段１７は、このトリガ信号と前述したオンオフ判定手段１１からのオンオフ判定信号および、遅延時間ｔｄｅｌａｙ設定信号を受け、ＰＷＭ信号１がオンゲート信号（ターンオン信号）であるときにはトリガ信号から所定のｔｄｅｌａｙ１時間遅らしたタイミングでＭＯＳＦＥＴドライバ１８に連続信号を与える。ＭＯＳＦＥＴドライバ１８の出力はＰチャンネルＭＯＳＦＥＴ１９のゲートに接続されているので、この出力でＰチャンネルＭＯＳＦＥＴ１９をドライブする。ＰチャンネルＭＯＳＦＥＴ１９のコレクタは正ゲート電源に、エミッタは結合回路１４内のゲート抵抗Ｒｇ２を介して駆動対象素子であるＩＥＧＴ１Ｎのゲートに接続されている。

以下に、図２に示すゲート制御装置の動作タイミングチャート及び図３に示す遅延手段の一例を示す内部構成図を参照して上記動作の詳細を説明する。図２において、図２（ａ）はＰＷＭ制御回路４０における各信号のタイミングチャート、図２（ｂ）はゲート駆動装置１０Ｎにおける各信号のタイミングチャート、そして図２（ｃ）はＩＥＧＴ１Ｎのコレクタ電圧とコレクタ電流の波形を示す。また、図２のタイミングチャートの前半部分は、時刻ｔ＝ｔ０１においてＩＥＧＴ１Ｎのコレクタ電流の指令値が所定のＩｃ０の場合、後半部分は時刻ｔ＝ｔ０２においてＩＥＧＴ１Ｎのコレクタ電流の指令値が所定のＩｃ０よりΔＩｃ増加した場合のタイミングチャートを示している。前半部分と後半部分の動作は基本的に同一であるので、以下前半部分についての動作を説明する。

図２（ａ）におけるＰＷＭ信号０は基準となるＰＷＭ信号であり、ｔ=ｔ０１で立上り、図１のＩＥＧＴ１Ｎをｗ１のパルス幅だけオンさせる指令信号である。そしてＰＷＭ信号０に対し、ｗａｉｔ時間だけ遅らせたＰＷＭ信号１をゲート駆動装置１０Ｎに送信する。また、後述する演算によってＰＷＭ制御回路４０で設定された遅延時間ｔｄｅｌａｙ設定信号を、図示するようにｔ＝ｔ０１のタイミングでゲート駆動装置１０Ｎに送信する。ここで、ｗａｉｔ時間は上記の遅れ時間ｔｄｅｌａｙ１に若干の余裕時間を加算することによってＰＷＭ制御回路４０で設定する。

ＰＷＭ制御回路４０から送信されたＰＷＭ信号１は伝送遅れ時間ｆｌｔ１だけ遅れてゲート駆動装置１０Ｎに到達し、図２（ｂ）に示すようにＭＯＳＦＥＴ１３Ａの駆動信号となる。また、同様に遅延時間ｔｄｅｌａｙ設定信号も伝送遅れ時間ｆｌｔ１だけ遅れてゲート駆動装置１０Ｎに到達し遅延時間ｔｄｅｌａｙの設定信号として図３の遅延手段１７の積分器１７１に与えられる。そして積分器１７１はｔｄｅｌａｙ設定信号の立上りと同時に積分を開始し、ｔｄｅｌａｙ１時間積分を行ったあと積分停止しホールドする。ホールドされた電圧値は比較器１７３の−側端子にｒｅｆ１として与えられる。また、図１における比較手段１６の出力であるトリガ信号は、遅延手段１７の積分器１７２にＩＥＧＴオン検知信号として与えられ、積分器１７２はＩＥＧＴ１Ｎのオン指令期間中、すなわちＭＯＳＦＥＴ１３Ａのオン期間中積分を行う。積分器１７２の出力は積分器１７２が飽和するまで積分を行う。そして積分器１７２の出力は比較器１７３の＋側端子に入力され、この値がｒｅｆ１電圧に到達すると、比較器１７２はＨｉレベルを出力し、これをＡＮＤ回路１７４の一方の入力端子に与える。積分器１７１と積分器１７２が同一の積分特性であれば、トリガ信号が与えられてから積分器１７２の出力がｒｅｆ１電圧に到達するまでの時間はｔｄｅｌａｙ１時間となる。ＡＮＤ回路１７４の他方の入力端子にはオンオフ判別手段１１の判別信号が与えられているので、ＡＮＤ回路１７４の出力は、図２のＭＯＳＦＥＴ１９の駆動信号のようになる。すなわちＩＥＧＴ１Ｎのオンを検知して、遅延時間ｔｄｅｌａｙ１遅れて立上り、１段目のＭＯＳＦＥＴ１３Ａの駆動信号がオフするのと同時にオフする２段目の駆動信号を得ることができる。尚、図２（ｂ）の最下段にＩＥＧＴ１Ｎのゲート電圧の推移を示す。

図４は駆動対象となるＩＥＧＴが適用される変換回路の一例を示したものである。この例では直流電源５と並列に２組のスイッチングレグ３１、３２を接続することによって単相インバータを構成している。スイッチングレグ３１はＩＥＧＴ１ＰとＩＥＧＴ１Ｎを直列接続した構成となっている。ＩＥＧＴ１ＰとＩＥＧＴ１Ｎには夫々還流のためのダイオード３Ｐ、３Ｎが逆並列に接続されている。同様にスイッチングレグ３２はＩＥＧＴ２ＰとＩＥＧＴ２Ｎを直列接続した構成となっており、ＩＥＧＴ２ＰとＩＥＧＴ２Ｎには夫々還流のためのダイオード４Ｐ、４Ｎが逆並列に接続されている。そして両スイッチングレグの中点間に負荷６が接続されている。

ＩＥＧＴ１Ｐ、１Ｎ、２Ｐ、２Ｎは夫々ゲート駆動装置１０Ｐ、１０Ｎ、２０Ｐ、２０Ｎによって駆動されている。これらのゲート駆動装置はＧＤＭと略記してあり、ＰＷＭ制御装置４０の図示は省略している。ここで図１はゲート駆動装置１０Ｎを示したものであるので、駆動対象はＩＥＧＴ１Ｎ、そして相対するダイオードはダイオード３Ｐとなる。

図５は本発明の一実施例に係る電力用半導体素子のゲート駆動装置の動作説明図であり、ターンオン時のコレクタ電圧とコレクタ電流の波形を示したものである。ここでＶｃ０は直流電源５の電圧、Ｉｃ０はインバータ出力電流の指令値の大きさを示す。なお、ＶｃはＩＥＧＴ１Ｎのコレクタ−エミッタ間電圧であり、ＩＥＧＴ１Ｎがスイッチングしていない期間（スイッチングの過渡期間を除く）はＶｃ＝Ｖｃ０と考えてよい。また、同様にＩｃはインバータの出力電流であるが、ＩＥＧＴ１Ｎがスイッチングしていない期間（スイッチングの過渡期間を除く）はＩｃ＝Ｉｃ０になるように制御されていると考えてよい。図１に示すゲート駆動装置１０Ｎにターンオンの信号（すなわちＰＷＭ信号１のオン信号）が入力されると、ＭＯＳＦＥＴドライバ１２Ａを介してＰチャンネルＭＯＳＦＥＴ１３Ａがオン状態になりゲート抵抗Ｒｇ１を介してＩＥＧＴ１ＮのＭＯＳゲートの充電を開始する。そして時間Δｔ０後にゲート電圧がゲートしきい値電圧に達すると、ＩＥＧＴ１Ｎの導通が始まる。その後、コレクタ電流はほぼ一定のｄＩｃ／ｄｔで立ち上がる。すなわち、ＩＥＧＴ１Ｎ、相対するダイオード３Ｐ、及び直流電源５で構成される回路の寄生インダクタンスＬと、コレクタ電圧（Ｖｃ０＝Ｌ・ｄＩｃ／ｄｔ）からＩＥＧＴに掛かっている電圧を差し引いた値から定まるｄｉ／ｄｔにより、一定のｄＩｃ／ｄｔでコレクタ電流が上昇する。この時のｄＩｃ／ｄｔはコレクタ電圧にほぼ比例している。

この一定のｄｉ／ｄｔでのコレクタ電流の上昇は、電流指令値Ｉｃ０を超えてピークまで続く。これは、ダイオード３Ｐの内部に蓄積された電荷を排出するために、ダイオード３Ｐの導通方向とは逆向きのリカバリ電流が一時的に流れる必要があるからである。このとき、電流指令値Ｉｃ０に対するコレクタ電流のピーク値の比率をαであらわすと、シリコンのＰＮ接合ダイオードでは１．５ないし２．５であり、シリコンカーバイト（ＳｉＣ）の場合は１．０ないし１．２となる。ＳｉＣがシリコンダイオードよりαの値が小さくなるのは、ＳｉＣは材料の特性上、ＰＮ接合ではなくショットキーバリアを使用することになるためである。すなわち、ショットキーバリアダイオードはユニポーラ素子であり、主接合容量の放電による電荷が逆方向に流れるが、ショットキーバリアダイオードにはバイポーラ素子であるシリコンＰＮ接合ダイオードにおける蓄積キャリアが原理的に存在しないためである。

図５においてコレクタ電流の立ち上がりからピーク値までの時間をΔｔ１とすると、
Δｔ１＝Ｉｃ０・α／（ｄＩｃ／ｄｔ）・・・（１）
となる。今、比較手段１６における電流検出のしきい値をＩｃｔｈとすると、（１）式から、電流立ち上がり検出（検出遅延やノイズ除去の時間を除く）からピーク電流となるまでの時間は、
ｔｄｅｌａｙ＝（Ｉｃ０・α−Ｉｃｔｈ）／（ｄＩｃ／ｄｔ）・・・（２）
となる。後述するように、２段目のゲート駆動手段であるＰチャンネルＭＯＳＦＥＴ１９をターンオンさせるタイミングは、１段目のゲート駆動手段によるコレクタ電流がピークに到達するタイミング近傍が好ましい。従って本実施例では、コレクタ電流の立上り検出からトリガ出力までの時間遅れを無視すると、ＰチャンネルＭＯＳＦＥＴ１９をターンオンさせるまでの遅延時間ｔｄｅｌａｙは基本的に上記の（２）式で与えられる。ただし回路上に無視できない時間遅れがある場合は、その時間遅れを差し引いて遅延時間を決定する必要がある。

以上の説明により、刻々と変わる電流指令値に対し式（２）の演算を行うことよりＰＷＭ制御回路４０はゲート駆動装置１０Ｎに対し遅延時間ｔｄｅｌａｙ１を与えることが可能となることがわかる。

次にコレクタ電圧Ｖｃが一定（つまり図２の直流電源５の電圧Ｖｃ０が一定）のとき、電流指令値Ｉｃ０を変化させたときのターンオン時のコレクタ電圧とコレクタ電流の波形を図６に示す。図示するように、電流指令値Ｉｃ０が増大するとコレクタ電流Ｉｃがピークに到達する時刻はＴ１、Ｔ２、Ｔ３と次第に遅くなることが分かる。ここで、（２）式における電流指令値Ｉｃ０はＩＥＧＴ１Ｎが属するスイッチングレグ３１の出力電流すなわち負荷６に流れる電流であるため、電流指令値Ｉｃ０を用いる代わりに出力電流の検出値すなわちインバータ出力電流Ｉｃを用いることができることは前述した通りである。尚、ここで用いるインバータ出力電流Ｉｃは瞬時値ではなく電流の大きさである。

図７には電流指令値Ｉｃ０が一定のときコレクタ電圧Ｖｃ０を変化させたときのターンオン時のコレクタ電圧とコレクタ電流の波形を示す。図示するように、コレクタ電圧Ｖｃが低くなると（つまり図４の直流電源５の電圧Ｖｃ０が低下すると）コレクタ電流Ｉｃがピークに到達する時刻はやはりＴ１、Ｔ２、Ｔ３と次第に遅くなることは、Ｖｃ０＝Ｌ・ｄＩｃ／ｄｔであることから分かる。従って、コレクタ電圧を変化させるような運転条件がある場合にはこれを考慮する必要がある。通常電圧型インバータ装置は直流電圧を制御側にフィードバックし、一定に制御するようにしているので直流フィードバック値を利用することで演算が可能となる。

図８は以上の動作をシミュレーションで検討したものである。シミュレーション条件は、直流電圧Ｖｃ０＝２２５０Ｖ、チップあたりのコレクタ電流Ｉｃ＝３０Ａ、ゲート抵抗Ｒｇ１＝１００Ω、Ｒｇ２＝２Ωである。図８（ａ）は、ＰチャンネルＭＯＳＦＥＴ１９をターンオンさせる遅延時間を、コレクタ電流の波形の模式図（遅延時間が図の第２ゲートなしの場合の波形）上で示したもの、図８（ｂ）は遅延時間に対するＩＥＧＴ１Ｎと相対するダイオード３Ｐの各々の損失、およびこれらの損失の和をターンオン損失としてグラフに示したものである。図８（ａ）にプロットした番号が図８（ｂ）に示す番号に対応している。

図８（ｂ）より、２段目のゲート駆動手段であるＰチャンネルＭＯＳＦＥＴ１９にオン信号を入れるタイミングが早いほどＩＥＧＴのターンオン損失が減り、ダイオードのリバースリカバリ損失が増えることが分かる。また、損失の和は、タイミングが早いほど減少するが、遅延時間が１．７５ｕｓ程度になるとほぼ横ばいとなっていることが分かる。

図９は、遅延時間が１．８５ｕｓ、１．９０ｕｓ更に１．９５ｕｓの場合のコレクタ電流波形を示している。ＰチャンネルＭＯＳＦＥＴ１９をターンオンさせるタイミングが、コレクタ電流のピークより前の場合（１．８５ｕｓ）はコレクタ電流のピークが増加し、同時にダイオードのリバースリカバリの電流が増加するので、破壊や電流集中などの不都合な現象を招く恐れがある。このため、コレクタ電流のピークより後にＰチャンネルＭＯＳＦＥＴ１９をターンオンさせることが望ましい。

尚、ゲート抵抗Ｒｇ１に対してゲート抵抗Ｒｇ２は同じかＲｇ１より小さくすることによって、コレクタ電圧の低下を早めることが出来、結果としてＩＥＧＴの損失をより低減することが可能となる。

図１０は、ＰチャンネルＭＯＳＦＥＴ１９をターンオンさせるタイミング（遅延時間）に対するＩＥＧＴのターンオン損失、コレクタ電流のピーク値との関係を示した実験結果である。この場合の条件は、直流電圧Ｖｃ０＝１０００Ｖ、チップあたりのコレクタ電流Ｉｃ０＝３０Ａ、ゲート抵抗Ｒｇ１＝１００Ω、Ｒｇ２＝３０Ωである。この結果によれば、２段目のゲート駆動手段のタイミングを後ろにずらすとコレクタ電流のピーク値が急激に低下するが、その直後がタイミングの最適点であることが分かる。この時点より前ではＩＥＧＴの損失はさらに低下するが、コレクタ電流のピークが増加しており、破壊などの恐れがあり、また更に後ろにずらすとコレクタ電流のピーク値は減少するがターンオン損失が増加してしまうので、ＰチャンネルＭＯＳＦＥＴ１９をターンオンさせるタイミングとしては望ましくない。

以上本発明の実施例を説明したが、この実施例は例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施例やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、図１において遅延時間ｔｄｅｌａｙ設定信号はＰＷＭ制御回路４０側で設定し、ゲート駆動装置１０Ｎに送信すると説明したが、これをゲート駆動装置１０Ｎ側で設定するようにしても良い。この場合、各々のゲート駆動装置にインバータの出力電流値または出力電流指令値を与える必要がある。また、ｔｄｅｌａｙ設定信号をゲート駆動装置１０Ｎ側で設定する場合には、インバータの出力電流値または出力電流指令値に代えて、ＩＥＧＴのターンオンと同時に生じる、相対するダイオードのリバースリカバリの直前の当該ダイオードの電流を検出しても同一の効果を得ることができる。

また、図４における駆動対象となるＩＥＧＴが適用される回路構成を単相インバータで示したが、これは３相以上の多相であっても良く、また２レベル以上の多レベルインバータであっても良い。多レベルインバータの場合の相対するダイオードは、ＩＥＧＴのターンオン時にリバースリカバリ電流が流れるダイオードとすれば良い。

更に、図１における結合回路は抵抗のみで示したが、例えばターンオン時のゲート抵抗とターンオフ時のゲート抵抗を変えるような用途においては、複数の抵抗とダイオードを組合せる構成としても良い。

１Ｐ、１Ｎ、２Ｐ、２Ｎ ＩＥＧＴ
３Ｐ、３Ｎ、４Ｐ、４Ｎ ダイオード
５ 直流電源
１０Ｐ、１０Ｎ、２０Ｐ、２０Ｎ ゲート駆動装置
１１ オンオフ判別手段
１２Ａ、１２Ｂ ＭＯＳＦＥＴドライバ
１３Ａ ＰチャンネルＭＯＳＦＥＴ
１３Ｂ ＮチャンネルＭＯＳＦＥＴ
１４ 結合回路
１５ 電流検出手段
１６ 比較手段
１７ 遅延手段
１８ ＭＯＳＦＥＴドライバ
１９ ＰチャンネルＭＯＳＦＥＴ
３１、３２ スイッチングレグ
４０ ＰＷＭ制御回路
１７１、１７２ 積分器
１７３ 比較器
１７４ ＡＮＤ回路

Claims (8)

1. インバータを構成する複数の電力用半導体素子用のＰＷＭ信号を発生するＰＷＭ制御手段と、前記電力用半導体素子の各々のゲートを駆動する複数のゲート駆動手段とから成るゲート制御装置であって、
   前記ＰＷＭ制御手段は、
   前記ＰＷＭ信号と、前記インバータの出力電流値または出力電流指令値に応じた遅延時間信号を前記ゲート駆動手段に供給し、
   前記各々のゲート駆動手段は、
   前記ＰＷＭ信号を入力とし、前記電力用半導体素子にゲート電圧を供給する第１の駆動手段と、
   前記電力用半導体素子のコレクタ電流を検出する電流検出手段と、
   この電流検出手段で検出された瞬時電流が所定の電流しきい値となったときトリガ信号を出力する比較手段と、
   前記ＰＷＭ信号がターンオン信号であるとき、前記トリガ信号から前記遅延時間分遅らせて連続信号を出力する遅延手段と、
   前記遅延手段の出力を入力とし、前記電力用半導体素子にゲート電圧を供給する第２の駆動手段と、
   複数の抵抗、または複数の抵抗及びダイオードから成り、前記第１の駆動手段の出力と前記第２の駆動手段の出力を結合する結合手段と
   を具備したことを特徴とする電力用半導体素子のゲート駆動装置。
2. インバータを構成する複数の電力用半導体素子用のＰＷＭ信号を発生するＰＷＭ制御手段と、前記電力用半導体素子の各々のゲートを駆動する複数のゲート駆動手段とから成るゲート制御装置であって、
   前記各々のゲート駆動手段は、
   前記ＰＷＭ信号を入力とし、前記電力用半導体素子にゲート電圧を供給する第１の駆動手段と、
   前記電力用半導体素子のコレクタ電流を検出する電流検出手段と、
   この電流検出手段で検出された瞬時電流が所定の電流しきい値となったときトリガ信号を出力する比較手段と、
   前記ＰＷＭ信号がターンオン信号であるとき、前記トリガ信号を前記インバータの出力電流値または出力電流指令値に応じた遅延時間分遅らせて連続信号を出力する遅延手段と、
   前記遅延手段の出力を入力とし、前記電力用半導体素子にゲート電圧を供給する第２の駆動手段と、
   複数の抵抗、または複数の抵抗及びダイオードから成り、前記第１の駆動手段の出力と前記第２の駆動手段の出力を結合する結合手段と
   を具備したことを特徴とする電力用半導体素子のゲート駆動装置。
3. インバータを構成する複数の電力用半導体素子用のＰＷＭ信号を発生するＰＷＭ制御手段と、前記電力用半導体素子の各々のゲートを駆動する複数のゲート駆動手段とから成るゲート制御装置であって、
   前記各々のゲート駆動手段は、
   前記ＰＷＭ信号を入力とし、前記電力用半導体素子にゲート電圧を供給する第１の駆動手段と、
   前記電力用半導体素子のコレクタ電流を検出する電流検出手段と、
   この電流検出手段で検出された瞬時電流が所定の電流しきい値となったときトリガ信号を出力する比較手段と、
   前記ＰＷＭ信号がターンオン信号であるとき、前記トリガ信号を、前記電力用半導体素子がターンオンする直前の前記電力用半導体素子と相対するダイオードの電流値に応じた遅延時間分遅らせて連続信号を出力する遅延手段と、
   前記遅延手段の出力を入力とし、前記電力用半導体素子にゲート電圧を供給する第２の駆動手段と、
   複数の抵抗、または複数の抵抗及びダイオードから成り、前記第１の駆動手段の出力と前記第２の駆動手段の出力を結合する結合手段と
   を具備したことを特徴とする電力用半導体素子のゲート駆動装置。
4. 前記遅延時間は、前記電力用半導体素子のコレクタ電圧の変化に応じて変化させるようにしたことを特徴とする請求項１乃至請求項３の何れか１項に記載の電力用半導体素子のゲート駆動装置。
5. 前記遅延時間は、前記インバータの出力電流値または出力電流指令値に定数αを掛けた値から、所定の電流しきい値を減算した値を、前記インバータの直流電圧に比例する値で除算することによって求めることを特徴とする請求項１または請求項２に記載の電力用半導体素子のゲート駆動装置。
6. 前記遅延時間は、前記インバータの、前記電力用半導体素子がターンオンする直前の前記電力用半導体素子と相対するダイオードの電流値に定数αを掛けた値から、所定の電流しきい値を減算した値を、前記インバータの直流電圧に比例する値で除算することによって求めることを特徴とする請求項３に記載の電力用半導体素子のゲート駆動装置。
7. 前記電力用半導体素子と相対するダイオードがシリコンダイオードであるとき、前記定数αは１．５から２．５の範囲であることを特徴とする請求項５または請求項６に記載の電力用半導体素子のゲート駆動装置。
8. 前記電力用半導体素子と相対するダイオードがＳｉＣダイオードであるとき、前記定数αは１．０から１．２の範囲であることを特徴とする請求項５または請求項６に記載の電力用半導体素子のゲート駆動装置。

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