JP2014220277A - 半導体デバイス用シリコン単結晶ウェーハ及びそれを用いた半導体デバイスの製造方法 - Google Patents

半導体デバイス用シリコン単結晶ウェーハ及びそれを用いた半導体デバイスの製造方法 Download PDF

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Abstract

【課題】熱処理後の急速冷却工程を含むプロセス中においても、イオン注入層がゲッタリングサイトとして機能するようにした半導体デバイス用シリコン単結晶ウェーハ及びそれを用いた半導体デバイスの製造方法を提供する。【解決手段】シリコン単結晶ウェーハに加速電圧が10〜3000keV、ドーズ量が3?1015atoms/cm2以上で炭素イオン注入を行うことにより該シリコン単結晶ウェーハ内部に炭素イオン注入層を形成してなり、前記シリコン単結晶ウェーハを熱処理した後に100℃/分以上の冷却速度で室温まで冷却する急速冷却中に前記炭素イオン注入層が不純物をゲッタリングするゲッタリングサイトとして機能するようにした。【選択図】図1

Description

本発明は、高集積半導体デバイスを作製するための半導体デバイス用シリコン単結晶ウェーハ及びそれを用いた半導体デバイスの製造方法に関し、特に有害不純物を除去する方法であるゲッタリング技術に関する。
半導体集積回路等のデバイスの高密度化、高集積化に伴い、デバイス動作の安定化が頓に望まれてきている。特にリーク電流や酸化膜耐圧等の特性値改善は重要な課題である。
しかるに半導体集積回路の製造工程において、望まれざる重金属、例えばCu、Fe、Niといった不純物に汚染される可能性が現在においても否定できていない。これらの重金属不純物はシリコン単結晶中に固溶、あるいは析出した状態で、前述のリーク電流や酸化膜耐圧特性を著しく劣化させることが広く知られている。
これらの重金属不純物を除去する方法であるゲッタリング技術は多岐に渡って世に知られている。そのいずれの方法も、それぞれ異なる特徴を有し、除去可能な元素やその適用可能範囲といったものが存在するため、作製するデバイスの種類やその作製方法によって、最適なゲッタリング技術を持ったウェーハを使用する必要がある。
ここで、各種ゲッタリング機構分類とその挙動に関する基礎的な事項について述べる。ゲッタリング機構は、緩和型と偏析型の2種に大別されている。前者には、BMD(Bulk Micro Defect)をゲッタリングサイトと捉えたIG(Internal Gettering)やBSD(Back Side Damage)があり、低温において固溶度が不純物濃度を下回るいわゆる過飽和固溶状態になると、Si結晶中の過剰な固溶成分が、ゲッタリングサイトにおいて優先的にシリサイドの形で析出することによって、周囲の固溶不純物濃度が低減するという機構である。従って、ゲッタリングが進行し、最終的に到達する濃度は、その温度における固溶度である。つまり、そのゲッタリング工程の温度における固溶度以上の汚染濃度であれば、固溶度までの差分がゲッタリングサイトに捕獲できることになるため、緩和型機構には、高濃度汚染の場合が適している。この緩和型機構では、初期汚染濃度と固溶度との差がゲッタリング進行の駆動力となる。そのため、低温保持により固溶度を低くするほどゲッタリング進行の駆動力は大きい。それに対し、除去対象層からゲッタリング層までの拡散を速めるには、高温ほど望ましいことから、ある中庸な温度が最適温度として存在することになる。
一方、後者の偏析型は、高い固溶度を持つ別層をゲッタリング層として利用するもので、PBS(Poly-Si Back Seal)やp/p+エピタキシャルウェーハ(EPW)がここに分類される。この機構では、ゲッタリング層中にデバイス活性層中より高濃度の不純物が固溶することで、目的のデバイス活性層中の不純物濃度を低減する機構である。このデバイス活性層中の固溶度とゲッタリング層の固溶度との比を偏析係数と呼び、温度の指数関数で示される。そのため、温度を固定すれば、偏析係数は一定となる。つまり、ある汚染濃度に対し、偏析係数から決定される一定の割合だけゲッタリング層中に除去できる機構であるため、汚染濃度が高いと多量の不純物がデバイス層に残留することになり、大量汚染への対処は不向きである。しかし、偏析型機構では、ゲッタリングを進行させるための条件として、必ずしも過飽和は必要でなく、高温不飽和固溶状態においても一定の割合でゲッタリングを進行させることができるため、低濃度汚染時には絶大な効果を発揮する。また、偏析係数は低温ほど大きいため、偏析型機構が低温ほど有効に機能する。しかし、ゲッタリング層への拡散を速めるには高温が必要であることから、上記緩和型と同じ事情で偏析型の場合もゲッタリングを進行させるのに最適な温度が存在する。
このように緩和型と偏析型では機構が異なり、その最適な使用法も異なる。そのため、デバイスの種類や作製プロセスによって、より効果的な機構を持つゲッタリング手法を使い分けているのが実情である。
さて、ここで、最近のデバイスプロセスとして主流になりつつあるRTA(Rapid Thermal Annealing)やスパイクアニールのような急速昇降温を伴う短時間のデバイス作製プロセスにおける最適ゲッタリング手法とその活用法について述べる。従来のデバイスプロセスでは、高温長時間工程があり、その工程において望まれない不純物の汚染を受けることがあった。その点では、上記RTAなど短時間プロセスでは、高温通過時間が短いため、汚染されにくい工程であると言える。しかし、汚染工程は高温長時間工程のみではなく、熱処理直前の洗浄、加工工程で受ける汚染も存在する。従って、急速昇降温の短時間工程であっても、ゲッタリングを有効に活用でき、望まれざる不純物濃度を低減できるウェーハは好ましいと言える。しかるに、急速昇降温プロセスでは、ウェーハ中の不純物除去は極めて難しい。なぜなら、一定の低温保持工程が存在しないため、どの機構でもゲッタリングを進行させるための時間が足りず、またゲッタリング層への拡散も不十分になるからである。従って、ゲッタリング層を裏面に配置したEG(External Gettering)では、除去対象不純物を裏面まで拡散させるための十分な時間がとれないため、急速昇降温プロセスでは特に無力である可能性がある。
このような事情から、急速昇降温を伴う短時間熱処理でも有効なゲッタリング手法を検討する際、一つの解になるのは、p/p+エピタキシャルウェーハであろう。それは、上述したように、高濃度ボロン添加基板の持つ偏析作用のため、FeやCuに対する高いゲッタリング能力が発揮されるからである。また、デバイス形成層であるエピタキシャル層直下に位置する基板全領域がゲッタリング層であるため、除去対象不純物のゲッタリング層までの拡散距離も極めて短い。これは、昨今の近接ゲッタリングという考え方とも合致するものがある。近接ゲッタリングとは、デバイス活性層の直下にゲッタリング層を配置し、ゲッタリング層への不純物の移動距離を縮めることで、高いゲッタリング能力を期待する考え方である。しかるに、p/p+エピタキシャルウェーハは、極めて高価であることが欠点である。
すると、近接ゲッタリング法のうち、安価なものを用いればよいことになる。その代表例が種々の元素をイオン注入(Ion Implantation: I/I)し、その層をゲッタリング層として利用する方法であり、種々の元素によるイオン注入層(I/I層)ゲッタリングが産業上利用されてきている。BやAs、Sbなどのドーパントをはじめ、Cのイオン注入はその代表的な例である。
しかるに、イオン注入層がいかにデバイス活性層の近傍に配置されていたとしても、ゲッタリングを有効に機能させるのには低温保持が必要不可欠であることに変わりはない。なぜなら、イオン注入層のゲッタリング機構は、除去対象不純物金属をイオン注入層に析出させる緩和型が主であり、不純物金属を析出させるための過飽和固溶状態を作る必要があるからである。つまり、汚染濃度よりも不純物の固溶度が低くなる低温保持を行わなければ過飽和固溶状態にはならないため、ゲッタリングは機能しないことになる。従って、近接ゲッタリング層の考え方でイオン注入層を配置しても、低温保持が存在しないRTAやスパイクアニールのような半導体製造プロセスでは、イオン注入層によるゲッタリング能力を発揮させることはできない。
炭素イオン注入層はゲッタリング能力を有し、半導体デバイスメーカーなども用いているが、通常よく使用される1×1015atoms/cm2のドーズ量では、高温保持時にゲッタリング能力は現れず、その後の低温保持や冷却時に初めて効果を発揮する。そのため、その低温通過時間の少ないRTAやスパイクアニールのような急速昇降温を伴う短時間のデバイス作製プロセスではゲッタリング能力が不足することになる。
例えば、特許文献1では、ドーズ量が5×1013atoms/cm2〜5×1015atoms/cm2の範囲で、エピタキシャル成長温度と低温とを繰り返す熱処理を行うと有効としているが、その昇降温速度の規定が無く、急速冷却時にゲッタリング能力が著しく低下することへの何らの対策も施されていない。
特開平6-338507号公報
本発明は、上記した従来技術の問題点に鑑みてなされたもので、熱処理後の急速冷却工程を含むプロセス中においても、イオン注入層がゲッタリングサイトとして機能するようにした半導体デバイス用シリコン単結晶ウェーハ及びそれを用いた半導体デバイスの製造方法を提供することを目的とする。
上記課題を解決するため、本発明の半導体デバイス用シリコン単結晶ウェーハは、シリコン単結晶ウェーハに加速電圧が10〜3000keV、ドーズ量が3×1015atoms/cm2以上で炭素イオン注入を行うことにより該シリコン単結晶ウェーハ内部に炭素イオン注入層を形成してなり、前記シリコン単結晶ウェーハを熱処理した後に100℃/分以上の冷却速度で室温まで冷却する急速冷却中に前記炭素イオン注入層が不純物をゲッタリングするゲッタリングサイトとして機能することを特徴とする。
前記炭素イオン注入を行う加速電圧は、10〜3000keVが使用可能であるが、10〜1000keVが好ましい。
また、前記熱処理における熱処理温度が600℃〜1350℃であるのが好ましく、800℃〜1300℃がさらに好ましい。なお、本明細書において室温とは、0℃〜30℃を指す。
本発明の半導体デバイスの製造方法は、前記シリコン単結晶ウェーハに対して、半導体デバイス作製プロセスである熱処理工程後に100℃/分以上の冷却速度で室温まで冷却する急速冷却工程を行い、不純物ゲッタリングを行うことを特徴とする。
前記熱処理における熱処理温度が600℃〜1350℃であるのが好ましく、800℃〜1300℃がさらに好ましい。
これらの手法を用いれば、急速昇降温を含むRTAやスパイクアニールにおいても、イオン注入層の持つゲッタリング能力が十分に発揮される。
本発明によれば、熱処理後の急速冷却工程を含むプロセス中においても、イオン注入層がゲッタリングサイトとして機能するようにした半導体デバイス用シリコン単結晶ウェーハ及びそれを用いた半導体デバイスの製造方法を提供することができるという著大な効果を奏する。
ゲッタリング効率値を各熱処理条件とともにプロットしたグラフを示し、(a)は1000℃/1時間の拡散熱処理を施した後に室温まで急冷したウェーハのゲッタリング効率値、(b)は1000℃/1時間の拡散熱処理後、850℃まで熱処理炉中で冷却を行い、続いて850℃/150分の熱処理を施して室温まで急冷したウェーハのゲッタリング効率値を示す。 冷却速度とゲッタリング効率値との相関関係を示すグラフである。
以下、本発明の実施の形態について述べる。いずれの条件にて形成したイオン注入層も、イオン注入層周囲に残存した欠陥をゲッタリングに利用するという点は同じであり、ゲッタリングを有効に機能させるために低温保持が必要という点も何ら変わるものではないと考えられていた。そのため、RTAやスパイクアニールのように、低温保持が含まれない工程において、ゲッタリングが必要な場合は、近接ゲッタリング法の考え方も含み、かつ低温保持が無くともゲッタリングが機能するウェーハを使用することも一つの選択肢であった。その代表例が上述のp/p+エピタキシャルウェーハであるが、p/p+エピタキシャルウェーハは高価であるという欠点を持つ。
そこで、イオン注入層によるゲッタリング手法において、p/p+エピタキシャルウェーハの持つ利点を合わせ持たせることを検討した。その一つは、ボロンイオン注入(B-I/I)である。p/p+エピタキシャルウェーハのゲッタリング機構で述べた通り、高濃度ボロン層は、FeやCuに対して偏析型機構のゲッタリング能力を発揮する。これは高濃度のボロンイオン注入層でも全く同じ機構となるため、安価な近接ゲッタリング法としては有効と考えられる。しかし、ドーパントのイオン注入は、周辺の抵抗率に変化を与えることもあり、デバイス活性層近傍に配置するとデバイス動作の上で不良の原因となることも考えられ、あまり好ましくない。
以上の基本的な知見から、ドーパント以外の安価な元素によるイオン注入層を形成し、RTAやスパイクアニール工程においてもゲッタリング能力を発揮する手法を検討すべく、本発明者らは、イオン注入層に偏析型の機能を持たせられないか、その条件を調査した結果、以下に述べるように、炭素イオン注入(C-I/I)層においてドーズ量を3×1015atoms/cm2以上とすることで偏析型機構の性質を保有するようになることを突き止めた。
図1にドーズ量の違いによるゲッタリング機構の推移を示す。CZ法により引き上げたシリコン単結晶ウェーハに加速電圧が90keVで、1×1015atoms/cm2から5×1015atoms/cm2のドーズ量範囲で炭素をイオン注入し、その後、結晶性回復のために1000℃/1時間の熱処理を施した。また、比較のため、イオン注入を行わないウェーハを含めて4種のウェーハを用意した。
この4種のウェーハに、均一拡散した場合に約1×1013atoms/cm3となるFe原子を表面に塗布した。その後、4種のウェーハをそれぞれ2群に分け、第1群は1000℃/1時間の拡散熱処理を施した後に室温までおよそ1秒で急冷(Quench)した。残る第2群は、1000℃/1時間の拡散熱処理後、850℃まで熱処理炉中で冷却を行い、続いて850℃/150分の熱処理を施して室温までおよそ1秒で急冷(Quench)した。この第2群における850℃/150分の熱処理で、Feはウェーハの厚さ方向に十分均一に拡散できることを確認している。これらの熱処理後の各試料において、イオン注入層から500μm以上離れたバルク位置のFe濃度をDLTS(Deep Level Transient Spectroscopy)で測定した。
イオン注入を行わなかったため、イオン注入層を持たない比較用の試料におけるFe濃度は、1000℃熱処理のみのものも、850℃熱処理を行ったものと変わらず、約1×1013atoms/cm3であることを確認し、以後、これを初期汚染濃度(C0)と呼ぶ。
イオン注入を施した試料から測定されたFe濃度をC1と定義すると、ゲッタリング効率(Gettering Efficiency, G. E.)は、下記式(1)で定義される。
G.E. = (1-C1/C0)×100(%) …(1)
つまり、G. E.値が100%に近いほど、ゲッタリング能力が高いことを示す。このゲッタリング効率値を各熱処理条件とともにプロットしたのが、図1である。図1(a)は前記1000℃/1時間の拡散熱処理を施した後に室温まで急冷した第1群の試料のG. E.値測定結果を示す。図1(b)は1000℃/1時間の拡散熱処理後、850℃まで熱処理炉中で冷却を行い、続いて850℃/150分の熱処理を施して室温まで急冷した第2群の試料のG. E.値測定結果を示す。
この図1を見ると、1000℃と850℃ともに、ドーズ量が1×1015atoms/cm2の場合はゲッタリング効果が認められなかったのに対し、3×1015atoms/cm2以上のドーズ量ではゲッタリング効果が認められた。初期汚染濃度C0は1×1013atoms/cm3であるのに対し、Feのシリコン中固溶度は、1000℃と850℃でそれぞれ2.1×1014atoms/cm3、1.6×1013atoms/cm3であり、両温度とも初期汚染濃度の方が固溶度を下回る不飽和固溶状態である。つまり、この両温度保持において、ゲッタリング効果が認められれば、このゲッタリング機構は偏析型であることを示しており、3×1015atoms/cm2以上のドーズ量で炭素をイオン注入した層は偏析型ゲッタリング層であるとわかった。一方、1×1015atoms/cm2以下のドーズ量では、偏析型ゲッタリング層として機能しないことが判明した。なお、ドーズ量が3×1015atoms/cm2以上であれば本発明のゲッタリング効果が認められ、ドーズ量の上限については特別の限定はないが、ドーズ量を3×1015atoms/cm2〜8×1015atoms/cm2とするのが好ましい。
また、その偏析型ゲッタリング能力を定量的に調査した結果、ゲッタリング能力を発揮させるために従来の炭素注入ゲッタリング層では必要不可欠であった低温保持が必ずしも必要でないばかりか、RTAやスパイクアニールのような急速冷却工程においても、一定のゲッタリング能力が発揮されることがわかった。図2にその結果を示す。この図は、加速電圧70keV、ドーズ量を1×1015atoms/cm2と5×1015atoms/cm2で炭素をイオン注入した層を含むシリコン単結晶ウェーハに、初期汚染濃度約1×1013atoms/cm3のFe故意汚染を行い、1000℃/1時間の拡散熱処理後、図2の横軸に示す速度で冷却し、その後、前記炭素注入層から500μm以上離れたバルク位置のFe濃度をDLTSで測定した値を元に、上述のG. E.値を求め、冷却速度の影響を調査したものである。
図2で示したように、1×1015atoms/cm2以下のドーズ量では、冷却速度が遅い場合にはG. E.値が100%であったものが、冷却速度が上昇するにつれて低下する傾向がわかる。特に、100℃/分を上回ると、そのG. E.値低下の度合いが著しい。これに対し、5×1015atoms/cm2のドーズ量の場合には、100℃/分の冷却速度を上回っても、G. E.値の低下は見られず、高いゲッタリング能力を有していることが明らかになった。以下、実施例と比較例により、その差を詳細に比較する。
以下、本発明の実施例及び比較例を挙げて具体的に説明するが、本発明はこれらに限定されるものではない。
(実施例1)
チョクラルスキー(CZ)法により、直径6インチ、初期酸素濃度14ppma(JEIDA: Japan Electronic Industry Development Association)、方位<100>のシリコン単結晶の結晶棒を、通常の引き上げ速度(1.2mm/分)で引き上げた。この結晶棒を加工してシリコン単結晶ウェーハとし、表面から炭素を加速電圧70keV、ドーズ量5×1015atoms/cm2の条件でイオン注入し、その後、1000℃/1時間の結晶性回復熱処理を施した。
こうして作製した炭素イオン注入(C-I/I)層を形成したウェーハと、炭素イオン注入を行っていないため炭素イオン注入層が形成されていないウェーハの2枚について、表面にFeを塗布し、1000℃/1時間の拡散熱処理を行い、その後、1000℃/30秒のRTA処理とそれに続く冷却を冷却速度-3000℃/分で実施し、ウェーハを炉から取り出した。この炭素イオン注入を行わなかった試料のバルクに残存しているFe濃度を測定したところ、約1×1013atoms/cm3の値を得たが、炭素イオン注入を行ったウェーハでは6×1010atoms/cm3となり、-3000℃/分という急速冷却時においても、炭素イオン注入層に高いゲッタリング能力があることが判明した。
(実施例2)
チョクラルスキー(CZ)法により、直径6インチ、初期酸素濃度14ppma(JEIDA:Japan Electronic Industry Development Association)方位<100>のシリコン単結晶の結晶棒を、通常の引き上げ速度(1.2mm/分)で引き上げた。この結晶棒を加工してシリコン単結晶ウェーハとし、表面から炭素を加速電圧90keV、ドーズ量3×1015atoms/cm2の条件でイオン注入し、その後、1000℃/1時間の結晶性回復熱処理を施した。
こうして作製した炭素イオン注入(C-I/I)層を形成したウェーハと、炭素イオン注入を行っていないため炭素イオン注入層が形成されていないウェーハの2枚について、表面Feを塗布し、1000℃/1時間の拡散熱処理を行い、その後、1000℃/30秒のRTA処理とそれに続く冷却を冷却速度-3000℃/分で実施し、ウェーハを炉から取り出した。この炭素イオン注入を行わなかった試料のバルクに残存しているFe濃度を測定したところ、約1×1013atoms/cm3の値を得たが、炭素イオン注入を行ったウェーハでは6×1010atoms/cm3となり、-3000℃/分という急速冷却時においても炭素イオン注入層に高いゲッタリング能力があることが判明した。
また、加速電圧90keVで炭素イオン注入層を形成した上記試料は、実施例1に示す加速電圧70keVのものとほぼ同等なゲッタリング能力を有することが確認された。
(比較例1)
CZ法により、直径6インチ、初期酸素濃度14ppmaJEIDA、方位<100>のシリコン単結晶の結晶棒を、通常の引き上げ速度(1.2mm/分)で引き上げた。この結晶棒を加工してシリコン単結晶ウェーハとし、表面から炭素を加速電圧70keV、ドーズ量1×1015atoms/cm2の条件でイオン注入し、その後、1000℃/1時間の結晶性回復熱処理を施した。
こうして作製した炭素イオン注入層を形成したウェーハと、炭素イオン注入を行っていないため炭素イオン注入層が形成されていないウェーハの2枚について、表面にFeを塗布し、1000℃/1時間の拡散熱処理を行い、その後、1000℃/30秒のRTA処理とそれに続く冷却を冷却速度-3000℃/分で実施し、ウェーハを炉から取り出した。この炭素イオン注入を施さなかった試料のバルクに残存しているFe濃度を測定したところ、約1×1013atoms/cm3の値となったが、炭素イオン注入を行ったウェーハでは1×1012atoms/cm3となり、約1桁ほどのゲッタリング効果しかないことを確認した。また、実施例1の5×1015atoms/cm2及び実施例2の3×1015atoms/cm2のドーズ量の場合と比較してもゲッタリング効果ははるかに小さかった。
なお、本発明は上記実施形態に限定されるものではない。上記形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、かつ同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。例えば、実施例では、炭素イオン注入後の結晶性回復熱処理を1000℃/1時間としているが、他の結晶性回復熱処理や、あえて結晶性回復熱処理を実施しない場合についても、同様な効果を有するため本発明の技術的範囲に包含される。

Claims (4)

  1. シリコン単結晶ウェーハに加速電圧が10〜3000keV、ドーズ量が3×1015atoms/cm2以上で炭素イオン注入を行うことにより該シリコン単結晶ウェーハ内部に炭素イオン注入層を形成してなり、前記シリコン単結晶ウェーハを熱処理した後に100℃/分以上の冷却速度で室温まで冷却する急速冷却中に前記炭素イオン注入層が不純物をゲッタリングするゲッタリングサイトとして機能することを特徴とする半導体デバイス用シリコン単結晶ウェーハ。
  2. 前記熱処理における熱処理温度が600℃〜1350℃であることを特徴とする請求項1記載の半導体デバイス用シリコン単結晶ウェーハ。
  3. 請求項1又は2記載のシリコン単結晶ウェーハに対して、半導体デバイス作製プロセスである熱処理工程後に100℃/分以上の冷却速度で室温まで冷却する急速冷却工程を行い、不純物ゲッタリングを行うことを特徴とする半導体デバイスの製造方法。
  4. 前記熱処理における熱処理温度が600℃〜1350℃であることを特徴とする請求項3記載の半導体デバイスの製造方法。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06338507A (ja) * 1993-03-30 1994-12-06 Sony Corp 半導体基板、固体撮像装置及びこれらの製造方法
JPH07221111A (ja) * 1994-01-31 1995-08-18 Sony Corp 半導体装置の製造方法
JPH11214315A (ja) * 1998-01-28 1999-08-06 Hitachi Ltd 半導体集積回路装置の製造方法
JP2008294245A (ja) * 2007-05-25 2008-12-04 Shin Etsu Handotai Co Ltd エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ
JP2010021525A (ja) * 2008-06-13 2010-01-28 Toshiba Corp 半導体装置の製造方法
JP2010177233A (ja) * 2009-01-27 2010-08-12 Shin Etsu Handotai Co Ltd エピタキシャルウエーハの製造方法及び固体撮像素子の製造方法
JP2010283022A (ja) * 2009-06-02 2010-12-16 Sumco Corp シリコンウェーハおよびその製造方法
JP2012004584A (ja) * 2011-08-09 2012-01-05 Renesas Electronics Corp 回路製造方法、アニール制御方法、および情報記録媒体

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06338507A (ja) * 1993-03-30 1994-12-06 Sony Corp 半導体基板、固体撮像装置及びこれらの製造方法
JPH07221111A (ja) * 1994-01-31 1995-08-18 Sony Corp 半導体装置の製造方法
JPH11214315A (ja) * 1998-01-28 1999-08-06 Hitachi Ltd 半導体集積回路装置の製造方法
JP2008294245A (ja) * 2007-05-25 2008-12-04 Shin Etsu Handotai Co Ltd エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ
JP2010021525A (ja) * 2008-06-13 2010-01-28 Toshiba Corp 半導体装置の製造方法
JP2010177233A (ja) * 2009-01-27 2010-08-12 Shin Etsu Handotai Co Ltd エピタキシャルウエーハの製造方法及び固体撮像素子の製造方法
JP2010283022A (ja) * 2009-06-02 2010-12-16 Sumco Corp シリコンウェーハおよびその製造方法
JP2012004584A (ja) * 2011-08-09 2012-01-05 Renesas Electronics Corp 回路製造方法、アニール制御方法、および情報記録媒体

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