JP2014207615A - 半導体装置 - Google Patents

Abstract

【課題】ノイズ耐性が高く、安定的に内部回路を動作させることができる、半導体装置を提供する。
【解決手段】パワーオンリセット回路１０では、リセット状態では、Ｈレベルのｒｅｓｅｔ信号に応じてＮＭＯＳトランジスタＮ１がオン状態であり、デプレッション型ＮＭＯＳトランジスタＮＤ１のソースとＧＮＤ間の抵抗は、抵抗器Ｒ１（抵抗値Ｒ１）となる。リセット解除状態では、Ｌレベルのｒｅｓｅｔ信号に応じてＮＭＯＳトランジスタＮ１がオフ状態であり、デプレッション型ＮＭＯＳトランジスタＮＤ１のソースとＧＮＤ間の抵抗は、合成抵抗Ｒ（抵抗値Ｒ１＋Ｒ２）となる。リセット解除状態では、リセット状態に比べて、抵抗値が大きくなり、流れる電流Ｉが小さくなる。そのため、電源ＶＤＤの立ち上がり時と、立ち下がり時では、エンハンスメント型ＰＭＯＳトランジスタＰＥ１の状態が反転する電圧レベルがかわり、ヒステリシスを作ることができる。
【選択図】図１

Description

本発明は、半導体装置に関するものである。

一般に、パワーオンリセット回路やスタートアップ回路等、ＬＳＩ（Ｌａｒｅｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）等の電源投入時に内部回路の起動に用いられる半導体装置が知られている。

パワーオンリセット回路は、電源投入時に内部回路が誤動作するのを防止するために、電源電圧が所定の値になったときに、リセット信号を出力する回路である。パワーオンリセット回路では、電源投入時に出力不定となるフリップフロップ回路等の内部回路に当該リセット信号を加えることにより、初期値を確定させることができる。

パワーオンリセット回路やスタートアップ回路等の半導体装置によって、どのような環境であっても確実に電源投入時に内部回路を起動させるための技術が知られており、例えば、特許文献１に記載された技術が知られている。

特開２０１２−３４１０１

本発明は、ノイズ耐性が高く、安定的に内部回路を動作させることができる、半導体装置を提供することを目的とする。

上記目的を達成するために、本発明の半導体装置は、制御端子及び一対の第１の主端子を備え、一方の第１の主端子が第１の電位を有する部位に接続され、他方の第１の主端子が第１ノードに接続されたエンハンスメント型素子と、制御端子及び一対の第２の主端子を備え、前記第１ノードに一方の第２の主端子が接続されたデプレッション型素子と、 前記デプレッション型素子の他方の第２の主端子が一端に接続され、他端が第２の電位を有する部位に接続され、抵抗値が可変な抵抗部と、制御端子及び一対の第３の主端子を備え、前記第１ノードに入力が接続されたインバータの出力に制御端子が接続され、前記インバータの出力レベルに応じて前記抵抗部の抵抗値を制御する制御素子と、を備える。

本発明によれば、ノイズ耐性が高く、安定的に内部回路を動作させることができるという効果を奏する。

本実施の形態の半導体装置であるパワーオンリセット回路の一例を示す回路図である。 本実施の形態のパワーオンリセット回路の動作時波形の一例を示す波形図である。 本実施の形態の半導体装置の一例の動作を説明するための回路図であり、制御素子であるＮＭＯＳトランジスタがオン状態の場合を示している。 本実施の形態の半導体装置の一例の動作を説明するための回路図であり、制御素子であるＮＭＯＳトランジスタがオフ状態の場合を示している。

以下では、図面を参照して、本実施の形態を詳細に説明する。本実施の形態では、本発明の半導体装置の一例としてパワーオンリセット回路について説明する。

まず、本実施の形態のパワーオンリセット回路の構成を説明する。図１には、本実施の形態のパワーオンリセット回路の一例を説明するための回路図を示す。本実施の形態のパワーオンリセット回路１０は、エンハンスメント型ＰＭＯＳトランジスタＰＥ１、デプレッション型ＮＭＯＳトランジスタＮＤ１、抵抗器Ｒ１、抵抗器Ｒ２、ＮＭＯＳトランジスタＮ１、及びインバータＩＮＶ１を備えている。

エンハンスメント型ＰＭＯＳトランジスタＰＥ１のソースは、電源電圧（ＶＤＤ）に接続されており、ドレインは、ノードｐｏｕｔに接続されている。デプレッション型ＮＭＯＳトランジスタＮＤ１のドレインは、ノードｐｏｕｔに接続されており、ソースは、抵抗器Ｒ１の一端に接続されている。

エンハンスメント型ＰＭＯＳトランジスタＰＥ１のドレインと、デプレッション型ＮＭＯＳトランジスタＮＤ１のドレインとは接続されている。また、エンハンスメント型ＰＭＯＳトランジスタＰＥ１のゲートとデプレッション型ＮＭＯＳトランジスタＮＤ１のゲートとは、グランド電圧（ＧＮＤ）に接続されている。

抵抗部である抵抗器Ｒ１と抵抗器Ｒ２とは、直列に接続されている。抵抗器Ｒ１の一端は、デプレッション型ＮＭＯＳトランジスタＮＤ１のソースに接続されている。また、抵抗器Ｒ１の他端は、抵抗器Ｒ２の一端に接続されている。抵抗器Ｒ２の他端は、ＧＮＤに接続されている。

本実施の形態のパワーオンリセット回路１０では、デプレッション型ＮＭＯＳトランジスタＮＤ１、抵抗器Ｒ１、及び抵抗器Ｒ２が、エンハンスメント型ＰＭＯＳトランジスタＰＥ１に定電流を供給するバイアス回路１２として機能する（詳細後述）。

ＮＭＯＳトランジスタＮ１は、ドレインが抵抗器Ｒ１と抵抗器Ｒ２との間のノードに接続され、ソースがＧＮＤに接続されている。また、ＮＭＯＳトランジスタＮ１のゲートは、インバータＩＮＶ１の出力に接続されている。そのため、ＮＭＯＳトランジスタＮ１のオン及びオフは、インバータＩＮＶ１から出力されたｒｅｓｅｔ信号のレベル（Ｈ、Ｌ）に応じて制御される。ＮＭＯＳトランジスタＮ１は、制御素子であり、デプレッション型ＮＭＯＳトランジスタＮＤ１のソースからＧＮＤ間の抵抗値を制御することにより、バイアス回路１２の電流量を制御する機能を有する（詳細後述）。

インバータＩＮＶ１の入力側には、ノードｐｏｕｔが接続されている。ノードｐｏｕｔを介して入力される電圧（ｐｏｕｔ信号）に応じて、インバータＩＮＶ１１から出力されるｒｅｓｅｔ信号が、パワーオンリセット回路１０が搭載されたＬＳＩの内部回路に供給される。

次に、本実施の形態のパワーオンリセット回路１０の動作を説明する。図２には、パワーオンリセット回路１０の動作時波形の一例の波形図を示す。

なお、エンハンスメント型ＰＭＯＳトランジスタＰＥ１の閾値電圧Ｖｔｐは、Ｖｔｐｈ〜Ｖｔｐｌの電圧範囲を含んでおり、流れる電流の電流値が大きいほど高く、電流値が小さいほど低い。

時刻ｔ０において、電源電圧ＶＤＤが上昇を開始すると、エンハンスメント型ＰＭＯＳトランジスタＰＥ１の閾値電圧Ｖｔｐｈを超える時刻ｔ１までは、エンハンスメント型ＰＭＯＳトランジスタＰＥ１は、オフ状態のままであり、ｐｏｕｔ信号は、Ｌレベルになる。Ｌレベルのｐｏｕｔ信号に応じて、インバータＩＮＶ１から出力されるｒｅｓｅｔ信号は、Ｈレベルになる。この状態が、リセット状態である。

一方、デプレッション型ＮＭＯＳトランジスタＮＤ１は、デプレッション型であるため、時刻ｔ０からオン状態となっている。

リセット状態では、ＮＭＯＳトランジスタＮ１のゲートには、Ｈレベルのｒｅｓｅｔ信号が入力される。そのため、ＮＭＯＳトランジスタＮ１は、オン状態になる。これにより、抵抗器Ｒ２の両端がＧＮＤに接続され、ショートされる。そのため、デプレッション型ＮＭＯＳトランジスタＮＤ１のソースとＧＮＤとの間には、抵抗器Ｒ１のみが接続された状態となり、図３に示すように電流Ｉが流れる。

この際の電流Ｉは、抵抗器Ｒ１の抵抗値をＲ１とすると、下記（１）式であらわされる。

Ｉ＝Ｖ／Ｒ１ ・・・（１）
時刻ｔ１において、電源電圧ＶＤＤが閾値電圧Ｖｔｐｈを超えると、Ｖｔｐｈ＜Ｖｇｓｐ（Ｖｇｓｐ：エンハンスメント型ＰＭＯＳトランジスタＰＥ１のゲート−ソース間電圧）となり、ゲート−ソース間に反転動作に必要な電圧が供給された状態となる。これにより、エンハンスメント型ＰＭＯＳトランジスタＰＥ１がオン状態となり、ｐｏｕｔ信号がＨレベルとなるのに応じて、インバータＩＮＶ１から出力されるｒｅｓｅｔ信号がＬレベルになる。この状態が、リセット解除状態である。

一方、デプレッション型ＮＭＯＳトランジスタＮＤ１は、オン状態を継続する。

リセット解除状態では、ＮＭＯＳトランジスタＮ１のゲートには、Ｌレベルのｒｅｓｅｔ信号が入力される。そのため、ＮＭＯＳトランジスタＮ１は、オフ状態になる。これにより、抵抗器Ｒ２は、一端が抵抗器Ｒ１に接続され、他端がＧＮＤに接続にされた状態になる。そのため、デプレッション型ＮＭＯＳトランジスタＮＤ１のソースとＧＮＤとの間には、抵抗器Ｒ１と抵抗器Ｒ２との合成抵抗（以下、合成抵抗Ｒという）が接続された状態となり、図４に示すように電流Ｉが流れる。

本実施の形態のパワーオンリセット回路１０では、リセット解除状態において、デプレッション型ＮＭＯＳトランジスタＮＤ１の閾値Ｖｔｄとエンハンスメント型ＰＭＯＳトランジスタＰＥ１の閾値Ｖｔｐとの間には、Ｖｔｄ＜Ｖｔｐの関係が成り立っている。

エンハンスメント型ＰＭＯＳトランジスタＰＥ１がオン状態であれば、デプレッション型ＮＭＯＳトランジスタＮＤ１は、飽和状態で動作している。その際、デプレッション型ＮＭＯＳトランジスタＮＤ１のＶｇｓｄ（Ｖｇｓｄ：デプレッション型ＮＭＯＳトランジスタＮＤ１のゲート−ソース間電圧）は、デプレッション型ＮＭＯＳトランジスタＮＤ１の閾値電圧Ｖｔｄに等しい。そのため、合成抵抗Ｒの両端には、電圧Ｖｔｄが掛かることになる。合成抵抗Ｒの両端に掛かる電圧は、デプレッション型ＮＭＯＳトランジスタＮＤ１が飽和状態で動作しているならば、電源電圧ＶＤＤに依らず、常に一定となる。そのため、リセット解除状態において、パワーオンリセット回路１０が消費する電流は、合成抵抗Ｒの抵抗値と、閾値電圧Ｖｔｄとで一意的に、決定される。抵抗器Ｒ２の抵抗値をＲ２とすると、合成抵抗Ｒの抵抗値は、Ｒ１＋Ｒ２となり、電流Ｉは、下記（２）式により決定される。

Ｉ＝Ｖｔｄ／（Ｒ１＋Ｒ２） ・・・（２）
具体的一例として、閾値電圧Ｖｔｄが０．５Ｖ、合成抵抗Ｒの抵抗値が１０ＭΩとすると、Ｉ＝０．５／１０,０００,０００＝５０ [ｎＡ]、となる。

リセット解除状態では、デプレッション型ＮＭＯＳトランジスタＮＤ１は飽和状態で動作し続けるため、バイアス回路１２は、上記（２）式により得られる電流Ｉを流し続ける定電流回路として機能する。

なお、リセット解除状態では、合成抵抗Ｒの抵抗値＞抵抗器Ｒ１の抵抗値であるため、上記（１）式及び（２）式からわかるように、リセット状態に比べて電流Ｉが小さくなる。

電源電圧ＶＤＤは、下がり始めると、時刻ｔ２で、時刻ｔ１でエンハンスメント型ＰＭＯＳトランジスタＰＥ１がオン状態になった閾値電圧ｖｔｐｈと等しくなる。しかしながら、電源立ち上がりの時（時刻ｔ０〜ｔ１）よりも抵抗値が大きく、電流Ｉが小さくなっているため、エンハンスメント型ＰＭＯＳトランジスタＰＥ１は、完全なオフ状態にならない。そのため、ｐｏｕｔ信号は、Ｈレベルのままであり、ｒｅｓｅｔ信号は、Ｌレベルのままとなる。

電源電圧ＶＤＤがさらに下がり、時刻ｔ３で閾値電圧Ｖｔｐｌに達すると、エンハンスメント型ＰＭＯＳトランジスタＰＥ１がより深く（完全に）オフ状態となり、ｐｏｕｔ信号は、反転して、Ｌレベルとなる。Ｌレベルのｐｏｕｔ信号に応じて、ｒｅｓｅｔ信号は、Ｈレベルとなり、再びリセット状態となる。

以上説明したように、本実施の形態のパワーオンリセット回路１０は、デプレッション型ＮＭＯＳトランジスタＮＤ１、抵抗器Ｒ１、及び抵抗器Ｒ２を備えるバイアス回路１２と、バイアス回路１２の抵抗値を制御する制御素子としてＮＭＯＳトランジスタＮ１と、を備える。パワーオンリセット回路１０では、リセット状態では、Ｈレベルのｒｅｓｅｔ信号に応じてＮＭＯＳトランジスタＮ１がオン状態であるため、デプレッション型ＮＭＯＳトランジスタＮＤ１のソースとＧＮＤ間の抵抗は、抵抗器Ｒ１（抵抗値Ｒ１）となる。また、リセット解除状態では、Ｌレベルのｒｅｓｅｔ信号に応じてＮＭＯＳトランジスタＮ１がオフ状態であるため、デプレッション型ＮＭＯＳトランジスタＮＤ１のソースとＧＮＤ間の抵抗は、合成抵抗Ｒ（抵抗値Ｒ１＋Ｒ２）となる。

これにより、リセット解除状態では、リセット状態に比べて、抵抗値が大きくなり、流れる電流Ｉが小さくなる。そのため、電源電圧ＶＤＤの立ち上がり時と、立ち下がり時では、エンハンスメント型ＰＭＯＳトランジスタＰＥ１の状態が反転（オフからオン、オンからオフ）する電圧レベルがかわり、ヒステリシスを作ることができる。

本発明のパワーオンリセット回路１０と異なり、ヒステリシスを有していないパワーオンリセット回路では、電源電圧ＶＤＤの立ち上がり時と、立ち下がり時とで、同一の閾値電圧Ｖｔｐによりエンハンスメント型ＰＭＯＳトランジスタＰＥが反転状態となり、ノイズの影響により誤動作する懸念が高い。

例えば、電源電圧ＶＤＤにノイズが重畳して、いわゆるチャタリングが発生する問題がある。電源電圧ＶＤＤが立ち上がり、エンハンスメント型ＰＭＯＳトランジスタＰＥがオン状態になった後に、チャタリングが発生して、電源電圧ＶＤＤがエンハンスメント型ＰＭＯＳトランジスタＰＥの閾値電圧Ｖｔｐを下まわると、エンハンスメント型ＰＭＯＳトランジスタＰＥ１は、オフ状態になる。その後、電源電圧ＶＤＤがエンハンスメント型ＰＭＯＳトランジスタＰＥの閾値電圧Ｖｔｐを上まわると、エンハンスメント型ＰＭＯＳトランジスタＰＥ１は、オン状態になる。このように、チャタリングにより、エンハンスメント型ＰＭＯＳトランジスタＰＥ１がオン、オフを繰り返すと、リセット状態とリセット解除状態が繰り返されることになり、内部回路を安定して動作させることができない。

これに対して、本実施の形態のパワーオンリセット回路１０では、上述のように、リセット状態からリセット解除状態になる際のエンハンスメント型ＰＭＯＳトランジスタＰＥ１の閾値電圧Ｖｔｐｈと、リセット解除状態からリセット状態になる際のエンハンスメント型ＰＭＯＳトランジスタＰＥ１の閾値電圧Ｖｔｐｌとを異ならせることによりヒステリシスを有している。そのため、例えば、電源電圧ＶＤＤが立ち上がり、エンハンスメント型ＰＭＯＳトランジスタＰＥがオン状態になった後に、チャタリングが発生して、電源電圧ＶＤＤがエンハンスメント型ＰＭＯＳトランジスタＰＥの閾値電圧Ｖｔｐを下まわっても、エンハンスメント型ＰＭＯＳトランジスタＰＥ１は、オフ状態にならない。

従って、本実施の形態のパワーオンリセット回路１０は、ノイズ耐性が高く、安定的に内部回路を動作させることができる。

また、本実施の形態のパワーオンリセット回路１０では、内部に、電源電圧ＶＤＤをモニタするエンハンスメント型ＰＭＯＳトランジスタＰＥ１に定電流を供給する、安定して起動するバイアス回路１２を備えている。本実施の形態のパワーオンリセット回路１０では、外部のバイアス回路を必要としないため、外部にバイアス回路を備えることにより動作が不安定になるという懸念が生じない。

また、本実施の形態のパワーオンリセット回路１０では、バイアス回路１２がデプレッション型ＮＭＯＳトランジスタＮＤ１を備えるため、デプレッション型ＮＭＯＳトランジスタＮＤを備えないパワーオンリセット回路に比べて、消費電流を抑制することができる。デプレッション型ＮＭＯＳトランジスタＮＤを備えない場合、抵抗器Ｒ１または合成抵抗Ｒの両端には、電源電圧ＶＤＤがそのまま印加される。そのため、電源電圧ＶＤＤがそのまま印加に応じて、消費電流が大きくなる（ＶＤＤ／Ｖｔｄ倍）。この場合、消費電流を抑制しようとすると、抵抗値を大きくしなくてはならず、そのため、抵抗器が大きくなり、回路規模が増加する。このように、回路規模（レイアウト面積）と消費電流とは、トレードオフの関係になってしまう。これに対して本実施の形態のパワーオンリセット回路１０では、デプレッション型ＮＭＯＳトランジスタＮＤ１を備えることにより消費電流を抑えると共に、回路規模の増加を抑制することができる。

さらに、本実施の形態のパワーオンリセット回路１０では、リセット解除状態の電流Ｉをリセット状態に比べて小さくしているため、消費電流を抑制することができる。

なお、本実施の形態で用いている抵抗器Ｒ２の抵抗値Ｒ２は、所望のヒステリシス（閾値電圧Ｖｔｐｌ）に応じて定めればよい。

また、本実施の形態では、バイアス回路１２の抵抗部を抵抗器Ｒ１と抵抗器Ｒ２とが直列に接続された抵抗部とし、抵抗部の抵抗値を制御素子であるＮＭＯＳトランジスタＮ１が制御する構成について説明したがこれに限らない。例えば、抵抗部が、抵抗器Ｒ１及び抵抗値Ｒ１＋Ｒ２の抵抗器を備え、制御素子が、デプレッション型ＮＭＯＳトランジスタＮＤ１とＧＮＤとの間に、リセット状態では、抵抗器Ｒ１が接続され、リセット解除状態では、抵抗値Ｒ１＋Ｒ２の抵抗器が接続されるように構成してもよい。

また、その他の上記各実施の形態で説明したパワーオンリセット回路１０及びバイアス回路１２、制御素子等の構成、動作、及び各処理等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。

１０ パワーオンリセット回路
１２ バイアス回路
ＰＥ１ エンハンスメント型ＰＭＯＳトランジスタ
ＮＤ１ デプレッション型ＮＭＯＳトランジスタ
Ｎ ＮＭＯＳトランジスタ

Claims (4)

1. 制御端子及び一対の第１の主端子を備え、一方の第１の主端子が第１の電位を有する部位に接続され、他方の第１の主端子が第１ノードに接続されたエンハンスメント型素子と、
   制御端子及び一対の第２の主端子を備え、前記第１ノードに一方の第２の主端子が接続されたデプレッション型素子と、
   前記デプレッション型素子の他方の第２の主端子が一端に接続され、他端が第２の電位を有する部位に接続され、抵抗値が可変な抵抗部と、
   制御端子及び一対の第３の主端子を備え、前記第１ノードに入力が接続されたインバータの出力に制御端子が接続され、前記インバータの出力レベルに応じて前記抵抗部の抵抗値を制御する制御素子と、
   を備えた半導体素子。
2. 前記抵抗部は、直列に接続された複数の抵抗素子を備えており、
   前記制御素子は、一方の第３の主端子が、前記抵抗部の前記複数の抵抗素子間の第２ノードに接続され、他方の第３の主端子が前記第２の電位を有する部位に接続されている、
   請求項１に記載の半導体素子。
3. 前記エンハンスメント型素子の制御端子、及び前記デプレッション型素子の制御端子は、前記第２の電位を有する部位に接続されている、請求項１または請求項２に記載の半導体装置。
4. 前記エンハンスメント型素子は、Ｐ型ＭＯＳトランジスタであり、前記デプレッション型素子は、Ｎ型ＭＯＳトランジスタである、請求項１から請求項３のいずれか１項に記載の半導体装置。

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