JP2014197773A - コンパレータ、固体撮像素子、電子機器、および、駆動方法 - Google Patents

コンパレータ、固体撮像素子、電子機器、および、駆動方法 Download PDF

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Abstract

【課題】より高速化を図る。【解決手段】コンパレータは、一対の第１および第２のトランジスタそれぞれのゲート電極に入力される信号の差分を増幅して出力する第１の増幅部、および、第１の増幅部から出力される信号を増幅する第２の増幅部から構成される。そして、第１の増幅部および第２の増幅部のオートゼロ動作が並行して行われている期間と、信号レベルの画素信号をデジタル信号に変換する期間およびリセットレベルの画素信号をデジタル信号に変換する期間とで、第５のトランジスタおよび第６のトランジスタによる接続が、第３のトランジスタのドレインとの接続、または、第４のトランジスタのドレインとの接続のいずれかに切り替えられる。本発明は、例えば、CMOSイメージセンサに適用できる。【選択図】図１３

Description

本開示は、コンパレータ、固体撮像素子、電子機器、および、駆動方法に関し、特に、ＡＤ変換処理をより高速化することができるようにしたコンパレータ、固体撮像素子、電子機器、および、駆動方法に関する。
従来、デジタルスチルカメラやデジタルビデオカメラなどの撮像機能を備えた電子機器においては、例えば、CCD（Charge Coupled Device）やCMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子が使用されている。固体撮像素子は、光電変換を行うフォトダイオードと複数のトランジスタとが組み合わされた画素を有しており、平面的に配置された複数の画素から出力される画素信号に基づいて画像が構築される。
例えば、固体撮像素子では、フォトダイオードに蓄積された電荷が、フォトダイオードと増幅トランジスタのゲート電極との接続部に設けられる所定の容量を有するＦＤ（Floating Diffusion：フローティングディフュージョン）部に転送される。そして、ＦＤ部に保持されている電荷のレベルに応じた信号が画素から読み出され、コンパレータを有するＡＤ（Analog Digital）変換回路によってＡＤ変換されて出力される。
また、固体撮像素子において、画素固有のノイズを除去するための信号処理として、例えば、画素から出力される画素信号に対して相関二重サンプリング処理が行われる。相関二重サンプリング処理では、ＦＤ部に蓄積されている電荷がリセットされたレベルの信号（Ｐ相）と、フォトダイオードで発生した電荷がＦＤ部に保持されているレベルの信号（Ｄ相）とがサンプリングされる。そして、それぞれのサンプリング値の差分を求めることでノイズが除去される。
また、CMOSイメージセンサにおいて、シャッタクローズの同時性を保持する場合、フォトダイオードからＦＤ部に電荷が全面一括転送され、その後に順次、画素信号の読み出しが行われる。この場合、Ｄ相（信号レベル）を先に読み出した後に、Ｐ相（リセットレベル）を読み出す駆動（以下、適宜、Ｄ相先読み駆動と称する）が行われる（例えば、特許文献１参照）。
また、例えば、特許文献２には、Ｄ相先読み駆動を行うコンパレータ回路において、Ｄ相の信号レベルに合わせてコンパレータが動作可能となるように、内部ノードを設定（調整）するための初期電圧を外部から印加する構成の固体撮像素子が開示されている。
特開２００１−２３８１３２号公報 特開２０１１−２２９１２０号公報
しかしながら、特許文献２に開示されている固体撮像素子の構造では、ＡＤ変換回路の内部においてオートゼロ動作を２回行う必要があり、ＡＤ変換処理の高速化を図ることが困難であった。
本発明は、このような状況に鑑みてなされたものであり、ＡＤ変換処理をより高速化することができるようにするものである。
本開示の一側面のコンパレータは、第１および第２のトランジスタが一対となって構成される差動対を有し、前記第１および第２のトランジスタそれぞれのゲート電極に入力される信号の差分を増幅して出力する第１の増幅部と、前記第１の増幅部から出力される信号を増幅する第２の増幅部と、前記第１のトランジスタと電源電圧とを接続する第３のトランジスタと、前記第２のトランジスタと電源電圧とを接続する第４のトランジスタと、前記第３のトランジスタおよび前記第４のトランジスタのゲート電極どうしの接続点と前記第３のトランジスタのドレインとを接続する第５のトランジスタと、前記第３のトランジスタおよび前記第４のトランジスタのゲート電極どうしの接続点と前記第４のトランジスタのドレインとを接続する第６のトランジスタとを備える。
本開示の一側面の固体撮像素子は、光電変換により発生した電荷に応じた信号レベルの画素信号を出力する画素と、前記画素から出力される画素信号をデジタル信号に変換する変換部が前記画素の列数に応じて並列に配置されるカラム処理部とを備え、前記変換部が有するコンパレータが、第１および第２のトランジスタが一対となって構成される差動対を有し、前記第１および第２のトランジスタそれぞれのゲート電極に入力される信号の差分を増幅して出力する第１の増幅部と、前記第１の増幅部から出力される信号を増幅する第２の増幅部と、前記第１のトランジスタと電源電圧とを接続する第３のトランジスタと、前記第２のトランジスタと電源電圧とを接続する第４のトランジスタと、前記第３のトランジスタおよび前記第４のトランジスタのゲート電極どうしの接続点と前記第３のトランジスタのドレインとを接続する第５のトランジスタと、前記第３のトランジスタおよび前記第４のトランジスタのゲート電極どうしの接続点と前記第４のトランジスタのドレインとを接続する第６のトランジスタとを有する。
本開示の一側面の電子機器は、光電変換により発生した電荷に応じた信号レベルの画素信号を出力する画素と、前記画素から出力される画素信号をデジタル信号に変換する変換部が前記画素の列数に応じて並列に配置されるカラム処理部とを備え、前記変換部が有するコンパレータが、第１および第２のトランジスタが一対となって構成される差動対を有し、前記第１および第２のトランジスタそれぞれのゲート電極に入力される信号の差分を増幅して出力する第１の増幅部と、前記第１の増幅部から出力される信号を増幅する第２の増幅部と、前記第１のトランジスタと電源電圧とを接続する第３のトランジスタと、前記第２のトランジスタと電源電圧とを接続する第４のトランジスタと、前記第３のトランジスタおよび前記第４のトランジスタのゲート電極どうしの接続点と前記第３のトランジスタのドレインとを接続する第５のトランジスタと、前記第３のトランジスタおよび前記第４のトランジスタのゲート電極どうしの接続点と前記第４のトランジスタのドレインとを接続する第６のトランジスタとを有する固体撮像素子を備える。
本開示の一側面の駆動方法は、第１および第２のトランジスタが一対となって構成される差動対を有し、前記第１および第２のトランジスタそれぞれのゲート電極に入力される信号の差分を増幅して出力する第１の増幅部と、前記第１の増幅部から出力される信号を増幅する第２の増幅部と、前記第１のトランジスタと電源電圧とを接続する第３のトランジスタと、前記第２のトランジスタと電源電圧とを接続する第４のトランジスタと、前記第３のトランジスタおよび前記第４のトランジスタのゲート電極どうしの接続点と前記第３のトランジスタのドレインとを接続する第５のトランジスタと、前記第３のトランジスタおよび前記第４のトランジスタのゲート電極どうしの接続点と前記第４のトランジスタのドレインとを接続する第６のトランジスタとを備えるコンパレータの駆動方法において、前記第１の増幅部および前記第２の増幅部の回路内部における初期電圧を設定するオートゼロ動作が並行して行われる。
本開示の一側面においては、コンパレータは、第１および第２のトランジスタが一対となって構成される差動対を有し、第１および第２のトランジスタそれぞれのゲート電極に入力される信号の差分を増幅して出力する第１の増幅部と、第１の増幅部から出力される信号を増幅する第２の増幅部とを備える。また、第１のトランジスタと電源電圧とを接続する第３のトランジスタと、第２のトランジスタと電源電圧とを接続する第４のトランジスタとのゲート電極どうしの接続点と第３のトランジスタのドレインとが第５のトランジスタにより接続され、その接続点と第４のトランジスタのドレインとが第６のトランジスタにより接続される。
本発明の一側面によれば、ＡＤ変換処理をより高速化することができる。
本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。 画素の構成について説明する図である。 Ｄ相先読み駆動について説明する図である。 本技術を適用したコンパレータの第１の実施の形態の構成例を示す回路図である。 コンパレータの第１の駆動方法におけるタイミングチャートを示す図である。 コンパレータの内部の電圧波形について説明する図である。 従来のコンパレータの内部の電圧波形について説明する図である。 従来のコンパレータで必要な外部印加電圧生成回路について説明する図である。 従来のコンパレータの構成例を示す回路図である。 外部印加電圧生成回路を使用する従来のコンパレータの内部の電圧波形について説明する図である。 コンパレータの第２の駆動方法におけるタイミングチャートを示す図である。 コンパレータの第１の駆動方法と第２の駆動方法との差異について説明する図である。 本技術を適用したコンパレータの第２の実施の形態の構成例を示す回路図である。 コンパレータのタイミングチャートを示す図である。 本技術を適用したコンパレータの第３の実施の形態の構成例を示す回路図である。 本技術を適用したコンパレータの第４の実施の形態の構成例を示す回路図である。 Ｐ相先読み駆動を行った場合のコンパレータの内部の電圧波形を示す図である。 電子機器に搭載される撮像装置の構成例を示すブロック図である。
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
図１は、本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。
図１に示すように、固体撮像素子１１は、CMOSイメージセンサであり、画素アレイ部１２、タイミング制御部１３、参照信号生成回路１４、行走査部１５、列走査部１６、および、カラム処理部１７を備えて構成される。
画素アレイ部１２には、複数の画素２１が行列状に配置される。図１の例では、ｍ行×ｎ列の画素２１11乃至２１mnが行列状に配置されており、各行の画素２１は、ｍ本の水平信号線２２1乃至２２mを介して行走査部１５に接続され、ｎ本の垂直信号線２３1乃至２３nを介してカラム処理部１７に接続されている。画素アレイ部１２において、画素２１11乃至２１mnは、行走査部１５から水平信号線２２1乃至２２mを介して供給される制御信号に従って行ごとに駆動し、光を受光した受光量に応じたレベルの画素信号を、垂直信号線２３1乃至２３nを介して出力する。
タイミング制御部１３は、マスタクロック信号MCKに基づいた信号を生成し、参照信号生成回路１４、行走査部１５、列走査部１６、および、カラム処理部１７が動作するタイミングを制御する。例えば、タイミング制御部１３は、参照信号生成回路１４およびカラム処理部１７の動作の基準となるクロック信号CLKを生成し、参照信号生成回路１４およびカラム処理部１７に供給する。また、タイミング制御部１３は、参照信号生成回路１４の動作を制御する制御信号CS1を生成して参照信号生成回路１４に供給したり、カラム処理部１７の動作を制御する制御信号CS2およびCS3を生成してカラム処理部１７に供給する。
参照信号生成回路１４は、クロック信号CLKに従った一定の勾配で電圧値が降下し、制御信号CS1に従ったタイミングで電圧値の降下が開始される参照信号Vramp（いわゆるランプ信号）を生成し、参照信号配線を介してカラム処理部１７に供給する。
行走査部１５は、タイミング制御部１３からの制御に従ったタイミングで、画素アレイ部１２の画素２１11乃至２１mnの駆動を行ごとに制御する制御信号（例えば、転送信号や、選択信号、リセット信号など）を画素２１11乃至２１mnに供給する。
列走査部１６は、タイミング制御部１３からの制御に従ったタイミングで、カラム処理部１７によりＡＤ変換された画素信号を、画素２１11乃至２１mnの列ごとに順番に水平出力線に出力させる制御信号をカラム処理部１７に供給する。
カラム処理部１７には、画素アレイ部１２に配置されている画素２１11乃至２１mnの列数に応じたｎ個のＡＤ変換回路３０1乃至３０nを有しており、垂直信号線２３1乃至２３nを介して画素２１11乃至２１mnが接続されている。そして、カラム処理部１７において、ＡＤ変換回路３０1乃至３０nが、画素２１11乃至２１mnの列ごとに並列的に、画素２１11乃至２１mnから出力される画素信号をＡＤ変換して出力する。
ＡＤ変換回路３０1乃至３０nは、コンパレータ３１1乃至３１n、カウンタ３２1乃至３２n、スイッチ３３1乃至３３n、およびメモリ３４1乃至３４nをそれぞれ備えて構成される。なお、ＡＤ変換回路３０1乃至３０nは同様に構成されており、以下、それぞれを区別しない場合、ＡＤ変換回路３０と称する。また、ＡＤ変換回路３０を構成する各部についても同様とする。
コンパレータ３１は、一方の入力端子が垂直信号線２３を介して画素２１に接続され、他方の入力端子が参照信号配線を介して参照信号生成回路１４に接続されており、出力端子がカウンタ３２に接続されている。そして、コンパレータ３１は、垂直信号線２３を介して入力される画素信号の電圧と、参照信号生成回路１４から供給される参照信号Vrampの電圧とを比較して、例えば、参照信号Vrampの電圧が画素信号の電圧よりも大である場合にはハイレベルの信号を出力し、参照信号Vrampの電圧が画素信号の電圧以下となるとローレベルの信号を出力する。
カウンタ３２は、タイミング制御部１３から供給される制御信号CS2に従って、タイミング制御部１３から供給されるクロック信号CLKに同期したカウントを行う。例えば、カウンタ３２は、クロック信号CLKに同期してダウンカウントまたはアップカウントを行うことで、コンパレータ３１での比較動作の開始から比較動作の終了までの比較期間（例えば、後述する図６のＤ相反転時間およびＰ相反転時間）を計測する。
スイッチ３３は、タイミング制御部１３から供給される制御信号CS3に従って、所定の行の画素２１についてのカウンタ３２のカウント動作が完了した時点でオン（閉）状態となる。そして、スイッチ３３は、カウンタ３２のカウント結果、即ち、アナログ信号からデジタル信号に変換された画素信号をメモリ３４に転送する。
メモリ３４は、列走査部１６から供給される制御信号に従って、保持している画素信号を水平出力線に出力する。
次に、図２を参照して、画素２１の構成について説明する。
図２に示すように、画素２１は、フォトダイオード４１、転送トランジスタ４２、電荷蓄積部４３、ＦＤ部４４、増幅トランジスタ４５、選択トランジスタ４６、およびリセットトランジスタ４７を備えて構成される。
フォトダイオード４１は、光を電荷に変換する光電変換部であり、受光した光の光量に応じた電荷を光電変換により発生して蓄積する。フォトダイオード４１のアノード電極は接地されており、フォトダイオード４１のカソード電極は、転送トランジスタ４２を介して増幅トランジスタ４５のゲート電極に接続されている。
転送トランジスタ４２は、図１の行走査部１５から供給される転送信号Ｔｘに従って駆動する。例えば、転送トランジスタ４２のゲート電極に供給される転送信号Ｔｘがハイレベルになると、転送トランジスタ４２はオンとなり、フォトダイオード４１に蓄積されている電荷が転送トランジスタ４２を介してＦＤ部４４に転送される。
電荷蓄積部４３は、ＦＤ部４４と接地レベルとの間に設けられる容量であり、転送トランジスタ４２を介してフォトダイオード４１からＦＤ部４４に転送される電荷を蓄積する。
ＦＤ部４４は、電荷を電圧に変換する電荷検出部であり、ＦＤ部４４に保持される電荷が増幅トランジスタ４５において電圧に変換される。
増幅トランジスタ４５は、フォトダイオード４１での光電変換によって得られる信号を読み出す読出し回路であるソースフォロワの入力部となり、ＦＤ部４４に蓄積されている電荷に応じたレベルの画素信号を垂直信号線２３に出力する。すなわち、増幅トランジスタ４５は、ソース電極が選択トランジスタ４６を介して列信号線２２に接続されることで、列信号線２２の一端に接続される電流源とソースフォロワを構成する。
選択トランジスタ４６は、図１の行走査部１５から供給される選択信号ＳＥＬに従って駆動する。例えば、選択トランジスタ４６のゲート電極に供給される選択信号ＳＥＬがハイレベルになるとオンとなって増幅トランジスタ４５と垂直信号線２３とを接続し、増幅トランジスタ４５から出力される出力信号VSLを垂直信号線２３に出力可能な状態とする。
リセットトランジスタ４７は、図１の行走査部１５から供給されるリセット信号ＲＳＴに従って駆動する。例えば、リセットトランジスタ４７のゲート電極に供給されリセット信号ＲＳＴがハイレベルになるとオンとなり、ＦＤ部４４に蓄積されている電荷を電源電圧ＶＤＤに排出して、ＦＤ部４４をリセットする。
また、垂直信号線２３は、コンデンサ５１−２を介してコンパレータ３１の一方の入力端子に接続されており、コンパレータ３１の他方の入力端子は、コンデンサ５１−１を介して、参照信号Vrampを供給する参照信号生成回路１４に接続されている。
このように構成されている固体撮像素子１１において、フォトダイオード４１に蓄積された電荷がＦＤ部４４に一括転送され、列ごとに順次読み出しを行うことでシャッタクローズの同時性が保持される。
また、固体撮像素子１１では、フォトダイオード４１で発生した電荷がＦＤ部４４に保持されている状態の信号レベル（Ｄ相）を先に読み出し、その後、ＦＤ部４４の電荷がリセットトランジスタ４７を介して排出された状態のリセットレベル（Ｐ相）を読み出すＤ相先読み駆動が行われる。
図３を参照して、Ｄ相先読み駆動について説明する。図３には、上から順に、リセット信号ＲＳＴ、転送信号Ｔｘ、選択信号ＳＥＬ、参照信号Vramp、および、出力信号VSLが示されている。
まず、時刻ｔ１においてリセット信号ＲＳＴおよび転送信号Ｔｘがハイレベルになることで、フォトダイオード４１の電荷を排出するシャッタ動作が行われる。このとき、画素アレイ部１２に配置されている全ての画素２１において同時にシャッタ動作を行うことで、全ての画素２１で蓄積時間を同一のタイミングとするグローバルシャッタが実現される。
その後、時刻ｔ２においてリセット信号ＲＳＴおよび転送信号Ｔｘがローレベルになると、シャッタ動作が完了して、フォトダイオード４１で光電変換により発生した電荷を蓄積する蓄積時間が開始される。
そして、時刻ｔ３において転送信号Ｔｘがハイレベルになることで、蓄積時間が終了して、フォトダイオード４１に蓄積されている電荷をＦＤ部４４に転送する転送動作が行われる。なお、蓄積時間が終了する前に、リセット信号ＲＳＴがパルス状にハイレベルになることで蓄積時間においてＦＤ部４４に蓄積された電荷が排出される。また、グローバルシャッタを実現するために、画素アレイ部１２に配置されている全ての画素２１において同時に転送動作を行う全面一括転送が行われる。また、時刻ｔ４において転送信号Ｔｘがローレベルになると、転送動作が完了する。
その後、１行目の画素２１から順にＡＤ変換処理が行われる。まず、時刻ｔ５において１行目の画素２１の選択信号ＳＥＬがハイレベルになることで１行目の画素２１が選択され、増幅トランジスタ４５が垂直信号線２３に接続される。そして、時刻ｔ５の後、垂直信号線２３を介して出力される出力信号VSLのレベルが安定した状態で、フォトダイオード４１で発生した電荷に応じた信号レベル（Ｄ相）が読み出される。
次に、時刻ｔ６から時刻ｔ７まで、リセット信号ＲＳＴがハイレベルになり、ＦＤ部４４に蓄積されている電荷がリセットトランジスタ４７を介して排出され、ＦＤ部４４がリセットされる。そして、時刻ｔ７の後、出力信号VSLのレベルが安定した状態で、ＦＤ部４４の電荷が排出された状態のリセットレベル（Ｐ相）が読み出される。その後、時刻ｔ８において、１行目の画素２１の選択信号ＳＥＬがローレベルになることで１行目の画素２１の選択が解除され、１行目の画素２１のＡＤ変換処理が完了する。
そして、時刻ｔ９から時刻ｔ１２までにおいて、時刻ｔ５から時刻ｔ８までと同様に、２行目の画素２１のＡＤ変換処理が行われ、以下順次、ｍ行目まで各行の画素２１のＡＤ変換処理が繰り返して行われる。
次に、図４は、本技術を適用したコンパレータ３１の第１の実施の形態の構成例を示す回路図である。
図４に示すように、コンパレータ３１は、コンデンサ５１−１乃至５１−３、トランジスタ６１−１乃至６１−１１、および電流源６２が組み合わされて構成されている。
コンパレータ３１において、トランジスタ６１−６および６１−７は、ソース電極が共通に接続されて差動対を構成しており、その共通のソース電極とグランドとの間に電流源６２が接続されている。
トランジスタ６１−６は、そのゲート電極がコンデンサ５１−１を介して、参照信号Vrampを供給する参照信号生成回路１４（図１）に接続されており、トランジスタ６１−６のゲート電極における内部ノードVramp_iは、参照信号Vrampに応じた電圧となる。トランジスタ６１−７は、そのゲート電極がコンデンサ５１−２を介して、出力信号VSLを供給する垂直信号線２３（図１）に接続されており、トランジスタ６１−７のゲート電極における内部ノードVSL_iは、出力信号VSLに応じた電圧となる。
トランジスタ６１−８は、トランジスタ６１−６のドレイン電極と電源電圧ＶＤＤとの間にダイオード接続構成で、即ち、ゲート電極とドレイン電極とが共通となる構成で接続される。トランジスタ６１−９は、トランジスタ６１−７のドレイン電極と電源電圧ＶＤＤとの間に接続される。また、トランジスタ６１−８のゲート電極と、トランジスタ６１−９のゲート電極とは互いに共通に接続されている。
トランジスタ６１−１は、トランジスタ６１−６のゲート電極とドレイン電極との間に接続されており、トランジスタ６１−１のゲート電極には、行走査部１５（図１）から制御信号ｘφ１が供給される。トランジスタ６１−２は、トランジスタ６１−７のゲート電極とドレイン電極との間に接続されており、トランジスタ６１−２のゲート電極には、行走査部１５から制御信号ｘφ２が供給される。
トランジスタ６１−３は、トランジスタ６１−６のゲート電極と垂直信号線２３との間に接続されており、トランジスタ６１−３のゲート電極には、行走査部１５から制御信号ｘφ３が供給される。トランジスタ６１−４は、トランジスタ６１−７のゲート電極と垂直信号線２３との間に接続されており、トランジスタ６１−４のゲート電極には、行走査部１５から制御信号ｘφ４が供給される。即ち、トランジスタ６１−３および６１−４は、ソース電極が共通に垂直信号線２３に接続されている。
トランジスタ６１−１１は、コンパレータ３１の出力端子と電源電圧ＶＤＤとの間に接続されており、トランジスタ６１−１１のゲート電極は、トランジスタ６１−７および６１−９の接続点に接続されている。
トランジスタ６１−１０は、トランジスタ６１−１１のソース電極とグランドとの間に接続されており、トランジスタ６１−１０のゲート電極は、トランジスタ６１−５とコンデンサ５１−３との接続点に接続されている。
トランジスタ６１−５は、ドレイン電極がコンパレータ３１の出力端子に接続され、ソース電極がコンデンサ５１−３を介して接地されており、トランジスタ６１−５のゲート電極には、行走査部１５から制御信号φ５が供給される。
このようにコンパレータ３１は構成されており、トランジスタ６１−６および６１−７が一対となって構成される差動増幅器により、トランジスタ６１−６のゲート電極に入力される参照信号Vrampと、トランジスタ６１−７のゲート電極に入力される出力信号VSLとの差分が増幅して出力される。さらに、その差動増幅器からの出力が、トランジスタ６１−１０および６１−１１で構成されるソース接地増幅器により増幅されて、コンパレータ３１の出力端子から出力される。
なお、以下適宜、トランジスタ６１−６乃至６１−９および電流源６２で構成される差動増幅器を初段アンプ８１と称し、初段アンプ８１の出力をアンプ出力VOUT1とする。また、トランジスタ６１−１０および６１−１１で構成されるソース接地増幅器を後段アンプ８２と称し、後段アンプ８２の出力をアンプ出力VOUT2とする。なお、トランジスタ６１−１乃至６１−５は、コンパレータ３１の回路内部における初期電圧を設定する動作（以下、オートゼロ動作と称する）を行うために用いられる。また、コンデンサ５１−１乃至５１−３は、アンプの内部電圧（動作点）を保持するための容量素子である。
図５には、コンパレータ３１の第１の駆動方法におけるタイミングチャートが示されている。
図５には、上側から順に、トランジスタ６１−１を制御するための制御信号ｘφ１、トランジスタ６１−２を制御するための制御信号ｘφ２、トランジスタ６１−３を制御するための制御信号ｘφ３、トランジスタ６１−４を制御するための制御信号ｘφ４、トランジスタ６１−５を制御するための制御信号φ５、電圧レベルを比較するのに参照される参照信号Vramp、および、画素２１から垂直信号線２３に出力される出力信号VSLが示されている。
まず、時刻ｔ２１において、制御信号ｘφ１およびｘφ２がハイレベルからローレベルになるとともに、制御信号φ５がローレベルからハイレベルになる。なお、このとき、制御信号ｘφ３およびｘφ４はハイレベルのままである。従って、トランジスタ６１−１および６１−２には反転した制御信号が入力されるため、トランジスタ６１−１および６１−２は制御信号ｘφ１およびｘφ２に従ってそれぞれオンになり、トランジスタ６１−５は、制御信号φ５に従ってオンになる。これにより、後段アンプ８２のオートゼロ動作が開始される。
即ち、後段アンプ８２のオートゼロ動作では、トランジスタ６１−１および６１−２がオンになることによって設定される初期電圧が、トランジスタ６１−６のゲート電極における内部ノードVramp_iとして保持されるとともに、トランジスタ６１−７のゲート電極における内部ノードVSL_iとして保持される。同時に、後段アンプ８２において、トランジスタ６１−５がオンになることによって初段アンプ８１のアンプ出力VOUT1に応じた電流がトランジスタ６１−１０および６１−１１に流れる。そして、トランジスタ６１−５がオフとなるタイミング（ｔ２２）でトランジスタ６１−１０の電流量に応じた電圧値がコンデンサ５１−３に保持される。
そして、時刻ｔ２２において、制御信号φ５がローレベルになりトランジスタ６１−５をオフにすることで、後段アンプ８２のオートゼロ動作が完了される。その後、制御信号ｘφ１およびｘφ２をハイレベルにしてトランジスタ６１−１および６１−２をオフにする。
次に、時刻ｔ２３において、制御信号ｘφ３およびｘφ４がハイレベルからローレベルになる。従って、トランジスタ６１−３および６１−４には反転した制御信号が入力されるため、トランジスタ６１−３および６１−４は制御信号ｘφ３およびｘφ４に従ってそれぞれオンになる。これにより、初段アンプ８１のオートゼロ動作が開始される。
即ち、初段アンプ８１のオートゼロ動作では、垂直信号線２３を介して供給される出力信号VSLの信号レベルが、トランジスタ６１−６および６１−７のゲート電極に直接的に入力される。これにより、出力信号VSLの信号レベルが、トランジスタ６１−６のゲート電極における内部ノードVramp_i、および、トランジスタ６１−７のゲート電極における内部ノードVSL_iの初期電圧として設定される。
そして、時刻ｔ２４において、制御信号ｘφ３およびｘφ４がハイレベルになり、トランジスタ６１−３および６１−４がオフになることで、初段アンプ８１のオートゼロ動作が完了する。
その後、時刻ｔ２５から時刻ｔ２６までの間に参照信号Vrampが一定の勾配で降下し、Ｄ相のＡＤ変換処理が行われる。そして、図３を参照して上述したようにＦＤ部４４がリセットされた後、時刻ｔ２７から時刻ｔ２８までの間に参照信号Vrampが一定の勾配で降下し、Ｐ相のＡＤ変換処理が行われる。
このように、コンパレータ３１では、初段アンプ８１のオートゼロ動作において、出力信号VSLの信号レベルを、トランジスタ６１−６のゲート電極における内部ノードVramp_i、および、トランジスタ６１−７のゲート電極における内部ノードVSL_iの初期電圧として自動的に設定（調整）することができる。
次に、図６には、コンパレータ３１の内部の電圧波形が示されている。
図５を参照して説明したように、初段アンプ８１のオートゼロ動作により、内部ノードVramp_iおよび内部ノードVSL_iの初期電圧は、垂直信号線２３を介して供給される出力信号VSLの信号レベルに設定される。
このとき、出力信号VSLは、ＦＤ部４４に保持されている電荷に応じたレベル、即ち、フォトダイオード４１で発生した電荷に応じたレベルとなるため、フォトダイオード４１に照射される光の照度によって異なる電位レベルとなる。従って、図６に示すように、初段アンプ８１のオートゼロ動作において、フォトダイオード４１に照射される光が高照度である場合には電位レベルは低くなり、フォトダイオード４１に照射される光が低照度である場合には電位レベルは高くなる。
このように、内部ノードVramp_iおよび内部ノードVSL_iの初期電圧が、垂直信号線２３を介して供給される出力信号VSLの信号レベルに設定された後、一定の勾配で降下する参照信号Vrampに従って、内部ノードVramp_iが降下する。そして、トランジスタ６１−６のゲート電極における内部ノードVramp_iと、トランジスタ６１−７のゲート電極における内部ノードVSL_iとが一致した電圧で、アンプ出力VOUT1およびVOUT2が反転し、Ｄ相変換が行われる。
その後、画素２１のＦＤ部４４のリセットに合わせて、参照信号Vrampを高い電圧レベルにリセットし、再度、参照信号Vrampを降下させる。そして、トランジスタ６１−６のゲート電極における内部ノードVramp_iと、トランジスタ６１−７のゲート電極における内部ノードVSL_iとが再び一致した電圧で、アンプ出力VOUT1およびVOUT2が反転し、Ｐ相変換が行われる。
このように、内部ノードVramp_iおよび内部ノードVSL_iの初期電圧が、垂直信号線２３を介して供給される出力信号VSLの信号レベルに設定されるため、Ｄ相変換時において、コンパレータ３１の動作点（図中において○で示される点）は垂直信号線２３の電圧レベルに応じて変化することになる。これに対し、垂直信号線２３のリセットレベルは各画素２１において、多少のバラツキはあるものの略同一であるため、Ｐ相変換時において、コンパレータ３１の動作点（図中において○で示される点）は略同一となる。
そのため、リセットレベル（Ｐ相の電圧レベル）が動作可能な入力範囲に収まるようにコンパレータ３１を設計することにより、初期電圧はＤ相の電圧レベルに応じて自動的に決定される。従って、コンパレータ３１は、初期電圧の調整を行うことなくＡＤ変換処理を行うことができる。
さらに、コンパレータ３１は、内部ノードVramp_iおよび内部ノードVSL_iの初期電圧を、垂直信号線２３を介して供給される出力信号VSLの信号レベルに設定することより、それらの初期電圧を設定するための外部電源が不要となり、低消費電力および小面積化を図ることができる。
ここで、図７乃至図９を参照して、従来のコンパレータについて説明する。
例えば、図３を参照して説明したようなＤ相先読み駆動において、オートゼロ機能を有する後段のコンパレータ回路でＡＤ変換処理を行う場合、従来、最初に読み出されるＤ相を基準としてオートゼロ動作が行われ、回路内部の動作点が設定されていた。
図７には、この場合おけるコンパレータ回路の内部の電圧波形が示されている。
図７に示すように、画素とコンパレータ回路とを接続する垂直信号線の電圧レベルは、Ｄ相変換時において低く、画素２１のＦＤ部４４がリセットされることによってＰ相変換時において高くなる。そのため、Ｄ相を基準としてオートゼロ動作を行うと、コンパレータ回路の内部電圧（即ち、内部ノードVramp_iおよび内部ノードVSL_i）が初段アンプ８１の動作可能な電圧範囲を超過してしまい、ＡＤ変換処理を正常に行うことができなくなってしまう。
そこで、上述した特許文献２に開示されているように、Ｄ相の信号レベルに合わせてコンパレータが動作可能となるように、内部ノードを設定（調整）するための初期電圧を外部から印加する必要があった。
即ち、図８に示すように、従来のコンパレータ３１Ａを正常に駆動するためには、任意の外部印加電圧Vextを生成して参照信号配線を介してコンパレータ３１Ａに供給する外部印加電圧生成回路７１が必要であった。
図９は、従来のコンパレータ３１Ａの構成を示す回路図である。なお、図９のコンパレータ３１Ａにおいて、図４のコンパレータ３１と共通する構成については同一の符号を付し、その説明は省略する。
図９に示すように、従来のコンパレータ３１Ａでは、トランジスタ６１−３および６１−４のソース電極に外部印加電圧Vextが供給される点で、図４のコンパレータ３１と異なる構成とされる。即ち、図４のコンパレータ３１では、トランジスタ６１−３および６１−４のソース電極が共通に垂直信号線２３に接続されていたのに対し、従来のコンパレータ３１Ａでは、トランジスタ６１−３および６１−４のソース電極は外部印加電圧生成回路７１（図８）に接続される。
そして、従来のコンパレータ３１Ａでは、初段アンプ８１のオートゼロ動作において、外部印加電圧生成回路７１で生成された任意の外部印加電圧Vextが、直接的に、初段アンプ８１を構成するトランジスタ６１−６および６１−７のゲート電極に入力される。これにより、内部ノードVramp_iおよび内部ノードVSL_iの初期電圧が設定される。
図１０には、外部印加電圧生成回路７１を使用するコンパレータ３１Ａの内部の電圧波形が示されている。なお、コンパレータ３１Ａの動作タイミングチャートは、図５を参照して説明したコンパレータ３１の動作タイミングチャートと同様である。
まず、初段アンプ８１のオートゼロ動作により、内部ノードVramp_iおよび内部ノードVSL_iがそれぞれ外部印加電圧Vextに設定された後、図５に示したように変化する参照信号Vrampに応じて、トランジスタ６１−６のゲート電極における内部ノードVramp_iが降下する。そして、内部ノードVramp_iおよび内部ノードVSL_iが一致した電圧で、アンプ出力VOUT1およびVOUT2が反転し、Ｄ相変換が行われる。
その後、画素２１のＦＤ部４４のリセットに合わせて、参照信号Vrampを高い電圧レベルにリセットし、再度、参照信号Vrampを降下させる。そして、内部ノードVramp_iおよび内部ノードVSL_iが再び一致した電圧で、アンプ出力VOUT1およびVOUT2が反転し、Ｐ相変換が行われる。
図１０に示すように、従来のコンパレータ３１Ａでは、Ｄ相変換における動作点、並びに、高照度および低照度でのＰ相変換における動作点が、コンパレータ動作範囲内となるように外部印加電圧Vextにより内部ノードVramp_iおよび内部ノードVSL_iの初期電圧が設定される。つまり、従来のコンパレータ３１Ａでは、外部印加電圧Vextを適切に設定することにより、図７を参照して説明したようなコンパレータ回路の内部電圧が初段アンプ８１の動作可能な電圧範囲を超過することが回避されていた。
しかしながら、一般的に、撮像素子において外部から与えられる電圧は電源電圧および駆動のための制御信号である。そのため、外部印加電圧Vextにより内部ノードVramp_iおよび内部ノードVSL_iの初期電圧を設定するためには、撮像素子の内部に外部印加電圧Vextを生成するための外部印加電圧生成回路７１（図８）が必要となる。さらに、外部印加電圧Vextは、内部電圧が動作可能な電圧範囲内に収まるように、画素２１の出力信号に応じて設定（調整）する必要があるため、その設定を行うための制御回路が必要となり、撮像素子の消費電力および回路面積を増大させることになる。
これに対し、本技術を適用したコンパレータ３１は、上述したように、内部ノードVramp_iおよび内部ノードVSL_iの初期電圧を、垂直信号線２３を介して供給される出力信号VSLの信号レベルに設定することができる。これにより、外部印加電圧生成回路７１を設ける必要がなくなるため、より低消費電力および小面積化を図ることができる。
さらに、本技術を適用したコンパレータ３１では、内部ノードVramp_iおよび内部ノードVSL_iの初期電圧が、初段アンプ８１の動作可能な電圧範囲に自動的に決定される。そのため、初期電圧を設定するための制御回路が不要であり、より簡易な構成で実現することができる。
ところで、図６に示したような駆動においては、初段アンプ８１を構成するトランジスタ６１−６および６１−７のゲート電極に垂直信号線２３を介して出力信号VSLを入力し、内部ノードVramp_iおよび内部ノードVSL_iを同一の初期電圧に設定している。このため、差動アンプのミスマッチが、コンパレータ３１の反転誤差として、そのまま出力されることになる。図１のカラム処理部１７のように、多数のコンパレータ３１が並列に配置される構成では、ＡＤ変換の分解能が小さくなるのに伴って、差動アンプのミスマッチを無視することが困難な値となる。そこで、このような差動アンプのミスマッチを解決することが必要となる。
図１１には、コンパレータ３１の第２の駆動方法におけるタイミングチャートが示されている。
まず、時刻ｔ３１において、制御信号ｘφ１およびｘφ２がローレベルになるとともに、制御信号φ５がハイレベルになる。なお、このとき、制御信号ｘφ３およびｘφ４はハイレベルのままである。従って、トランジスタ６１−１および６１−２には反転した制御信号が入力されるため、トランジスタ６１−１および６１−２は制御信号ｘφ１およびｘφ２に従ってそれぞれオンになり、トランジスタ６１−５は、制御信号φ５に従ってオンになる。これにより、後段アンプ８２のオートゼロ動作が開始される。
そして、時刻ｔ３２において、制御信号φ５がローレベルになりトランジスタ６１−５をオフにすることで、後段アンプ８２のオートゼロ動作が完了される。その後、制御信号ｘφ１だけをハイレベルにしてトランジスタ６１−１をオフにし、制御信号ｘφ２はローレベルの状態を維持する。
その後、時刻ｔ３３において、制御信号ｘφ３がハイレベルからローレベルになる。従って、トランジスタ６１−３には反転した制御信号が入力されるため、トランジスタ６１−３は制御信号ｘφ３に従ってオンになる。このとき、制御信号ｘφ２はローレベルの状態を維持しているためトランジスタ６１−２はオンのままである。これにより、初段アンプ８１のオートゼロ動作が開始される。そして、時刻ｔ３４において、制御信号ｘφ２およびｘφ３がハイレベルになり、トランジスタ６１−２および６１−３がオフになることで、初段アンプ８１のオートゼロ動作が完了する。その後、時刻ｔ３５から時刻ｔ３６までの期間でＤ相変換が行われ、時刻ｔ３７から時刻ｔ３８までの期間でＰ相変換が行われる。
このように、コンパレータ３１の第２の駆動方法では、トランジスタ６１−６乃至６１−９から構成される初段アンプ８１のオートゼロ動作時にトランジスタ６１−２および６１−３をオンにし、トランジスタ６１−１および６１−４をオフにする。従って、初段アンプ８１のオートゼロ動作が行われている期間中のみ、アンプ出力VOUT1および出力信号VSLを帰還ループとするボルテージフォロア構成となる。このため、コンデンサ５１−２には、初段アンプ８１のミスマッチを補償する電圧が保持されることになり、ミスマッチによるコンパレータ３１の反転誤差が小さくなるように抑制することができる。
ここで、図１２を参照して、コンパレータ３１の第１の駆動方法と第２の駆動方法との差異について説明する。
図１２Ａには、コンパレータ３１の第１の駆動方法における初段アンプ８１のオートゼロ動作が行われている状態が示されており、図１２Ｂには、コンパレータ３１の第２の駆動方法における初段アンプ８１のオートゼロ動作が行われている状態が示されている。
図１２Ａに示すように、コンパレータ３１の第１の駆動方法における初段アンプ８１のオートゼロ動作では、トランジスタ６１−３および６１−４がオンとなる。このため、差動アンプのミスマッチΔＶｔｈがコンパレータ３１の出力Voutにおいて反転誤差ΔＶｔとして現れることになる。
これに対し、図１２Ｂに示すように、コンパレータ３１の第２の駆動方法における初段アンプ８１のオートゼロ動作では、トランジスタ６１−２および６１−３がオンとなり、コンデンサ５１−２には、初段アンプ８１のミスマッチΔＶｔｈを補償する電圧が保持される。従って、コンパレータ３１の出力Voutに、初段アンプ８１のミスマッチΔＶｔｈが影響を与えることが回避される。
次に、図１３は、本技術を適用したコンパレータ３１の第２の実施の形態の構成例を示す回路図である。なお、図１３に示すコンパレータ３１Ｂにおいて、図４のコンパレータ３１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
即ち、コンパレータ３１Ｂは、コンデンサ５１−１乃至５１−３、トランジスタ６１−１乃至６１−１１、および電流源６２を備える点で、図４のコンパレータ３１と共通の構成とされる。そして、コンパレータ３１Ｂは、トランジスタ６１−１２および６１−１３が追加され、トランジスタ６１−３および６１−４のソース電極に外部印加電圧Vextが供給される点で、図４のコンパレータ３１と異なる構成とされる。即ち、コンパレータ３１Ｂの駆動に、図８に示した外部印加電圧生成回路７１が使用される。
トランジスタ６１−１２は、トランジスタ６１−８のゲート電極とドレイン電極との間に接続され、トランジスタ６１−１２のゲート電極には、行走査部１５（図１）から制御信号ｘφ６が供給される。トランジスタ６１−１３は、トランジスタ６１−９のゲート電極とドレイン電極との間に接続され、トランジスタ６１−１３のゲート電極には、行走査部１５から制御信号ｘφ７が供給される。
このように構成されるコンパレータ３１Ｂでは、トランジスタ６１−１２および６１−１３により、初段アンプ８１のアクティブロードであるトランジスタ６１−８および６１−９のゲート電極を、差動の両側のドレインのいずれかに接続を切り替えることができる。つまり、トランジスタ６１−１２および６１−１３による接続を、オートゼロ動作が行われている期間と、Ｄ相変換期間およびＰ相変換期間とで切り替える駆動を行うことができる。
図１４には、コンパレータ３１Ｂのタイミングチャートが示されている。
図１４には、上側から順に、トランジスタ６１−１を制御するための制御信号ｘφ１、トランジスタ６１−２を制御するための制御信号ｘφ２、トランジスタ６１−３を制御するための制御信号ｘφ３、トランジスタ６１−４を制御するための制御信号ｘφ４、トランジスタ６１−５を制御するための制御信号φ５、トランジスタ６１−１２を制御するための制御信号φ６、トランジスタ６１−１３を制御するための制御信号φ７、電圧レベルを比較するのに参照される参照信号Vramp、および、画素２１から垂直信号線２３に出力される出力信号VSLが示されている。
まず、オートゼロ動作を行う前の時刻ｔ４１において、制御信号φ６がローレベルからハイレベルになるとともに、制御信号φ７がハイレベルからローレベルになる。従って、トランジスタ６１−１２および６１−１３には反転した制御信号が入力されるため、トランジスタ６１−１２は制御信号ｘφ６に従ってオフになり、トランジスタ６１−１３は制御信号ｘφ７に従ってオンになる。これにより、トランジスタ６１−８および６１−９のゲート電極が、トランジスタ６１−９のドレインに接続される。従って、初段アンプ８１のアクティブロードであるトランジスタ６１−８および６１−９のゲート電極に、トランジスタ６１−１３を介して、後段アンプ８２に出力されるアンプ出力VOUT1が供給される。
そして、時刻ｔ４２において、制御信号ｘφ１およびｘφ４がハイレベルからローレベルになるとともに、制御信号φ５がローレベルからハイレベルになる。なお、このとき、制御信号ｘφ２およびｘφ４はハイレベルのままである。従って、トランジスタ６１−１および６１−４には反転した制御信号が入力されるため、トランジスタ６１−２および６１−３は制御信号ｘφ１およびｘφ４に従ってそれぞれオンになり、トランジスタ６１−５は、制御信号φ５に従ってオンになる。これにより、後段アンプ８２および初段アンプ８１のオートゼロ動作が同時に開始される。
即ち、初段アンプ８１は、トランジスタ６１−６および６１−８によるアンプ出力VOUT0と、トランジスタ６１−６のゲート電極における内部ノードVramp_iとを帰還ループとするボルテージフォロアとなる。ここで、初段アンプ８１のアクティブロードであるトランジスタ６１−９はダイオード接続となるため、アンプ出力VOUT1は、電源電圧ＶＤＤから、PMOSトランジスタの閾値電圧VthpおよびPMOSトランジスタのオーバードライブ電圧ΔＶを引いた値（即ち、VOUT1＝ＶＤＤ−Vthp−ΔＶ）となる。
また、ここでのアンプ出力VOUT1は、初段アンプ８１の内部ノードVSL_i（＝VSL）に依存することなく略一定の電圧であるため、後段アンプ８２がオートゼロ動作を行うのに適した電圧がトランジスタ６１−１１のゲート電極に供給されることになる。従って、初段アンプ８１のオートゼロ動作と並行して、後段アンプ８２のオートゼロ動作を行うことが可能となる。
そして、時刻ｔ４３において、制御信号φ５がローレベルになりトランジスタ６１−５をオフにすることで、後段アンプ８２のオートゼロ動作が完了される。また、時刻ｔ４４において、制御信号ｘφ１およびｘφ４がハイレベルになりトランジスタ６１−１および６１−４をオフにすることで、初段アンプ８１のオートゼロ動作が完了される。そして、時刻ｔ４３から時刻ｔ４５までの間に、制御信号φ６がハイレベルからローレベルになるとともに、制御信号φ７がローレベルからハイレベルになる。これにより、トランジスタ６１−８および６１−９のゲート電極が、トランジスタ６１−８のドレインに接続するように切り替えられる。その後、時刻ｔ４５から時刻ｔ４６までの期間でＤ相変換が行われ、時刻ｔ４７から時刻ｔ４８までの期間でＰ相変換が行われる。
このように、コンパレータ３１Ｂでは、初段アンプ８１のオートゼロ動作と、後段アンプ８２のオートゼロ動作とを並行して行い、オートゼロ動作を１回で完了することができる。従って、例えば、図１１を参照して説明したように、オートゼロ動作を、初段アンプ８１と後段アンプ８２とで２回行うことが必要な構成よりも、コンパレータ３１Ｂは、処理を高速化することができる。
次に、図１５は、本技術を適用したコンパレータ３１の第３の実施の形態の構成例を示す回路図である。なお、図１５に示すコンパレータ３１Ｃにおいて、図１３のコンパレータ３１Ｂと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
即ち、コンパレータ３１Ｃは、コンデンサ５１−１乃至５１−３、トランジスタ６１−１乃至６１−１３、および電流源６２を備える点で、図１３のコンパレータ３１Ｂと共通の構成とされる。そして、コンパレータ３１Ｃは、トランジスタ６１−３および６１−４のソース電極が共通に垂直信号線２３に接続されている点で、図１３のコンパレータ３１Ｂと異なり、図４のコンパレータ３１と共通の構成とされる。
このように、コンパレータ３１Ｃは、図４のコンパレータ３１と同様に、Ｄ相先読み駆動において、垂直信号線２３を介して供給される出力信号VSLの信号レベルを、内部ノードVramp_iおよび内部ノードVSL_iの初期電圧として設定することができる。つまり、図１３のコンパレータ３１Ｂは、外部印加電圧生成回路７１（図８）を必要とする構成であったのに対し、コンパレータ３１Ｃは、外部印加電圧生成回路７１を必要としない構成とすることができる。
また、コンパレータ３１Ｃは、図１３のコンパレータ３１Ｂと同様に、図１４に示したタイミングチャートに従って駆動することができる。即ち、コンパレータ３１Ｃは、トランジスタ６１−１２および６１−１３を有する構成とすることで、図１３のコンパレータ３１Ｂと同様に、初段アンプ８１のオートゼロ動作と後段アンプ８２のオートゼロ動作とを並行して行うことができる。
従って、コンパレータ３１Ｃは、外部電源を不要とすることによる低消費電力および小面積化と、オートゼロ動作を１回で完了することによる高速化とを図ることができる。
また、コンパレータ３１Ｃは、ＡＤ変換処理におけるゲイン誤差を抑制することを目的としたときに好適な構成である。ここで、コンデンサ５１−１の容量をC1とし、初段アンプ８１の内部ノードVramp_iにつく寄生容量（配線寄生や、トランジスタ６１−６のゲート容量、トランジスタ６１−１の拡散層容量など）をCp1とすると、内部ノードVramp_iの振幅は、参照電圧Vrampに対してC1/(C1+Cp1)の割合で減衰する（振幅が小さくなる）。同様に、コンデンサ５１−２の容量をC2とし、初段アンプ８１の内部ノードVSL_iにつく寄生容量をCp2とすると、出力信号VSLの減衰率はC2/(C2+Cp2)となる。
コンデンサ５１−１の容量C1、コンデンサ５１−２の容量C2、初段アンプ８１の内部ノードVramp_iにつく寄生容量Cp1、初段アンプ８１の内部ノードVSL_iにつく寄生容量Cp2は、トランジスタ６１のゲート酸化膜の膜厚やメタル層の層間膜厚などに依存性を持つ。従って、参照信号Vrampと出力信号VSLの減衰率はチップ内およびウェハ面内で一様の分布を持つことになるため、同一コンパレータの内部で、内部ノードVramp_iと内部ノードVSL_iとの間に差分が発生するとコンパレータのゲイン誤差となる。特に、多数のコンパレータが並列に並ぶカラム処理部１７（図１）の構造においては、画像の水平方向シェーディングの要因となる。
これに対し、コンパレータ３１Ｃの構成では、初段アンプ８１を構成するトランジスタ６１−６および６１−７のゲート電極における内部ノードVramp_iおよび内部ノードVSL_iの構成が、左右対称になるような回路構成を採用している。これにより、仮に、コンデンサ５１−１の容量C1、コンデンサ５１−２の容量C2、初段アンプ８１の内部ノードVramp_iにつく寄生容量Cp1、初段アンプ８１の内部ノードVSL_iにつく寄生容量Cp2が、面内で一様な分布を持ったとしても、参照信号Vrampと出力信号VSLとの局所的な（同一コンパレータ内の）減衰率の差分は各容量値のミスマッチ成分のみとなる。従って、カラム処理部１７においてコンパレータ３１Ｃのゲイン誤差を小さくすることができる。
このように、コンパレータ３１Ｃは、ＡＤ変換処理におけるゲイン誤差を抑制することができる。
次に、図１６は、本技術を適用したコンパレータ３１の第４の実施の形態の構成例を示す回路図である。なお、図１６に示すコンパレータ３１Ｄにおいて、図１５のコンパレータ３１Ｃと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
即ち、コンパレータ３１Ｄは、コンデンサ５１−１および５１−３、トランジスタ６１−１および６１−５乃至６１−１３、並びに電流源６２を備える点で、図１５のコンパレータ３１Ｃと共通の構成とされる。即ち、コンパレータ３１Ｄは、図１５のコンパレータ３１Ｃから、コンデンサ５１−２、および、トランジスタ６１−２乃至６１−４を削除した構成となっている。
このように構成されるコンパレータ３１Ｄは、トランジスタ６１−７に、直接的に、垂直信号線２３を介して出力信号VSLが供給される。従って、コンパレータ３１Ｄは、図４のコンパレータ３１と同様に、Ｄ相先読み駆動において、外部印加電圧生成回路７１を必要としない構成とすることができる。
また、コンパレータ３１Ｄは、図１３のコンパレータ３１Ｂと同様に、図１４に示したタイミングチャートに従って駆動することができる。即ち、コンパレータ３１Ｄは、トランジスタ６１−１２および６１−１３を有する構成とすることで、図１３のコンパレータ３１Ｂと同様に、初段アンプ８１のオートゼロ動作と後段アンプ８２のオートゼロ動作とを並行して行うことができる。
従って、コンパレータ３１Ｄは、外部電源を不要とすることによる低消費電力および小面積化と、オートゼロ動作を１回で完了することによる高速化とを図ることができる。
また、コンパレータ３１Ｄは、回路面積を縮小することを目的としたときに好適な構成である。即ち、コンパレータ３１Ｄは、上述したように、コンパレータ３１Ｃの構成から、コンデンサ５１−２、および、トランジスタ６１−２乃至６１−４を削除した構成となっている。
多数のコンパレータ３１が並列に並ぶカラム処理部１７の構成においては、特に、コンパレータ３１の入力端子に接続されるコンデンサ５１−１および５１−２が占有する割合が、カラム処理部１７の回路全体の中でも比較的に大きくなる。従って、コンパレータ３１Ｄの構成を採用し、コンデンサ５１−２を削除することによって、固体撮像素子１１の全体的な面積削減に大きく寄与することができる。
なお、図１５に示したコンパレータ３１Ｃ、および、図１６に示したコンパレータ３１Ｄは、上述したような図３を参照して説明したようなＤ相先読み駆動だけでなく、Ｐ相（リセットレベル）を先に読み出した後に、Ｄ相（信号レベル）を読み出す駆動（以下、適宜、Ｐ相先読み駆動と称する）を行うことができる。
図１７には、Ｐ相先読み駆動を行った場合のコンパレータ３１Ｃまたは３１Ｄの内部の電圧波形が示されている。
図１７に示すように、Ｐ相先読み駆動においては、コンパレータ３１Ｃまたは３１Ｄの内部ノードVramp_iおよび内部ノードVSL_iの初期電圧は、垂直信号線２３を介して供給される出力信号VSLの信号レベルに応じて自動的に決定される。従って、垂直信号線２３を介して入力される出力信号VSLの範囲は、コンパレータ３１Ｃまたは３１Ｄの動作可能な範囲に自動的に収まり、ＡＤ変換処理を正常に行うことができる。
このように、コンパレータ３１Ｃまたは３１Ｄは、Ｄ相先読み駆動およびＰ相先読み駆動の両方に対し、同一の駆動でＡＤ変換処理を行うことができる。これにより、コンパレータ３１Ｃまたは３１Ｄの駆動制御を簡略化することができる。
また、上述したような固体撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
図１８は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
図１８に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
撮像素子１０３としては、上述した構成の固体撮像素子１１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。
信号処理回路１０４は、撮像素子１０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
このように構成されている撮像装置１０１では、上述したような固体撮像素子１１の構成を適用することによって、ＡＤ変換処理をより高速化することができる。
なお、本技術は以下のような構成も取ることができる。
（１）
第１および第２のトランジスタが一対となって構成される差動対を有し、前記第１および第２のトランジスタそれぞれのゲート電極に入力される信号の差分を増幅して出力する第１の増幅部と、
前記第１の増幅部から出力される信号を増幅する第２の増幅部と、
前記第１のトランジスタと電源電圧とを接続する第３のトランジスタと、
前記第２のトランジスタと電源電圧とを接続する第４のトランジスタと、
前記第３のトランジスタおよび前記第４のトランジスタのゲート電極どうしの接続点と前記第３のトランジスタのドレインとを接続する第５のトランジスタと、
前記第３のトランジスタおよび前記第４のトランジスタのゲート電極どうしの接続点と前記第４のトランジスタのドレインとを接続する第６のトランジスタと
を備えるコンパレータ。
（２）
前記第１の増幅部および前記第２の増幅部の回路内部における初期電圧を設定するオートゼロ動作が並行して行われる
上記（１）に記載のコンパレータ。
（３）
前記第１の増幅部および前記第２の増幅部の前記オートゼロ動作が並行して行われている期間と、前記信号レベルの画素信号をデジタル信号に変換する期間および前記リセットレベルの画素信号をデジタル信号に変換する期間とで、前記第５のトランジスタおよび前記第６のトランジスタによる接続を、前記第３のトランジスタのドレインとの接続、または、前記第４のトランジスタのドレインとの接続のいずれかに切り替える
上記（１）または（２）に記載のコンパレータ。
（４）
前記第１のトランジスタの前記ゲート電極、および、一定の勾配で電圧値が降下する参照信号を供給する参照信号供給部の間に配置される第１のコンデンサと、
前記第２のトランジスタの前記ゲート電極、および、光電変換により発生した電荷に応じた信号レベルの画素信号を出力する画素から前記画素信号を読み出す画素信号配線の間に配置される第２のコンデンサと、
前記第１のトランジスタの前記ゲート電極と前記第１のコンデンサとの接続点、および、前記画素信号配線を接続する第７のトランジスタと、
前記第２のトランジスタの前記ゲート電極と前記第２のコンデンサとの接続点、および、前記画素信号配線を接続する第８のトランジスタと
上記（１）から（３）までのいずれかに記載のコンパレータ。
（５）
前記画素から前記信号レベルの画素信号を先に読み出した後に前記電荷がリセットされたリセットレベルの画素信号を読み出す駆動を行う場合、前記第１の増幅部の前記オートゼロ動作を行う際に、前記第７および第８のトランジスタをオンにして、前記画素信号配線を介して供給される画素信号の電圧を前記第１および第２のトランジスタそれぞれのゲート電極に供給する
上記（４）に記載のコンパレータ。
（６）
前記第１のトランジスタの前記ゲート電極、および、一定の勾配で電圧値が降下する参照信号を供給する参照信号供給部の間に配置される第１のコンデンサと、
前記第２のトランジスタの前記ゲート電極、および、光電変換により発生した電荷に応じた信号レベルの画素信号を出力する画素から前記画素信号を読み出す画素信号配線の間に配置される第２のコンデンサと、
前記第１のトランジスタの前記ゲート電極と前記第１のコンデンサとの接続点、および、所定の外部印加電圧を供給する配線を接続する第９のトランジスタと、
前記第２のトランジスタの前記ゲート電極と前記第２のコンデンサとの接続点、および、所定の外部印加電圧を供給する配線を接続する第１０のトランジスタと
上記（１）から（５）までのいずれかに記載のコンパレータ。
（７）
前記画素から前記信号レベルの画素信号を先に読み出した後に前記電荷がリセットされたリセットレベルの画素信号を読み出す駆動を行う場合、前記第１の増幅部の前記オートゼロ動作を行う際に、前記第９および第１０のトランジスタをオンにして、前記外部印加電圧を前記第１および第２のトランジスタそれぞれのゲート電極に供給する
上記（６）に記載のコンパレータ。
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
１１ 固体撮像素子， １２ 画素アレイ部， １３ タイミング制御部， １４ 参照信号生成回路， １５ 行走査部， １６ 列走査部， １７ カラム処理部， ２１ 画素， ２２ 水平信号線， ２３ 垂直信号線， ３０ ＡＤ変換回路， ３１ コンパレータ， ３２ カウンタ， ３３ スイッチ， ３４ メモリ， ４１ フォトダイオード， ４２ 転送トランジスタ， ４３ 電荷蓄積部， ４４ ＦＤ部， ４５ 増幅トランジスタ， ４６ 選択トランジスタ， ４７ リセットトランジスタ， ５１−１乃至５１−３ コンデンサ， ６１−１乃至６１−１３ トランジスタ， ６２ 電流源， ７１ 外部印加電圧生成回路， ８１ 初段アンプ， ８２ 後段アンプ

Claims (10)

  1. 第１および第２のトランジスタが一対となって構成される差動対を有し、前記第１および第２のトランジスタそれぞれのゲート電極に入力される信号の差分を増幅して出力する第１の増幅部と、
    前記第１の増幅部から出力される信号を増幅する第２の増幅部と、
    前記第１のトランジスタと電源電圧とを接続する第３のトランジスタと、
    前記第２のトランジスタと電源電圧とを接続する第４のトランジスタと、
    前記第３のトランジスタおよび前記第４のトランジスタのゲート電極どうしの接続点と前記第３のトランジスタのドレインとを接続する第５のトランジスタと、
    前記第３のトランジスタおよび前記第４のトランジスタのゲート電極どうしの接続点と前記第４のトランジスタのドレインとを接続する第６のトランジスタと
    を備えるコンパレータ。
  2. 前記第１の増幅部および前記第２の増幅部の回路内部における初期電圧を設定するオートゼロ動作が並行して行われる
    請求項１に記載のコンパレータ。
  3. 前記第１の増幅部および前記第２の増幅部の前記オートゼロ動作が並行して行われている期間と、前記信号レベルの画素信号をデジタル信号に変換する期間および前記リセットレベルの画素信号をデジタル信号に変換する期間とで、前記第５のトランジスタおよび前記第６のトランジスタによる接続を、前記第３のトランジスタのドレインとの接続、または、前記第４のトランジスタのドレインとの接続のいずれかに切り替える
    請求項１に記載のコンパレータ。
  4. 前記第１のトランジスタの前記ゲート電極、および、一定の勾配で電圧値が降下する参照信号を供給する参照信号供給部の間に配置される第１のコンデンサと、
    前記第２のトランジスタの前記ゲート電極、および、光電変換により発生した電荷に応じた信号レベルの画素信号を出力する画素から前記画素信号を読み出す画素信号配線の間に配置される第２のコンデンサと、
    前記第１のトランジスタの前記ゲート電極と前記第１のコンデンサとの接続点、および、前記画素信号配線を接続する第７のトランジスタと、
    前記第２のトランジスタの前記ゲート電極と前記第２のコンデンサとの接続点、および、前記画素信号配線を接続する第８のトランジスタと
    をさらに備える請求項１に記載のコンパレータ。
  5. 前記画素から前記信号レベルの画素信号を先に読み出した後に前記電荷がリセットされたリセットレベルの画素信号を読み出す駆動を行う場合、前記第１の増幅部の前記オートゼロ動作を行う際に、前記第７および第８のトランジスタをオンにして、前記画素信号配線を介して供給される画素信号の電圧を前記第１および第２のトランジスタそれぞれのゲート電極に供給する
    請求項４に記載のコンパレータ。
  6. 前記第１のトランジスタの前記ゲート電極、および、一定の勾配で電圧値が降下する参照信号を供給する参照信号供給部の間に配置される第１のコンデンサと、
    前記第２のトランジスタの前記ゲート電極、および、光電変換により発生した電荷に応じた信号レベルの画素信号を出力する画素から前記画素信号を読み出す画素信号配線の間に配置される第２のコンデンサと、
    前記第１のトランジスタの前記ゲート電極と前記第１のコンデンサとの接続点、および、所定の外部印加電圧を供給する配線を接続する第９のトランジスタと、
    前記第２のトランジスタの前記ゲート電極と前記第２のコンデンサとの接続点、および、所定の外部印加電圧を供給する配線を接続する第１０のトランジスタと
    をさらに備える請求項１に記載のコンパレータ。
  7. 前記画素から前記信号レベルの画素信号を先に読み出した後に前記電荷がリセットされたリセットレベルの画素信号を読み出す駆動を行う場合、前記第１の増幅部の前記オートゼロ動作を行う際に、前記第９および第１０のトランジスタをオンにして、前記外部印加電圧を前記第１および第２のトランジスタそれぞれのゲート電極に供給する
    請求項６に記載のコンパレータ。
  8. 光電変換により発生した電荷に応じた信号レベルの画素信号を出力する画素と、
    前記画素から出力される画素信号をデジタル信号に変換する変換部が前記画素の列数に応じて並列に配置されるカラム処理部と
    を備え、
    前記変換部が有するコンパレータが、
    第１および第２のトランジスタが一対となって構成される差動対を有し、前記第１および第２のトランジスタそれぞれのゲート電極に入力される信号の差分を増幅して出力する第１の増幅部と、
    前記第１の増幅部から出力される信号を増幅する第２の増幅部と、
    前記第１のトランジスタと電源電圧とを接続する第３のトランジスタと、
    前記第２のトランジスタと電源電圧とを接続する第４のトランジスタと、
    前記第３のトランジスタおよび前記第４のトランジスタのゲート電極どうしの接続点と前記第３のトランジスタのドレインとを接続する第５のトランジスタと、
    前記第３のトランジスタおよび前記第４のトランジスタのゲート電極どうしの接続点と前記第４のトランジスタのドレインとを接続する第６のトランジスタと
    を有する固体撮像素子。
  9. 光電変換により発生した電荷に応じた信号レベルの画素信号を出力する画素と、
    前記画素から出力される画素信号をデジタル信号に変換する変換部が前記画素の列数に応じて並列に配置されるカラム処理部と
    を備え、
    前記変換部が有するコンパレータが、
    第１および第２のトランジスタが一対となって構成される差動対を有し、前記第１および第２のトランジスタそれぞれのゲート電極に入力される信号の差分を増幅して出力する第１の増幅部と、
    前記第１の増幅部から出力される信号を増幅する第２の増幅部と、
    前記第１のトランジスタと電源電圧とを接続する第３のトランジスタと、
    前記第２のトランジスタと電源電圧とを接続する第４のトランジスタと、
    前記第３のトランジスタおよび前記第４のトランジスタのゲート電極どうしの接続点と前記第３のトランジスタのドレインとを接続する第５のトランジスタと、
    前記第３のトランジスタおよび前記第４のトランジスタのゲート電極どうしの接続点と前記第４のトランジスタのドレインとを接続する第６のトランジスタと
    を有する固体撮像素子を備える電子機器。
  10. 第１および第２のトランジスタが一対となって構成される差動対を有し、前記第１および第２のトランジスタそれぞれのゲート電極に入力される信号の差分を増幅して出力する第１の増幅部と、
    前記第１の増幅部から出力される信号を増幅する第２の増幅部と、
    前記第１のトランジスタと電源電圧とを接続する第３のトランジスタと、
    前記第２のトランジスタと電源電圧とを接続する第４のトランジスタと、
    前記第３のトランジスタおよび前記第４のトランジスタのゲート電極どうしの接続点と前記第３のトランジスタのドレインとを接続する第５のトランジスタと、
    前記第３のトランジスタおよび前記第４のトランジスタのゲート電極どうしの接続点と前記第４のトランジスタのドレインとを接続する第６のトランジスタと
    を備えるコンパレータの駆動方法において、
    前記第１の増幅部および前記第２の増幅部の回路内部における初期電圧を設定するオートゼロ動作が並行して行われる
    駆動方法。
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