JP2014106539A - アレイ基板及びアレイ基板の製造方法、並びにディスプレイデバイス - Google Patents
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Abstract
【解決手段】本発明のアレイ基板は、ベース基板と、ベース基板上に形成されたTFT、ゲートライン、データライン、及び画素電極と、を含み、TFTは、ベース基板上に順次形成されたボトムゲート、第1ゲート絶縁層、活性層、第2ゲート絶縁層、トップゲート、ゲート絶縁層、並びにソース電極及びドレイン電極を含み、ソース電極及びドレイン電極はそれぞれ、ゲート絶縁層及び第2絶縁層を通過する第1ビアホール及び第2ビアホールを介して活性層と接触し、画素電極はドレイン電極と接触する。本発明は、適切なシリコン膜が選択される状況で上部面及び下部面の両方に反転層を同時形成でき、上部面及び下部面の両方の反転層におけるキャリア濃度はシリコン膜が完全に枯渇した状況でのゲート圧の増加とともに急速に増加し、アレイ基板の駆動能力、並びに副しきい値及び周波数応答特性は、理想状態に近付く。
【選択図】図1
Description
S1:順次に、ベース基板上に、ボトムゲート、第1ゲート絶縁層、活性層、及び第2ゲート絶縁層を形成するステップであって、ゲートラインがボトムゲートの形成と同時に形成される、ステップ;
S2:第2ゲート絶縁層上にトップゲートを形成するステップ;
S3:順次に、トップゲート上に、ゲート絶縁層、ソース電極、ドレイン電極、及び画素電極を形成するステップ。
ソース−ドレイン金属膜を形成するステップ、パターニングプロセスを介して、ソース電極及びドレイン電極のパターンを形成するステップ、及びソース電極及びドレイン電極のパターンの形成と同時にデータラインを形成するステップと、
平坦化層膜を形成するステップ、及び平坦化層のパターンを形成するように、パターニングプロセスを介して、平坦化層膜におけるドレイン電極に対応する領域に第3ビアホールを形成するステップと、
透明導電性膜を形成するステップ、及びパターニングプロセスを介して画素電極のパターンを形成するステップであって、画素電極はドレイン電極と接触しているステップと、を含み、
TFTと画素電極との間に形成された平坦化層は、第3ビアホールを覆わないが、ドレイン電極は第3ビアホールを介して画素電極と接触する。
図1に示すように、本発明は、ベース基板11と、ベース基板11上に形成されたTFT、ゲートライン、データライン、及び画素電極112と、を含むアレイ基板を提供し、TFTは、ベース基板11上に順次形成された、ボトムゲート12、第1ゲート絶縁層13、活性層14、第2ゲート絶縁層16、トップゲート17、ゲート絶縁層18、並びにソース電極19及びドレイン電極110を含み、ゲート絶縁層18の材料は、SiO2及び/又はSiNxを含む。
図2に示すように、本実施形態のアレイ基板は、実施形態1のアレイ基板と実質的に同一の構造を有し、また、ベース基板11と、ベース基板11上に形成されたTFT、ゲートライン、データライン、及び画素電極112と、を含み、TFTは、ベース基板11上に順次形成された、ボトムゲート12、第1ゲート絶縁層13、活性層14、第2ゲート絶縁層16、トップゲート17、ゲート絶縁層18、並びにソース電極19及びドレイン電極110を含み、ゲート絶縁層18はSiNxを含む。
本実施形態のアレイ基板は、実施形態1及び実施形態2のアレイ基板と実質的に同一の構造を有し、また、ベース基板11と、ベース基板11上に形成されたTFT、ゲートライン、データライン、及び画素電極112と、を含み、TFTは、ベース基板11上に順次形成された、ボトムゲート12、第1ゲート絶縁層13、活性層14、第2ゲート絶縁層16、トップゲート17、ゲート絶縁層18、並びにソース電極19及びドレイン電極110を含み、ゲート絶縁層18はSiOxを含む。
図3に示すように、図4〜12を参照すると、本発明はまた、以下のステップを含むアレイ基板の製造方法を提供する:
S1:図4〜6に示すように、順次に、ベース基板11上に、ボトムゲート12、第1ゲート絶縁層13、活性層14、及び第2ゲート絶縁層16を形成するステップであって、ゲートラインがボトムゲート12の形成と同時に形成される、ステップ;
S2:図7に示すように、第2ゲート絶縁層16上にトップゲート17を形成するステップ;
S3’:図8に示すように、活性層14をドーピングするステップ;
S3:図9〜12及び図1に示すように、順次に、トップゲート17上に、図1に示すようなゲート絶縁層18、ソース電極19、ドレイン電極110、平坦化層111、及び画素電極112を形成するステップ。
ソース−ドレイン金属膜を形成するステップ、パターニングプロセスを介して、ソース電極19及びドレイン電極110のパターンを形成するステップ、及びソース電極19及びドレイン電極110のパターンの形成と同時にデータラインを形成するステップと、
平坦化層膜を形成するステップ、及び平坦化層111のパターンを形成するように、パターニングプロセスを介して、平坦化層膜におけるドレイン電極110に対応する領域に第3ビアホール1111を形成するステップ(図12参照)と、
透明導電性膜を形成するステップ、及びパターニングプロセスを介して画素電極112のパターンを形成するステップであって、画素電極112はドレイン電極110と接触しているステップと、を含む。
図4〜12に示すように、本実施形態によるアレイ基板の製造方法は実施形態4と実質的に同一であり、
S1:順次に、ベース基板11上に、ボトムゲート12、第1ゲート絶縁層13、活性層14、及び第2ゲート絶縁層16を形成するステップであって、ゲートラインがボトムゲート12の形成と同時に形成される、ステップ;
S2:第2ゲート絶縁層16上にトップゲート17を形成するステップ;
S3’:活性層14をドーピングするステップ;
S3:順次に、トップゲート17上に、図1に示すようなゲート絶縁層18、ソース電極19、ドレイン電極110、平坦化層111、及び画素電極112を形成するステップ;
を含む。
ソース−ドレイン金属膜を形成するステップ、パターニングプロセスを介して、ソース電極19及びドレイン電極110のパターンを形成するステップ、及びソース電極19及びドレイン電極110のパターンの形成と同時にデータラインを形成するステップと、
平坦化層膜を形成するステップ、及び平坦化層111のパターンを形成するように、パターニングプロセスを介して、平坦化層膜におけるドレイン電極110に対応する領域に第3ビアホール1111を形成するステップ(図12参照)と、
透明導電性膜を形成するステップ、及びパターニングプロセスを介して画素電極112のパターンを形成するステップであって、画素電極112はドレイン電極110と接触しているステップと、を含む。
本実施形態のアレイ基板の製造方法は、実施形態5と実質的に同一であり、それはまた、
S1:順次に、ベース基板11上に、ボトムゲート12、第1ゲート絶縁層13、活性層14、及び第2ゲート絶縁層16を形成するステップであって、ゲートラインがボトムゲート12の形成と同時に形成される、ステップ;
S2:第2ゲート絶縁層16上にトップゲート17を形成するステップ;
S3’:活性層14をドーピングするステップ;
S3:順次に、トップゲート17上に、図1に示すようなゲート絶縁層18、ソース電極19、ドレイン電極110、平坦化層111、及び画素電極112を形成するステップ;
を含む。
ソース−ドレイン金属膜を形成するステップ、パターニングプロセスを介して、ソース電極19及びドレイン電極110のパターンを形成するステップ、及びソース電極19及びドレイン電極110のパターンの形成と同時にデータラインを形成するステップと、
平坦化層膜を形成するステップ、及び平坦化層111のパターンを形成するように、パターニングプロセスを介して、平坦化層膜におけるドレイン電極110に対応する領域に第3ビアホール1111を形成するステップ(図12参照)と、
透明導電性膜を形成するステップ、及びパターニングプロセスを介して画素電極112のパターンを形成するステップであって、画素電極112はドレイン電極110と接触しているステップと、を含む。
本実施形態のアレイ基板の製造方法は、実施形態6と実質的に同一であり、それはまた、
S1:順次に、ベース基板11上に、ボトムゲート12、第1ゲート絶縁層13、活性層14、及び第2ゲート絶縁層16を形成するステップであって、ゲートラインがボトムゲート12の形成と同時に形成される、ステップ;
S2:第2ゲート絶縁層16上にトップゲート17を形成するステップ;
S3’:活性層14をドーピングするステップ;
S3:順次に、トップゲート17上に、図1に示すようなゲート絶縁層18、ソース電極19、ドレイン電極110、平坦化層111、及び画素電極112を形成するステップ;
を含む。
ソース−ドレイン金属膜を形成するステップ、パターニングプロセスを介して、ソース電極19及びドレイン電極110のパターンを形成するステップ、及びソース電極19及びドレイン電極110のパターンの形成と同時にデータラインを形成するステップと、
平坦化層膜を形成するステップ、及び平坦化層111のパターンを形成するように、パターニングプロセスを介して、平坦化層膜におけるドレイン電極110に対応する領域に第3ビアホール1111を形成するステップ(図12参照)と、
透明導電性膜を形成するステップ、及びパターニングプロセスを介して画素電極112のパターンを形成するステップであって、画素電極112はドレイン電極110と接触しているステップと、を含む。
本実施形態は、上記実施形態の何れかに記載のアレイ基板を含むディスプレイデバイスを提供する。
12 ボトムゲート
13 第1ゲート絶縁層
14 活性層
15 ニッケル層
16 第2ゲート絶縁層
17 トップゲート
18 ゲート絶縁層
19 ソース電極
110 ドレイン電極
111 平坦化層
112 画素電極
191 第1ビアホール
1101 第2ビアホール
1111 第3ビアホール
Claims (13)
- ベース基板と、前記ベース基板上に形成されたTFT、ゲートライン、データライン、及び画素電極と、を含むアレイ基板であって、
前記TFTは、前記ベース基板上に順次形成されたボトムゲート、第1ゲート絶縁層、活性層、第2ゲート絶縁層、トップゲート、ゲート絶縁層、並びにソース電極及びドレイン電極を含み、
前記ソース電極及び前記ドレイン電極はそれぞれ、前記ゲート絶縁層及び前記第2絶縁層を通過する第1ビアホール及び第2ビアホールを介して前記活性層と接触し、前記画素電極は前記ドレイン電極と接触する、アレイ基板。 - 前記アレイ基板はさらに、前記TFTと前記画素電極との間に位置する平坦化層を含み、前記平坦化層は第3ビアホールを覆わないが、前記ドレイン電極は前記第3ビアホールを介して前記画素電極と接触する、請求項1に記載のアレイ基板。
- 前記アレイ基板はさらにニッケル層を含み、前記ニッケル層は、前記ソース電極と前記活性層との間及び/又は前記ドレイン電極と前記活性層との間に配置される、請求項1に記載のアレイ基板。
- 前記トップゲートの厚さは150nm−300nmの範囲である、請求項1に記載のアレイ基板。
- 前記トップゲートの厚さは200nmである、請求項4に記載のアレイ基板。
- 前記ニッケル層の厚さは20nm−25nmの範囲である、請求項3に記載のアレイ基板。
- 前記活性層の厚さは20nm−100nmの範囲である、請求項1に記載のアレイ基板。
- 前記ゲート絶縁層の材料はSiO2及び/又はSiNxを含む、請求項1に記載のアレイ基板。
- 請求項1〜8の何れか1項に記載のアレイ基板を含むディスプレイデバイス。
- S1:順次に、ベース基板上に、ボトムゲート、第1ゲート絶縁層、活性層、及び第2ゲート絶縁層を形成するステップであって、ゲートラインが前記ボトムゲートの形成と同時に形成される、ステップと、
S2:前記第2ゲート絶縁層上にトップゲートを形成するステップと、
S3:順次に、前記トップゲート上に、ゲート絶縁層、ソース電極、ドレイン電極、及び画素電極を形成するステップと、
を含む、アレイ基板の製造方法。 - ステップS2の前にさらにステップS2’を含み、ステップS2’は、前記ソース電極が形成される前記活性層上の領域及び/又は前記ドレイン電極が形成される前記活性層上の領域にニッケル層を形成するステップと、次いで、500℃−570℃の範囲の温度で2時間、H2の雰囲気下で、前記活性層上に熱処理を実施するステップと、を含む、請求項10に記載のアレイ基板の製造方法。
- ステップS3の前にさらにステップS3’を含み、ステップS3’は、ステップS2’において熱処理にさらされた前記活性層をドーピングするステップを含む、請求項11に記載のアレイ基板の製造方法。
- ステップS3は、ステップS3’において形成された前記基板上に絶縁膜を形成するステップ、パターニングプロセスを介して、それぞれ前記ソース電極が形成される領域及び前記ドレイン電極が形成される領域に、第1ビアホール及び第2ビアホールを形成するステップ、及び前記第1ビアホール及び前記第2ビアホールによって前記活性層を露出させるステップと、
ソース−ドレイン金属膜を形成するステップ、パターニングプロセスを介して、前記ソース電極及び前記ドレイン電極のパターンを形成するステップ、及び前記ソース電極及び前記ドレイン電極のパターンの形成と同時にデータラインを形成するステップと、
平坦化層膜を形成するステップ、及び前記平坦化層のパターンを形成するように、パターニングプロセスを介して、前記平坦化層膜における前記ドレイン電極に対応する領域に第3ビアホールを形成するステップと、
透明導電性膜を形成するステップ、及びパターニングプロセスを介して前記画素電極のパターンを形成するステップであって、前記画素電極は前記ドレイン電極と接触しているステップと、を含み、
前記TFTと前記画素電極との間に形成された前記平坦化層は、前記第3ビアホールを覆わないが、前記ドレイン電極は前記第3ビアホールを介して前記画素電極と接触する、請求項12に記載のアレイ基板の製造方法。
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