JP2014086120A - Semiconductor memory device and memory system using the same - Google Patents
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Abstract
Description
本発明は、例えば半導体記憶装置その半導体記憶装置を用いたメモリシステムに係り、
特に、半導体記憶装置のデータ読み出しコマンドに関する。
The present invention relates to a semiconductor memory device, for example, a memory system using the semiconductor memory device,
In particular, it relates to a data read command of a semiconductor memory device.
半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリと、このＮＡＮＤ型フラッシュ
メモリを制御するメモリコントローラを有するメモリシステムが販売されている。ここで
ＮＡＮＤ型フラッシュメモリは「ページ」という単位で記憶されたデータを読み出す。例
えば、１ページは１６ｋｂｉｔ、８ｋｂｉｔなど任意に決めることができる。
A semiconductor memory device, for example, a NAND flash memory and a memory system having a memory controller for controlling the NAND flash memory are on the market. Here, the NAND flash memory reads data stored in units of “pages”. For example, one page can be arbitrarily determined such as 16 kbit or 8 kbit.
しかし、メモリコントローラが読み出したいデータは１ページよりも小さい場合がある
。この場合であってもＮＡＮＤ型フラッシュメモリは１ページのデータをデータキャッシ
ュに保持する。すなわち、ＮＡＮＤ型フラッシュメモリは不要なデータもデータキャッシ
ュに保持している。このため、ＮＡＮＤ型フラッシュメモリに不要な消費電流が流れてし
まう。
However, the data that the memory controller wants to read may be smaller than one page. Even in this case, the NAND flash memory holds one page of data in the data cache. That is, the NAND flash memory holds unnecessary data in the data cache. For this reason, unnecessary current consumption flows in the NAND flash memory.
本発明は、半導体記憶装置及びこの半導体記憶装置を用いたメモリシステムの消費電流
を低減しようとするものである。
The present invention is intended to reduce the current consumption of a semiconductor memory device and a memory system using the semiconductor memory device.
本発明の半導体記憶装置の態様の一例は、複数のメモリセルをそれぞれ有するメモリセ
ルアレイと、前記複数のメモリセルから読み出したデータを保持する複数の第１バッファ
と、外部に出力するデータを記憶する複数のデータキャッシュと、制御回路と、を具備し
、前記制御回路は、複数のメモリセルからデータを読み出して前記複数の第１バッファに
保持し、外部から入力されたコマンドに応じて前記複数の第１バッファに保持されたデー
タのうち一部のデータを前記複数のデータキャッシュに移動させることを特徴とする。
An example of a semiconductor memory device according to an embodiment of the present invention stores a memory cell array having a plurality of memory cells, a plurality of first buffers holding data read from the plurality of memory cells, and data to be output to the outside. A plurality of data caches, and a control circuit, wherein the control circuit reads data from a plurality of memory cells and holds the data in the plurality of first buffers, and the plurality of data caches according to an externally input command A part of the data held in the first buffer is moved to the plurality of data caches.
また、本発明のメモリシステムの態様の一例は、複数のメモリセルをそれぞれ有するメ
モリセルアレイと、前記複数のメモリセルから読み出したデータを保持する複数の第１バ
ッファと、外部に出力するデータを記憶する複数のデータキャッシュと、制御回路とを有
する半導体メモリと、前記半導体メモリを制御するメモリコントローラと、を具備し、前
記メモリコントローラは、前記半導体メモリに読み出しコマンドを送付し、前記半導体メ
モリは、前記読み出しコマンドを受け取ると、前記制御回路は複数のメモリセルからデー
タを読み出して前記前記複数の第１バッファに保持し、前記複数の第１バッファに保持さ
れた前記データのうち一部のデータを前記複数のデータキャッシュに移動させ、前記一部
のデータを前記複数のデータキャッシュから前記メモリコントローラにデータを送付する
ことを特徴とする。
An example of an aspect of the memory system according to the present invention stores a memory cell array having a plurality of memory cells, a plurality of first buffers that hold data read from the plurality of memory cells, and data to be output to the outside. A plurality of data caches, a semiconductor memory having a control circuit, and a memory controller that controls the semiconductor memory, wherein the memory controller sends a read command to the semiconductor memory, Upon receiving the read command, the control circuit reads data from a plurality of memory cells, holds the data in the plurality of first buffers, and stores some data among the data held in the plurality of first buffers. Move to the plurality of data caches and transfer the partial data to the plurality of data keys. Wherein the sending the data to the memory controller from the Mesh.
以下、本発明の実施の形態について、図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.
先ず、図１乃至図３を用いて、本実施形態に適用される半導体記憶装置をＮＡＮＤ型フ
ラッシュメモリ１００の構成を例に挙げて説明する。また、本実施形態に適用されるメモ
リシステム１０００をホストまたはメモリコントローラＨＭとＮＡＮＤ型フラッシュメモ
リ１００の組み合わせを例に挙げて説明する。
First, referring to FIGS. 1 to 3, a semiconductor memory device applied to the present embodiment will be described by taking the configuration of the
ＮＡＮＤ型フラッシュメモリ１００は、データを記憶するメモリセルＭＣをマトリクス
状に配置してなるメモリセルアレイ１を備えている。このメモリセルアレイ１は、複数の
ビット線ＢＬ、複数のワード線ＷＬ、共通ソース線ＣＥＬＳＲＣ、及び複数のメモリセル
ＭＣを含む。メモリセルＭＣは、１つのメモリセルにｎビット（ｎは１以上の自然数）の
データを記憶することができる。
The
メモリセルアレイ１には、ビット線ＢＬの電圧を制御するためのビット線制御回路２、
及びワード線ＷＬの電圧を制御するためのワード線制御回路３が接続されている。
The
A word
ホストまたはメモリコントローラＨＭ（「外部」と称する場合もある）から供給された
ＮＡＮＤ型フラッシュメモリ１００の動作を制御する各種コマンドＣＭＤ、アドレスＡＤ
Ｄ、及びデータＤＴは、バッファ４に入力される。バッファ４に入力された書き込みデー
タは、データ入出力線を介して、ビット線制御回路２によって選択されたビット線ＢＬに
供給される。また、各種コマンドＣＭＤはコマンドレジスタなどを介して制御回路５に入
力される。また、アドレスＡＤＤはアドレスレジスタなどを介して、ビット線制御回路２
、ワード線制御回路３に入力される。制御回路５、ビット線制御回路２、及びワード線制
御回路３は、コマンドＣＭＤ及びアドレスＡＤＤに基づいて昇圧回路６を制御し、メモリ
セルＭＣに対して各種動作を実行する。
Various commands CMD and address AD for controlling the operation of the
D and data DT are input to the buffer 4. The write data input to the buffer 4 is supplied to the bit line BL selected by the bit
Are input to the word
昇圧回路６は制御回路５の制御により、書き込み、読み出し、消去に必要な電圧を生成
し、これらの電圧をビット線制御回路２、ワード線制御回路３などに供給する。ビット線
制御回路２、ワード線制御回路３はこれらの電圧によりメモリセルＭＣからデータを読み
出し、メモリセルＭＣへデータを書き込み、メモリセルＭＣのデータの消去を行う。
The booster circuit 6 generates voltages necessary for writing, reading, and erasing under the control of the
なお、ビット線制御回路２、ワード線制御回路３、制御回路５、を総称して「制御回路
」と称する場合もある。
The bit
図２は、図１に示すメモリセルアレイ１の回路構成の一例を示している。メモリセルア
レイ１には複数のメモリセルが配置されている。１つのＮＡＮＤストリングＮＳは、ビッ
ト線方向（図２のＹ方向）に直列接続された例えば８６個のメモリセルＭＣからなるメモ
リストリングと、選択トランジスタＳＤ、ＳＳとにより構成されている。なお、メモリス
トリングと選択トランジスタＳＤの間、メモリストリングと選択トランジスタＳＳの間に
ダミーメモリセルＤＭＣが配置されていても良い。
FIG. 2 shows an example of the circuit configuration of the
ＮＡＮＤストリングＮＳはワード線方向（図２のＸ方向）に複数個配置（図２の例では
、ｍ＋１個）され、ＮＡＮＤストリングＮＳの一端に複数のビット線ＢＬのうち１つが接
続され、他端には共通ソース線ＣＥＬＳＲＣが接続されている。なお、ＮＡＮＤストリン
グＮＳはワード線方向に複数個配置され、ＮＡＮＤストリングＮＳの一端に複数のビット
線ＢＬのうち１つが接続され、他端には共通ソース線ＣＥＬＳＲＣが接続されているとも
言える。選択トランジスタＳＤ、ＳＳの制御線（ゲート電極）はそれぞれ選択ゲートＳＧ
Ｄ、ＳＧＳに接続されている。
A plurality of NAND strings NS are arranged in the word line direction (X direction in FIG. 2) (m + 1 in the example of FIG. 2), one end of the plurality of bit lines BL is connected to one end of the NAND string NS, and the other end Is connected to a common source line CELSRC. It can be said that a plurality of NAND strings NS are arranged in the word line direction, one end of the plurality of bit lines BL is connected to one end of the NAND string NS, and a common source line CELSRC is connected to the other end. The control lines (gate electrodes) of the selection transistors SD and SS are respectively selected gates SG.
D, connected to SGS.
ワード線ＷＬはワード線方向に延び、ワード線方向に並ぶメモリセルＭＣを共通接続し
ている。ワード線方向に接続されたメモリセルＭＣで１ページを構成する。すなわち、簡
易的にビット線ＢＬの本数が１ページを構成するビット数になる。ここで、１ページは、
例えば、１６ｋｂｉｔ、８ｋｂｉｔなど任意に決めることができる。また、ワード線方向
に並んだメモリセルストリングＮＳでブロックを構成する。メモリセルＭＣの消去はブロ
ック単位で行われる。
The word line WL extends in the word line direction and commonly connects memory cells MC arranged in the word line direction. One page is composed of memory cells MC connected in the word line direction. That is, the number of bit lines BL is simply the number of bits constituting one page. Here, one page is
For example, it can be arbitrarily determined such as 16 kbit, 8 kbit. Further, the memory cell string NS arranged in the word line direction constitutes a block. Erase of the memory cell MC is performed in units of blocks.
図３は、ビット線制御回路２の回路構成の一例を示している。図３に示すように、ビッ
ト線制御回路２はセンスアンプ回路群ＳＡＵ、ページバッファ群Ｐ−ＢＵＦＵ、及び、デ
ータキャッシュ群Ｄ−ＣＡＳＨＵを有している。センスアンプ回路群ＳＡＵには複数のセ
ンスアンプ回路が配置されている。複数のビット線ＢＬはセンスアンプ回路ＳＡにそれぞ
れ接続されている。なお、複数のビット線で１つのセンスアンプ回路ＳＡを共有していて
も良い。センスアンプ回路はメモリセルに記憶されたデータを検知、保持する機能を有す
る。
FIG. 3 shows an example of the circuit configuration of the bit
ページバッファ群Ｐ−ＢＵＦＵには複数のページバッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵ
Ｆ（ｍ）が配置されている。制御回路５は、センスアンプ回路で検知、保持されたデータ
をページバッファＰ−ＢＵＦに一時的に保持させることができる。ここで、ページバッフ
ァＰ−ＢＵＦの数は１ページを構成するビット数と同じ数だけ配置されている。なお、Ｅ
ＣＣ（Error Correction Code）を保持するページバッファが配置されている場合など、
ページバッファの数は１ページを構成するビット数以上になることもある。
The page buffer group P-BUFU includes a plurality of page buffers P-BUF (0) to P-BU.
F (m) is arranged. The
When a page buffer that holds CC (Error Correction Code) is arranged,
The number of page buffers may be more than the number of bits constituting one page.
データキャッシュ群Ｄ−ＣＡＳＨＵには複数のデータキャッシュＤ−ＣＡＳＨ（０）〜
Ｄ−ＣＡＳＨ（ｍ）が配置されている。制御回路５は、ページバッファＰ−ＢＵＦに保持
されたデータをデータキャッシュＤ−ＣＡＳＨに移動、または、コピーすることができる
。制御回路５は、ホストまたはメモリコントローラＨＭからリードイネーブル信号を受け
るとデータキャッシュＤ−ＣＡＳＨに保持されたデータをホストまたはメモリコントロー
ラＨＭに出力する。
The data cache group D-CASHU includes a plurality of data caches D-CASH (0) to
D-CASH (m) is arranged. The
メモリセルＭＣからデータを読み出すのにはある程度の時間が必要である。そこで、制
御回路５はメモリセルＭＣからデータを読み出している間に、データキャッシュＤ−ＣＡ
ＳＨからデータを外部に出力する。すなわち、メモリセルＭＣから読み出したデータを一
時的に保持するページバッファＰ−ＢＵＦと外部に出力するデータを保持するデータキャ
ッシュＤ−ＣＡＳＨを分けることにより、高速にデータを読み出すことができる。
A certain amount of time is required to read data from the memory cell MC. Therefore, the
Data is output from SH. That is, data can be read at high speed by separating the page buffer P-BUF that temporarily holds data read from the memory cell MC and the data cache D-CASH that holds data output to the outside.
それぞれのセンスアンプ回路ＳＡは、複数のページバッファＰ−ＢＵＦ（０）〜Ｐ−Ｂ
ＵＦ（ｍ）に対応して配置されている。同様に、複数のデータキャッシュＤ−ＣＡＳＨ（
０）〜Ｄ−ＣＡＳＨ（ｍ）はページバッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｍ）に対応
して配置されている。ここで、カラムとはビット線ＢＬを意味し、カラムアドレスはビッ
ト線ＢＬの位置を示すアドレスである。また、カラムアドレスは、複数のデータキャッシ
ュＤ−ＣＡＳＨ（０）〜Ｄ−ＣＡＳＨ（ｍ）のアドレスであるとも言える。
Each sense amplifier circuit SA includes a plurality of page buffers P-BUF (0) to P-B.
It is arranged corresponding to UF (m). Similarly, a plurality of data caches D-CASH (
0) to D-CASH (m) are arranged corresponding to the page buffers P-BUF (0) to P-BUF (m). Here, the column means the bit line BL, and the column address is an address indicating the position of the bit line BL. It can also be said that the column address is an address of a plurality of data caches D-CASH (0) to D-CASH (m).
図４（ａ）（ｂ）はメモリセル及び選択トランジスタの断面図を示している。図４（ａ
）はメモリセルを示している。基板５１（後述するセルウェル５５）にはメモリセルのソ
ース、ドレインとしてのｎ型拡散層４２が形成されている。Ｐ型ウェル領域（セルウェル
）５５の上にはゲート絶縁膜４３を介して電荷蓄積層（ＦＧ）４４が形成され、この電荷
蓄積層４４の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。図４
（ｂ）は選択ゲートを示している。セルウェル５５にはソース、ドレインとしてのｎ型拡
散層４７が形成されている。セルウェル５５の上にはゲート絶縁膜４８を介して制御ゲー
ト４９が形成されている。
4A and 4B are cross-sectional views of the memory cell and the select transistor. FIG.
) Indicates a memory cell. An n-
(B) shows the selection gate. In the cell well 55, an n-
この電荷蓄積層（ＦＧ）に電荷を蓄積することにより、メモリセルのしきい値電圧を変
化させることができる。このしきい値電圧に応じてデータを割り付けることにより、デー
タを記憶することができる。通常、大きなデータを記憶するために複数のメモリセルが用
いられる。その結果、メモリセルのしきい値はそれぞれのデータに応じたしきい値分布を
形成する。
By accumulating charges in the charge accumulation layer (FG), the threshold voltage of the memory cell can be changed. Data can be stored by assigning data according to the threshold voltage. Usually, a plurality of memory cells are used to store large data. As a result, the threshold value of the memory cell forms a threshold distribution corresponding to each data.
図５は、ＮＡＮＤ型フラッシュメモリ１００の断面図の一例を示している。例えばＰ型
半導体基板５１内には、Ｎ型ウェル領域５２、５３、５４、Ｐ型ウェル領域５６が形成さ
れている。Ｎ型ウェル領域５２内にはセルウェル５５が形成され、このセルウェル５５内
にメモリセルアレイ１を構成するメモリセルＴｒが形成されている。さらに、前記Ｎ型ウ
ェル領域５３、Ｐ型ウェル領域５６内に、例えば、制御回路５を構成する低電圧Ｐチャネ
ルトランジスタＬＶＰＴｒ、低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている
。前記基板５１内には、例えば、ワード線とワード線制御回路３を接続する高電圧Ｎチャ
ネルトランジスタＨＶＮＴｒが形成されている。また、前記Ｎ型ウェル領域５４内には例
えばワード線制御回路３等を構成する高電圧ＰチャネルトランジスタＨＶＰＴｒが形成さ
れている。図５に示すように、高電圧トランジスタＨＶＮＴｒ、ＨＶＰＴｒは、低電圧ト
ランジスタＬＶＮＴｒ、ＬＶＰＴｒに比べて例えば厚いゲート絶縁膜を有している。
FIG. 5 shows an example of a cross-sectional view of the
図６は、図５に示す各領域に供給される電圧の例を示している。消去動作、プログラム
動作、読み出し動作において、各領域に図６に示すような電圧が供給される。ここで、Ｖ
ｅｒａは、データの消去時に基板に印加される電圧、Ｖｓｓは接地電圧、Ｖｄｄは電源電
圧、書き込み電圧Ｖｐｇｍはデータの書き込み時に選択ワード線に供給される電圧、読み
出し電圧Ｖｃｇｒｖはデータの読み出し時に選択ワード線に供給される可変の電圧、読み
出しパス電圧Ｖｒｅａｄはデータの読み出し時に非選択ワード線に供給される電圧、書き
込みパス電圧Ｖｐａｓｓはデータの読み出し時に非選択ワード線に供給される電圧である
。
FIG. 6 shows an example of the voltage supplied to each region shown in FIG. In the erase operation, program operation, and read operation, a voltage as shown in FIG. 6 is supplied to each region. Where V
era is a voltage applied to the substrate at the time of erasing data, Vss is a ground voltage, Vdd is a power supply voltage, a write voltage Vpgm is a voltage supplied to a selected word line at the time of writing data, and a read voltage Vcgrv is selected at the time of reading data The variable voltage supplied to the word line, the read pass voltage Vread, is the voltage supplied to the non-selected word line when reading data, and the write pass voltage Vpass is the voltage supplied to the non-selected word line when reading data.
（メモリセルのしきい値分布）
メモリセルＭＣのしきい値分布とデータの記憶に関して図７を用いて説明する。図７は
ＮＡＮＤ型フラッシュメモリ１００が、例えば、４値のデータを記憶する場合のメモリセ
ルＭＣのしきい値分布の一例を示す図である。
(Threshold distribution of memory cells)
The threshold distribution of the memory cell MC and data storage will be described with reference to FIG. FIG. 7 is a diagram showing an example of threshold distribution of the memory cell MC when the
例えば、１つのメモリセルＭＣに２ビットを記憶する場合、図７に示すように複数のメ
モリセルＭＣのしきい値は８つのしきい値分布を有する。ここで、しきい値電圧が低い方
から“Ｅ”分布（消去状態）、“Ａ”分布、“Ｂ”、分布“Ｃ”分布とする。ここで、左
から順に、上位データ、下位データとすると、２ビットのデータを次のようにしきい値分
布に割り当てることができる。例えば、“Ｅ”分布”に“１１”データ、“Ａ”分布”に
“０１０”データ、“Ｂ”分布”に“００”データ、“Ｃ”分布”に“１０”データを割
り当てることができる。
For example, when 2 bits are stored in one memory cell MC, the threshold values of the plurality of memory cells MC have eight threshold distributions as shown in FIG. Here, “E” distribution (erased state), “A” distribution, “B”, and distribution “C” distribution are set from the lowest threshold voltage. Here, in order from the left to the upper data and the lower data, 2-bit data can be assigned to the threshold distribution as follows. For example, “11” data can be assigned to “E” distribution, “010” data can be assigned to “A” distribution, “00” data can be assigned to “B” distribution, and “10” data can be assigned to “C” distribution. .
（書き込み動作）
ＮＡＮＤ型フラッシュメモリ１００のデータの書き込み動作を説明する。書き込み動作
は、書き込み電圧を印加するプログラム動作とプログラム動作後にメモリセルのしきい値
電圧を確認するベリファイ動作を有する。なお、ベリファイ動作はプログラム動作後に必
ず行われる必要が無く、複数回のプログラム動作後に１回行うなど、種々の変更が可能で
ある。
(Write operation)
A data write operation of the
書き込み動作は、昇圧回路６及び制御回路５が、選択されたワード線ＷＬ（以降「選択
ワード線ＷＬｓ」と称する場合がある）に書き込み電圧ＶＰＧＭを印加し、選択ワード線
ＷＬｓ以外の選択されないワード線（以降「非選択ワード線ＷＬｎｓ」と称する場合があ
る）にパス電圧ＶＰＡＳＳなどを印加する。なお、パス電圧ＶＰＡＳＳは全ての非選択ワ
ード線ＷＬｎｓにおいて同じ電圧である場合に限られず、非選択ワード線ＷＬｎｓ間で異
なっていても良い。
In the write operation, the booster circuit 6 and the
なお、それぞれのＮＡＮＤストリングＮＳにおいて、メモリセルＭＣは共通ソース線Ｃ
ＥＬＳＲＣ側から書き込まれていく場合が多い。
In each NAND string NS, the memory cell MC is connected to the common source line C
In many cases, writing is performed from the ELSRC side.
選択ワード線ＷＬｓに接続されるメモリセルＭＣのしきい値電圧を上昇させたい場合は
、ビット線制御回路２がビット線ＢＬの電圧を、例えば、０Ｖに設定する。その結果、ビ
ット線ＷＬｓとメモリセルＭＣのチャネルとの間の電位差が大きくなり、電荷蓄積層ＦＧ
に電荷が注入される。選択ワード線ＷＬｓに接続されるメモリセルＭＣのしきい値電圧を
上昇させたくない場合は、ビット線制御回路２がビット線ＢＬの電圧を、例えば、２．５
Ｖに設定する。その結果、メモリセルＭＣのチャネルがいわゆるセルフブーストにより上
昇する。ビット線ＷＬｓとメモリセルＭＣのチャネルとの間の電位差は小さくなり、電荷
蓄積層ＦＧに電荷は殆ど注入さない。
In order to increase the threshold voltage of the memory cell MC connected to the selected word line WLs, the bit
Charge is injected into the. When it is not desired to increase the threshold voltage of the memory cell MC connected to the selected word line WLs, the bit
Set to V. As a result, the channel of the memory cell MC rises by so-called self-boost. The potential difference between the bit line WLs and the channel of the memory cell MC becomes small, and almost no charge is injected into the charge storage layer FG.
ベリファイ動作は、制御回路５が、選択ワード線ＷＬｓを選択し、選択ワード線ＷＬｓ
にベリファイ電圧ＶＣＧＲＶを印加することにより行われる。言い換えると、１つのペー
ジが選択されると言える。選択ワード線ＷＬｓ以外の非選択ワード線ＷＬｎｓには、メモ
リセルＭＣのしきい値電圧によらず、メモリセルＭＣをオンにするパス電圧ＶＲＥＡＤが
印加される。このパス電圧ＶＲＥＡＤは全ての非選択ワード線ＷＬｎｓに同じ電圧が印加
される場合に限られず、非選択ワード線ＷＬｎｓ間で異なっていても良い。
In the verify operation, the
Is performed by applying a verify voltage VCGRV. In other words, it can be said that one page is selected. A pass voltage VREAD that turns on the memory cell MC is applied to unselected word lines WLns other than the selected word line WLs, regardless of the threshold voltage of the memory cell MC. The pass voltage VREAD is not limited to the case where the same voltage is applied to all the unselected word lines WLns, and may differ between the unselected word lines WLns.
ここで、共通ソース線ＣＥＬＳＲＣに０Ｖを、ビット線ＢＬにプリチャージ電圧を印加
した後、選択トランジスタＳＤ、ＳＳをオンにする。ここで、メモリセルＭＣのしきい値
電圧がベリファイ電圧よりも高ければ、ビット線ＢＬに充電された電圧が放電しない。こ
の結果が、センスアンプでセンス、ラッチされ、メモリセルＭＣのデータは“０”データ
と判断される。一方、メモリセルＭＣのしきい値電圧がベリファイ電圧よりも低ければ、
ビット線ＢＬに充電された電圧が放電する。この結果が、センスアンプでセンス、ラッチ
され、メモリセルＭＣのデータは“１”データと判断される。
Here, after applying 0 V to the common source line CELSRC and a precharge voltage to the bit line BL, the selection transistors SD and SS are turned on. Here, if the threshold voltage of the memory cell MC is higher than the verify voltage, the voltage charged in the bit line BL is not discharged. This result is sensed and latched by the sense amplifier, and the data in the memory cell MC is determined to be “0” data. On the other hand, if the threshold voltage of the memory cell MC is lower than the verify voltage,
The voltage charged in the bit line BL is discharged. This result is sensed and latched by the sense amplifier, and the data in the memory cell MC is determined to be “1” data.
制御回路５はベリファイ電圧を、ベリファイ電圧ＶＣＧ＿ＡＶ、ＶＣＧ＿ＢＶ、ＶＣＧ
＿ＣＶと変化させる事により、選択メモリセルＭＣが設定されたしきい値電圧に書き込ま
れたかどうか判断する。
The
By changing to _CV, it is determined whether or not the selected memory cell MC has been written to the set threshold voltage.
なお、メモリセルのセルウェル５５には０Ｖ（場合によっては正の電圧）を印加するこ
とができる。メモリセルＭＣが設定されたしきい値電圧に書き込まれていない場合には、
書き込み電圧ＶＰＧＭをステップアップさせて、再度書き込み動作が行われる。
Note that 0 V (in some cases, a positive voltage) can be applied to the cell well 55 of the memory cell. When the memory cell MC is not written to the set threshold voltage,
The write voltage VPGM is stepped up and the write operation is performed again.
（読み出し動作）
ＮＡＮＤ型フラッシュメモリ１００のデータの読み出し動作を説明する。制御回路５が
、複数のワード線ＷＬから１つの選択ワード線ＷＬｓを選択し、選択ワード線ＷＬｓに読
み出し電圧Ｖｃｇｒｖを印加することにより行われる。言い換えると、１つのページが選
択されると言える。選択ワード線ＷＬｓ以外の非選択ワード線ＷＬｎｓには、メモリセル
ＭＣのしきい値電圧によらず、メモリセルＭＣをオンにする読み出しパス電圧Ｖｒｅａｄ
が印加される。この読み出しパス電圧Ｖｒｅａｄは全ての非選択ワード線ＷＬｎｓに同じ
電圧が印加される場合に限られず、非選択ワード線ＷＬｎｓ間で異なっていても良い。こ
こで、共通ソース線に０Ｖを、ビット線ＢＬにプリチャージ電圧を印加した後、選択トラ
ンジスタＳＤ、ＳＳをオンにする。ここで、メモリセルＭＣのしきい値電圧がベリファイ
電圧よりも高ければ、ビット線ＢＬに充電された電圧は放電しない。このビット線ＢＬの
電位が、センスアンプ回路ＳＡで検知され、メモリセルＭＣのデータは“０”データと判
断される。一方、メモリセルＭＣのしきい値電圧がベリファイ電圧よりも低ければ、ビッ
ト線ＢＬに充電された電圧が放電する。このビット線ＢＬの電位が、センスアンプ回路Ｓ
Ａで検知されメモリセルＭＣのデータは“１”データと判断される。なお、メモリセルの
セルウェル５５には０Ｖ（場合によっては正の電圧）を印加することができる。
(Read operation)
A data read operation of the
Is applied. This read pass voltage Vread is not limited to the case where the same voltage is applied to all the unselected word lines WLns, and may differ between unselected word lines WLns. Here, after applying 0 V to the common source line and a precharge voltage to the bit line BL, the selection transistors SD and SS are turned on. Here, if the threshold voltage of the memory cell MC is higher than the verify voltage, the voltage charged in the bit line BL is not discharged. The potential of the bit line BL is detected by the sense amplifier circuit SA, and the data in the memory cell MC is determined as “0” data. On the other hand, if the threshold voltage of the memory cell MC is lower than the verify voltage, the voltage charged in the bit line BL is discharged. The potential of the bit line BL is the sense amplifier circuit S
The data of the memory cell MC detected at A is determined as “1” data. Note that 0 V (in some cases, a positive voltage) can be applied to the cell well 55 of the memory cell.
読み出すページ（ここでは「上位ページ」などを意味している）により読み出し電圧Ｖ
ｃｇｒｖは異なる。図７に示す例では、読み出し電圧Ｖｃｇｒｖはそれぞれのしきい値分
布間に設定される。例えば、“Ｅ”分布と“Ａ”分布の間には読み出し電圧ＶＣＧ＿ＡＲ
が、“Ａ”分布と“Ｂ”分布の間には読み出し電圧ＶＣＧ＿ＢＲが、“Ｂ”分布と“Ｃ”
分布の間には読み出し電圧ＶＣＧ＿ＣＲが設定される。
The read voltage V by the page to be read (which means “upper page” in this case)
cgrv is different. In the example shown in FIG. 7, the read voltage Vcgrv is set between the respective threshold distributions. For example, the read voltage VCG_AR is between the “E” distribution and the “A” distribution.
However, the read voltage VCG_BR is between the “A” distribution and the “B” distribution.
A read voltage VCG_CR is set between the distributions.
（消去動作）
消去動作は、例えば、ブロック単位で行われる。制御回路５は図６の「消去」に示した
電圧を印加する。その結果、ワード線ＷＬｓとメモリセルＭＣのチャネルとの間の電位差
が大きくなり、電荷蓄積層ＦＧに蓄積された電荷がｐ型ウェル領域に引き抜かれる。メモ
リセルＭＣのデータを消去したく無い場合は、ワード線を非選とし、非選択ワード線ＷＬ
ｎｓをフローティング状態とする。その結果、非選択ワード線ＷＬｎｓはブースト効果に
より上昇し、非選択ワード線ＷＬｎｓとメモリセルＭＣのチャネルとの間の電位差は小さ
くなる。よって、電荷蓄積層ＦＧに蓄積された電荷は殆どｐ型ウェル領域に引き抜かれな
い。消去動作後、ブロック内の全てのメモリセルＭＣのしきい値電圧は、図７の“Ｅ”分
布になる。
(Erase operation)
The erase operation is performed in units of blocks, for example. The
Let ns be in a floating state. As a result, the unselected word line WLns rises due to the boost effect, and the potential difference between the unselected word line WLns and the channel of the memory cell MC becomes small. Therefore, the charge accumulated in the charge accumulation layer FG is hardly extracted to the p-type well region. After the erase operation, the threshold voltages of all the memory cells MC in the block have the “E” distribution in FIG.
（第１の実施形態）
ここで、ホストまたはメモリコントローラＨＭが読み出したい読み出しデータは１ペー
ジよりも小さい場合がある。この場合であっても、ホストまたはメモリコントローラＨＭ
からＮＡＮＤ型フラッシュメモリ１００に読み出しコマンドが送付された場合、ＮＡＮＤ
型フラッシュメモリ１００は、メモリセルＭＣから１ページ分のデータを読み出し、１ペ
ージのデータをページバッファＰ−ＢＵＦに保持する。その後、ページバッファＰ−ＢＵ
Ｆに保持した１ページ分のデータをデータキャッシュＤ−ＣＡＳＨに移動する。その後、
ページバッファＰ−ＢＵＦからホストまたはメモリコントローラＨＭに１ページよりも小
さい読み出しデータを送付する。
(First embodiment)
Here, the read data that the host or the memory controller HM desires to read may be smaller than one page. Even in this case, the host or memory controller HM
When a read command is sent to the
The
The data for one page held in F is moved to the data cache D-CASH. after that,
Read data smaller than one page is sent from the page buffer P-BUF to the host or the memory controller HM.
すなわち、ＮＡＮＤ型フラッシュメモリ１００は不要なデータもデータキャッシュＤ−
ＣＡＳＨに保持している。このため、ＮＡＮＤ型フラッシュメモリ１００に不要な消費電
流が流れてしまう。そこで、第１の実施形態では、ページバッファＰ−ＢＵＦに保持した
１ページ分のデータのうち読み出しデータを含む一部のデータのみをデータキャッシュＤ
−ＣＡＳＨに移動させる。
In other words, the
It is held in CASH. For this reason, unnecessary current consumption flows in the
-Move to CASH.
図８に、第１の実施形態に係るメモリシステム１０００（ホストまたはメモリコントロ
ーラＨＭとＮＡＮＤ型フラッシュメモリ１００）の読み出し動作のフローチャートの一例
を示す。また、図９に第１の実施形態に係るＮＡＮＤ型不揮発性メモリ１００のデータ読
み出し動作の概略図の一例を示す。
FIG. 8 shows an example of a flowchart of a read operation of the memory system 1000 (host or memory controller HM and NAND flash memory 100) according to the first embodiment. FIG. 9 shows an example of a schematic diagram of a data read operation of the NAND
ホストまたはメモリコントローラＨＭはＮＡＮＤ型フラッシュメモリ１００に第１読み
出しコマンドを送付する（Ｈ１１）。ここで、第１読み出しコマンドは、例えば、“０Ｆ
ｈ“コマンドと”３０ｈ“コマンド、およびこれらのコマンドに挟まれたアドレスＡＤＤ
を有している。ここで、アドレスＡＤＤは図２のビット線方向（図９のＸ方向）における
アドレスＡＤＤを示すカラムアドレスaddress(col)と図２のワード線方向（図９のＹ方向
）におけるアドレスＡＤＤを示すおけるロウアドレスaddress(row)を有している。ここで
、ＮＡＮＤ型フラッシュメモリ１００はデータ入力ピンの数が少ないため、アドレスＡＤ
Ｄは複数回に分けて入力される場合がある（図中の”דという表現で示している）。
The host or memory controller HM sends a first read command to the NAND flash memory 100 (H11). Here, the first read command is, for example, “0F
h “command” and “30h” command, and address ADD between these commands
have. Here, the address ADD can indicate the column address address (col) indicating the address ADD in the bit line direction (X direction in FIG. 9) in FIG. 2 and the address ADD in the word line direction (Y direction in FIG. 9) in FIG. It has a row address address (row). Here, since the
D may be input in a plurality of times (indicated by the expression “x” in the figure).
ここでロウアドレスaddress(row)は選択するワード線ＷＬ（以降選択ワード線ＷＬｓと
称する）を指定している。すなわち、ロウアドレスaddress(row)は選択する選択ページＰ
Ｇｓを指定している。また、カラムアドレスaddress(col)はホストまたはメモリコントロ
ーラＨＭに送付するデータが記憶されたメモリセルＭＣに接続される最初のデータキャッ
シュＤ−ＣＡＳＨを指定している。
Here, the row address address (row) designates a selected word line WL (hereinafter referred to as a selected word line WLs). That is, the row address address (row) is the selected page P to be selected.
Gs is specified. The column address address (col) designates the first data cache D-CASH connected to the memory cell MC in which data to be sent to the host or the memory controller HM is stored.
このカラムアドレスaddress(col)は、データが出力される順において、データが最初に
外部に出力されるカラムからの本数で規定することができる。例えば、図９において、デ
ータキャッシュＤ−ＣＡＳＨ（０）に対応するカラムである。また、それぞれのカラムに
アドレスを割り付けて、アドレスレジスタなどを用いてデコードすることも可能である。
The column address address (col) can be defined by the number of columns from the column to which data is first output in the order in which the data is output. For example, in FIG. 9, the column corresponds to the data cache D-CASH (0). It is also possible to assign an address to each column and decode using an address register or the like.
また、ＮＡＮＤ型フラッシュメモリ１００はデータ入力ピンの数が少ないため、制御回
路５はデータキャッシュＤ−ＣＡＳＨに保持されたデータを複数回に分けて出力する。例
えば、図９に示す例では、Ｘ軸方向において左側のデータキャッシュＤ−ＣＡＳＨから順
に外部にデータが出力される。すなわち、「最初のデータキャッシュＤ−ＣＡＳＨ」とは
、データキャッシュＤ−ＣＡＳＨに保持されたデータがホストまたはメモリコントローラ
ＨＭに出力される順序において、最初にデータが出力されるデータキャッシュＤ−ＣＡＳ
を意味する。
Further, since the
Means.
例えば、ホストまたはメモリコントローラＨＭが読み出したいデータは、図９において
、選択ページＰＧｓのうち、指定領域ＰＧｓｏの部分に属するメモリセルＭＣに記憶され
ている。この指定領域ＰＧｓｏに属するメモリセルＭＣはビット線ＢＬｋ〜ビット線ＢＬ
ｐに接続されている。なお、ｋは２以上かつｍより小さい自然数であり、ｐはｋより大き
くｍより小さい自然数である。
For example, data to be read by the host or the memory controller HM is stored in the memory cell MC belonging to the portion of the designated area PGso in the selected page PGs in FIG. The memory cells MC belonging to the designated region PGso are bit lines BLk to BL.
connected to p. Note that k is a natural number greater than or equal to 2 and smaller than m, and p is a natural number greater than k and smaller than m.
ＮＡＮＤ型フラッシュメモリ１００は、第１読み出しコマンドを受け取ると、制御回路
５がアドレスＡＤＤに基づいて、選択ページＰＧｓを決定し、選択ページＰＧｓに対応す
る選択ワード線ＷＬｓに接続されるメモリセルＭＣからデータを読み出す（Ｎ１１）。こ
こで、メモリセルＭＣから１ページ分のデータが同時に読み出される。なお、データはセ
ンスアンプ回路ＳＡにて検知され、センスアンプ回路ＳＡに一時的に保存することができ
る。ここで、図９においてデータを検知したセンスアンプ回路ＳＡを斜線で示す。
When the
続いて、制御回路５は、メモリセルＭＣから読み出された１ページ分のデータをページ
バッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｍ）に保持する（Ｎ１２）。ここで、図９にお
いてデータが保持されたページバッファＰ−ＢＵＦを斜線で示す。
Subsequently, the
続いて、制御回路５は、ページバッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｍ）に保持さ
れたデータのうち、カラムアドレスaddress(col)以降のカラムアドレスに対応するデータ
キャッシュＤ−ＣＡＳＨ（ｋ）〜データキャッシュＤ−ＣＡＳＨ（ｍ）のみに、ページバ
ッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｍ）からデータを移動、または、コピーする（Ｎ
１３）。ここで、図９においてデータが保持されたデータキャッシュＤ−ＣＡＳＨを斜線
で示す。すなわち、制御回路５は、複数のページバッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ
（ｍ）に保持されたデータのうち一部のデータを複数のデータキャッシュＤ−ＣＡＳＨ（
ｋ）〜データキャッシュＤ−ＣＡＳＨ（ｍ）に移動すると言える。
Subsequently, the
13). Here, in FIG. 9, the data cache D-CASH in which data is held is indicated by hatching. That is, the
A part of the data held in (m) is transferred to a plurality of data caches D-CASH (
k) to data cache D-CASH (m).
ここで、制御回路５は、ページバッファＰ−ＢＵＦからデータが移動されないデータキ
ャッシュＤ−ＣＡＳＨ（０）〜Ｄ−ＣＡＳＨ（ｋ−１）にダミーデータを保持することが
できる。ここで、ダミーデータは“０”データ、“１”データのうち、データキャッシュ
Ｄ−ＣＡＳＨが保持したときに消費電流が小さいデータにすることができる。また、制御
回路５は、消費電流を小さくするため、データキャッシュＤ−ＣＡＳＨ（０）〜Ｄ−ＣＡ
ＳＨ（ｋ−１）をオフ状態することもできる。
Here, the
SH (k-1) can also be turned off.
続いて、ホストまたはメモリコントローラＨＭは、第１読み出しコマンド送付から所定
期間（メモリセルＭＣから読み出したデータがデータキャッシュに保持されている状態に
なるまでの期間）の経過後にリードイネーブル信号／ＲＥを送付する（Ｈ１２）。
Subsequently, the host or the memory controller HM sends the read enable signal / RE after the elapse of a predetermined period (the period until the data read from the memory cell MC is held in the data cache) after the first read command is sent. Send (H12).
ＮＡＮＤ型フラッシュメモリ１００は、リードイネーブル信号／ＲＥを受け取ると、カ
ラムアドレスaddress(col)に対応するデータキャッシュＤ−ＣＡＳ（ｋ）から出力ピンの
数（例えば８個）のデータをバッファ４から読み出しデータとして出力する（Ｎ１４）。
When the
ホストまたはメモリコントローラＨＭは、ＮＡＮＤ型フラッシュメモリ１００から出力
された読み出しデータを受け取る（Ｈ１３）。ここで、ホストまたはメモリコントローラ
ＨＭは、データキャッシュＤ−ＣＡＳ（ｐ）のデータを受け取るまで、ＮＡＮＤ型フラッ
シュメモリ１００に対してリードイネーブル信号／ＲＥを送付する（Ｈ１２）。すなわち
、メモリシステムは、ＮＡＮＤ型フラッシュメモリ１００に対して要求したデータが揃う
までＨ１２、Ｎ１４、Ｈ１３の動作を繰り返すといえる。
The host or memory controller HM receives the read data output from the NAND flash memory 100 (H13). Here, the host or memory controller HM sends a read enable signal / RE to the
（効果）
第１の実施形態に係るメモリシステム１０００の効果を図１０、１１に示す比較例との
比較において説明する。
(effect)
The effect of the
図１０に、比較例に係るメモリシステム１００Ｈの読み出し動作のフローチャートの一
例を示す。また、図１１に比較例に係るＮＡＮＤ型不揮発性メモリ１０Ｈのデータ読み出
し動作の概略図の一例を示す。なお、第１の実施形態と同様の動作はその説明を省略する
。
FIG. 10 shows an example of a flowchart of a read operation of the memory system 100H according to the comparative example. FIG. 11 shows an example of a schematic diagram of a data read operation of the NAND nonvolatile memory 10H according to the comparative example. Note that description of operations similar to those of the first embodiment is omitted.
ホストまたはメモリコントローラＨＭはＮＡＮＤ型フラッシュメモリ１０Ｈに読み出し
コマンドを送付する（Ｈ１）。ここで、読み出しコマンドは、例えば、“００ｈ“コマン
ドと”３０ｈ“コマンド、およびこれらのコマンドに挟まれたアドレスＡＤＤを有してい
る。その後、Ｎ２の動作までは、第１の実施形態と同様であるため説明を省略する。
The host or memory controller HM sends a read command to the NAND flash memory 10H (H1). Here, the read command has, for example, a “00h” command and a “30h” command, and an address ADD sandwiched between these commands. Thereafter, the operations up to N2 are the same as those in the first embodiment, and thus the description thereof is omitted.
次に、制御回路は、ページバッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｍ）に保持された
データを全て、対応するデータキャッシュＤ−ＣＡＳＨ（０）〜データキャッシュＤ−Ｃ
ＡＳＨ（ｍ）にデータを移動、または、コピーする（Ｎ３）。ここで、図１１においてデ
ータが保持されたデータキャッシュＤ−ＣＡＳＨを斜線で示す。すなわち、制御回路５は
、複数のページバッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｍ）に保持されたデータのうち
全てのデータ（１ページ分のデータ）を複数のデータキャッシュＤ−ＣＡＳＨ（０）〜デ
ータキャッシュＤ−ＣＡＳＨ（ｍ）に移動すると言える。その後の動作は、第１の実施形
態と同様であるため説明を省略する。
Next, the control circuit sets all the data held in the page buffers P-BUF (0) to P-BUF (m) to the corresponding data cache D-CASH (0) to data cache DC.
Data is moved or copied to ASH (m) (N3). Here, in FIG. 11, the data cache D-CASH in which data is held is indicated by hatching. That is, the
すなわち、比較例においては、ホストまたはメモリコントローラＨＭが要求していない
データが保持されているデータキャッシＤ−ＣＡＳＨ（０）〜（ｋ−１）にもページバッ
ファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｋ−１）からデータが移動等されている。その結果
、データキャッシＤ−ＣＡＳＨ（０）〜（ｋ−１）へのデータ移動及びデータ保持により
不要な消費電流が流れてしまう。
That is, in the comparative example, the page buffers P-BUF (0) to P- are also stored in the data caches D-CASH (0) to (k-1) in which data not requested by the host or the memory controller HM is held. Data is moved from BUF (k-1). As a result, unnecessary current consumption flows due to data movement and data retention to the data cache D-CASH (0) to (k-1).
一方、第１の実施形態においては、ホストまたはメモリコントローラＨＭが要求してい
ないデータが保持されているデータキャッシＤ−ＣＡＳＨ（０）〜（ｋ−１）には、ペー
ジバッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｋ−１）からデータが移動等されない。その
結果、データキャッシＤ−ＣＡＳＨ（０）〜（ｋ−１）へのデータ移動及びデータ保持に
よる不要な消費電流を削減することが可能である。
On the other hand, in the first embodiment, the page cache P-BUF (0) is stored in the data cache D-CASH (0) to (k−1) in which data not requested by the host or the memory controller HM is held. ) To P-BUF (k-1), data is not moved. As a result, it is possible to reduce unnecessary current consumption due to data movement and data retention to the data cache D-CASH (0) to (k-1).
よって、ＮＡＮＤ型フラッシュメモリ１００、及び、メモリシステム１０００の消費電
流を低減することができる。
Therefore, current consumption of the
（第２の実施形態）
第２の実施形態に係るＮＡＮＤ型フラッシュメモリ２００、及び、メモリシステム２０
００を、図１２、１３を用いて説明する。
(Second Embodiment)
NAND flash memory 200 and memory system 20 according to the second embodiment
00 will be described with reference to FIGS.
図１２に、第２の実施形態に係るメモリシステム２０００（ホストまたはメモリコント
ローラＨＭとＮＡＮＤ型フラッシュメモリ２００）の読み出し動作のフローチャートの一
例を示す。また、図１３に第１の実施形態に係るＮＡＮＤ型不揮発性メモリ２００のデー
タ読み出し動作の概略図の一例を示す。なお、第１の実施形態と同様の動作はその説明を
省略する。
FIG. 12 shows an example of a flowchart of a read operation of the memory system 2000 (host or memory controller HM and NAND flash memory 200) according to the second embodiment. FIG. 13 shows an example of a schematic diagram of a data read operation of the NAND nonvolatile memory 200 according to the first embodiment. Note that description of operations similar to those of the first embodiment is omitted.
第２の実施形態においては、１ページの単位を分割してそれぞれの領域に属するデータ
キャッシュＤ−ＣＡＳに領域アドレスを割り当てるものである。すなわち、図１３に示す
ように、データキャッシュＤ−ＣＡＳ（０）〜Ｄ−ＣＡＳ（ｍ）は１６個の領域ＡＲに分
割され、それぞれの領域“０”〜“１６”に対して領域アドレス“０ｈ“、”１ｈ“、・
・・”Fｈ“が割り付けられている。１つの領域に属するデータキャッシュＤ−ＣＡＳの
数は、例えば、１ページを１６ｋｂｉｔとした場合、それぞれ１ｋ個である。なお、領域
の分割数は１６個に限られない。
In the second embodiment, the unit of one page is divided and an area address is assigned to the data cache D-CAS belonging to each area. That is, as shown in FIG. 13, the data caches D-CAS (0) to D-CAS (m) are divided into 16 areas AR, and the area address “0” to “16” is assigned to the area address “0”. 0h "," 1h ",
・ ・ "Fh" is assigned. The number of data caches D-CAS belonging to one area is, for example, 1k when one page is 16 kbits. Note that the number of divisions of the region is not limited to 16.
ここで、図１３に示すように、例えば、ホストまたはメモリコントローラＨＭはＮＡＮ
Ｄ型フラッシュメモリ２００の選択ページＰＧｓの領域ＡＲ“１”〜ＡＲ“３”に属する
メモリセルＭＣに記憶されたデータを要求している。データ出力順において、領域ＡＲ“
１”の最初のデータキャッシュをデータキャッシュＤ−ＣＡＳＨ（ｋ）とし、領域ＡＲ“
３”の最後のデータキャッシュをデータキャッシュＤ−ＣＡＳＨ（ｐ）とする。ここで、
ｋ、ｍ及びｐは自然数であり、１＜ｋ＜ｐ＜ｍの関係を有する。
Here, as shown in FIG. 13, for example, the host or the memory controller HM is NAN.
Data stored in the memory cells MC belonging to the areas AR “1” to AR “3” of the selected page PGs of the D-type flash memory 200 is requested. In the data output order, the area AR “
The first data cache of 1 ″ is the data cache D-CASH (k), and the area AR “
The last data cache of 3 ″ is a data cache D-CASH (p). Here,
k, m, and p are natural numbers and have a relationship of 1 <k <p <m.
図１２に示すように、ホストまたはメモリコントローラＨＭはＮＡＮＤ型フラッシュメ
モリ２００に第２読み出しコマンドを送付する（Ｈ２１）。ここで、第２読み出しコマン
ドは、例えば、“０Ｆｈ“コマンドと”３０ｈ“コマンド、およびこれらのコマンドに挟
まれた領域指定アドレスを有している。
As shown in FIG. 12, the host or memory controller HM sends a second read command to the NAND flash memory 200 (H21). Here, the second read command has, for example, a “0Fh” command and a “30h” command, and an area designation address sandwiched between these commands.
ここで、領域指定アドレスaddress (xxxx 0000〜1111) - address(xxx1 xxx2)はページ
バッファＰ−ＢＵＦからデータキャッシュＤ−ＣＡＳＨにデータを移動する領域指定アド
レスに相当する。ここで、領域指定アドレスの前半の“address(xxxx 0000〜1111)”は１
ページを１６分割して、領域アドレス“０ｈ“、”１ｈ“、・・・”Fｈ“に対して、ア
ドレス”００００“、”０００１“・・・”１１１０“、”１１１１“を割り付けること
を意味している。次に、領域指定アドレス後半の”- address(xxx1 xxx2)“は第１領域ア
ドレス数及び第１スタート領域アドレスを有している。xxx1に第１領域アドレス数を指定
し、xxx2に第１スタート領域アドレスを指定する。例えば、ホストまたはメモリコントロ
ーラＨＭが選択ページＰＧｓの領域アドレス“１ｈ”〜“３ｈ”に属するメモリセルＭＣ
のデータを要求している場合、カラムアドレスaddress (xxxx 0000〜1111) -address(001
0 0001)と指定する。なお、このカラムアドレスの指定方法は一例であり、異なる指定方
法も可能である。
Here, the area designation address address (xxxx 0000 to 1111) -address (xxx1 xxx2) corresponds to the area designation address for moving data from the page buffer P-BUF to the data cache D-CASH. Here, “address (xxxx 0000 to 1111)” in the first half of the area designation address is 1.
This means that the page is divided into 16 and the addresses “0000”, “0001”... “1110”, “1111” are assigned to the area addresses “0h”, “1h”,. doing. Next, “-address (xxx1 xxx2)” in the latter half of the area designation address has the first area address number and the first start area address. Designate the number of first area addresses in xxx1, and designate the first start area address in xxx2. For example, the memory cell MC to which the host or the memory controller HM belongs to the area addresses “1h” to “3h” of the selected page PGs
Column data address (xxxx 0000 to 1111) -address (001
0 0001). Note that this column address designation method is merely an example, and different designation methods are possible.
上記例では、第１スタート領域アドレスは、データキャッシュＤ−ＣＡＳのうち保持さ
れたデータが最初にホストまたはメモリコントローラＨＭに出力されるデータキャッシュ
Ｄ−ＣＡＳ（ｋ）が属する領域ＡＲ“１”である。また、第１領域アドレス数は、第１ス
タート領域アドレス“１ｈ”から連続してデータキャッシュに保持されたデータを出力さ
せる領域の数「２」である。その後、Ｎ２２の動作までは、第１の実施形態と同様である
ため説明を省略する。
In the above example, the first start area address is the area AR “1” to which the data cache D-CAS (k) to which the data held in the data cache D-CAS is first output to the host or the memory controller HM belongs. is there. The number of first area addresses is the number of areas “2” for outputting data held in the data cache continuously from the first start area address “1h”. Thereafter, the operations up to N22 are the same as those in the first embodiment, and thus the description thereof is omitted.
次に、制御回路５は、ページバッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｍ）に保持され
たデータのうち、領域アドレス“１”〜“３”に対応するデータキャッシュＤ−ＣＡＳＨ
（ｋ）〜データキャッシュＤ−ＣＡＳＨ（ｐ）のみに、ページバッファＰ−ＢＵＦ（０）
〜Ｐ−ＢＵＦ（ｍ）からデータを移動、または、コピーする（Ｎ２３）。ここで、図１３
においてデータが保持されたデータキャッシュＤ−ＣＡＳＨを斜線で示す。すなわち、制
御回路５は、複数のページバッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｍ）に保持されたデ
ータのうち一部のデータを複数のデータキャッシュＤ−ＣＡＳＨ（ｋ）〜データキャッシ
ュＤ−ＣＡＳＨ（ｍ）に移動すると言える。
Next, the
(K) to page buffer P-BUF (0) only in data cache D-CASH (p)
Data is moved or copied from P-BUF (m) (N23). Here, FIG.
The data cache D-CASH in which data is held is indicated by hatching. That is, the
ここで、制御回路５は、ページバッファＰ−ＢＵＦからデータが移動されないデータキ
ャッシュＤ−ＣＡＳＨ（０）〜Ｄ−ＣＡＳＨ（ｋ−１）、Ｄ−ＣＡＳ（ｐ＋１）〜Ｄ−Ｃ
ＡＳ（ｍ）にダミーデータを保持することができる。ここで、ダミーデータは“０”デー
タ、“１”データのうち、データキャッシュＤ−ＣＡＳＨが保持したときに消費電流が小
さいデータにすることができる。また、制御回路５は、消費電流を小さくするため、デー
タキャッシュＤ−ＣＡＳＨ（０）〜Ｄ−ＣＡＳＨ（ｋ−１）をオフ状態することもできる
。
Here, the
Dummy data can be held in AS (m). Here, the dummy data can be data that consumes less current when the data cache D-CASH holds the data among “0” data and “1” data. The
その後は第１の実施形態と同様の動作であるため説明を省略する。 After that, the operation is the same as that of the first embodiment, and a description thereof will be omitted.
（効果）
第２の実施形態も第１の実施形態と同様に、ＮＡＮＤ型フラッシュメモリ２００、及び
、メモリシステム２０００の消費電流を低減することができる。
(effect)
Similarly to the first embodiment, the second embodiment can reduce the current consumption of the NAND flash memory 200 and the memory system 2000.
また、ＮＡＮＤ型フラッシュメモリ２００はホストまたはメモリコントローラＨＭが要
求した読み出しデータのみデータキャッシュに保持している。すなわち、最後にホストま
たはメモリコントローラＨＭに出力されるデータキャッシュＤ−ＣＡＳＨ（ｐ）以降のペ
ージバッファＤ−ＣＡＳＨ（ｐ＋１）〜（ｍ）にはページバッファＰ−ＢＵＦからデータ
が移動されない。その結果、さらに消費電流を低減することができる。
The NAND flash memory 200 holds only read data requested by the host or the memory controller HM in the data cache. That is, data is not moved from the page buffer P-BUF to the page buffers D-CASH (p + 1) to (m) after the data cache D-CASH (p) that is finally output to the host or the memory controller HM. As a result, current consumption can be further reduced.
また、領域アドレスを定義することにより簡易にデータキャッシュＤ−ＣＡＳＨの選択
を行うことができる。
Further, the data cache D-CASH can be easily selected by defining the area address.
（第３の実施形態）
第３の実施形態に係るＮＡＮＤ型フラッシュメモリ３００、及び、メモリシステム３０
００を、図１４、１５を用いて説明する。
(Third embodiment)
NAND flash memory 300 and
00 will be described with reference to FIGS.
図１４に、第３の実施形態に係るメモリシステム３０００（ホストまたはメモリコント
ローラＨＭとＮＡＮＤ型フラッシュメモリ３００）の読み出し動作のフローチャートの一
例を示す。また、図１５に第１の実施形態に係るＮＡＮＤ型不揮発性メモリ３００のデー
タ読み出し動作の概略図の一例を示す。なお、第１及び第２の実施形態と同様の動作はそ
の説明を省略する。
FIG. 14 shows an example of a flowchart of a read operation of the memory system 3000 (host or memory controller HM and NAND flash memory 300) according to the third embodiment. FIG. 15 shows an example of a schematic diagram of a data read operation of the NAND nonvolatile memory 300 according to the first embodiment. Note that description of operations similar to those in the first and second embodiments is omitted.
第３の実施形態においては、１ページの単位を分割してそれぞれの領域に属するデータ
キャッシュＤ−ＣＡＳに領域アドレスを割り当てるものである。また、図１５に示すよう
に、例えば、ホストまたはメモリコントローラＨＭはＮＡＮＤ型フラッシュメモリ３００
の選択ページＰＧｓの領域ＡＲ“１”〜ＡＲ“３”及び領域ＡＲ“８”〜ＡＲ“１１”に
属するメモリセルＭＣに記憶されたデータを要求している。すなわち、第３の実施形態は
、１ページにおいて連続する領域が２つ以上存在する場合の例である。
In the third embodiment, the unit of one page is divided and an area address is assigned to the data cache D-CAS belonging to each area. Further, as shown in FIG. 15, for example, the host or the memory controller HM includes a NAND flash memory 300.
The data stored in the memory cells MC belonging to the areas AR “1” to AR “3” and the areas AR “8” to AR “11” of the selected page PGs is requested. That is, the third embodiment is an example in the case where two or more continuous regions exist in one page.
ここで、データ出力順において、領域ＡＲ“１”の最初のデータキャッシュをデータキ
ャッシュＤ−ＣＡＳＨ（ｋ）とし、領域ＡＲ“３”の最後のデータキャッシュをデータキ
ャッシュＤ−ＣＡＳＨ（ｐ）とする。領域ＡＲ“８”の最初のデータキャッシュをデータ
キャッシュＤ−ＣＡＳＨ（ｑ）とし、領域ＡＲ“１１”の最後のデータキャッシュをデー
タキャッシュＤ−ＣＡＳＨ（ｒ）とする。ここで、ｋ、ｍ、ｐ、ｑ及びｒは自然数であり
、１＜ｋ＜ｐ＜ｑ＜ｒ＜ｍの関係を有する。
Here, in the data output order, the first data cache in the area AR “1” is the data cache D-CASH (k), and the last data cache in the area AR “3” is the data cache D-CASH (p). . The first data cache in area AR “8” is defined as data cache D-CASH (q), and the last data cache in area AR “11” is defined as data cache D-CASH (r). Here, k, m, p, q, and r are natural numbers and have a relationship of 1 <k <p <q <r <m.
図１４に示すように、ホストまたはメモリコントローラＨＭはＮＡＮＤ型フラッシュメ
モリ３００に第３読み出しコマンドを送付する（Ｈ３１）。ここで、第３読み出しコマン
ドは、例えば、“０Ｆｈ“コマンドと”３０ｈ“コマンド、およびこれらのコマンドに挟
まれた領域指定アドレスを有している。
As shown in FIG. 14, the host or memory controller HM sends a third read command to the NAND flash memory 300 (H31). Here, the third read command has, for example, a “0Fh” command and a “30h” command, and an area designation address sandwiched between these commands.
ここで、領域指定アドレスaddress (xxx1 xxx2)- address (xxx3 xxx4)はページバッフ
ァＰ−ＢＵＦからデータキャッシュＤ−ＣＡＳＨにデータを移動する領域のアドレスに相
当する。ここで、領域指定アドレスの前半“address(xxx1 xxx2)”は第１領域アドレス数
及び第１スタート領域アドレスを有している。xxx1に第１領域アドレス数を指定し、xxx2
に第１スタート領域アドレスを指定する。領域指定アドレスの後半“address(xxx3 xxx4)
”は第２領域アドレス数及び第２スタート領域アドレスを有している。xxx3に第２領域ア
ドレス数を指定し、xxx4に第２スタート領域アドレスを指定する。
Here, area designation addresses address (xxx1 xxx2) -address (xxx3 xxx4) correspond to addresses of areas where data is moved from the page buffer P-BUF to the data cache D-CASH. Here, the first half “address (xxx1 xxx2)” of the area designation address has the first area address number and the first start area address. Specify the number of first area addresses in xxx1, xxx2
The first start area address is designated as. The second half of the area specification address “address (xxx3 xxx4)
"Has a second area address number and a second start area address. The second area address number is designated in xxx3 and the second start area address is designated in xxx4.
例えば、ホストまたはメモリコントローラＨＭが選択ページＰＧｓの領域アドレス“１
ｈ”〜“３ｈ”及び、選択ページＰＧｓの領域アドレス“８ｈ”〜“Ｂｈ”に属するメモ
リセルＭＣのデータを要求している場合、領域アドレスaddress(0010 0001)- address(00
11 1000)と指定する。なお、このカラムアドレスの指定方法は一例であり、異なる指定方
法も可能である。
For example, the host or the memory controller HM has the area address “1” of the selected page PGs.
When requesting data of memory cells MC belonging to h ”to“ 3h ”and the area addresses“ 8h ”to“ Bh ”of the selected page PGs, the area address address (0010 0001) −address (00
11 1000). Note that this column address designation method is merely an example, and different designation methods are possible.
上記例では、第１スタート領域アドレスは、データキャッシュＤ−ＣＡＳのうち保持さ
れたデータが最初にホストまたはメモリコントローラＨＭに出力されるデータキャッシュ
Ｄ−ＣＡＳ（ｋ）が属する領域ＡＲ“１”である。また、第１領域アドレス数は、第１ス
タート領域アドレス“１ｈ”から連続してデータキャッシュに保持されたデータを出力さ
せる領域の数「２」である。この第１スタート領域アドレス及び第１領域アドレス数で指
定される領域を第１連続指定領域ＰＧｓｏ１とする。
In the above example, the first start area address is the area AR “1” to which the data cache D-CAS (k) to which the data held in the data cache D-CAS is first output to the host or the memory controller HM belongs. is there. The number of first area addresses is the number of areas “2” for outputting data held in the data cache continuously from the first start area address “1h”. The area designated by the first start area address and the first area address number is defined as a first continuous designation area PGso1.
また、第２スタート領域アドレスデータは、データキャッシュＤ−ＣＡＳのうち保持さ
れたデータが第１連続指定領域ＰＧｓｏ１の次にホストまたはメモリコントローラＨＭに
出力されるデータキャッシュＤ−ＣＡＳ（ｑ）が属する領域ＡＲ“８”である。また、第
２領域アドレス数は、第１スタート領域アドレス“８ｈ”から連続してデータキャッシュ
に保持されたデータを出力させる領域の数「３」である。なお、第２スタート領域アドレ
ス及び第２領域アドレス数で指定される領域を第２連続指定領域ＰＧｓｏ２とする。その
後、Ｎ３２の動作までは、第１の実施形態と同様であるため説明を省略する。
The second start area address data belongs to the data cache D-CAS (q) in which the data held in the data cache D-CAS is output to the host or the memory controller HM next to the first continuous designation area PGso1. This is the area AR “8”. The number of second area addresses is the number of areas “3” for outputting data held in the data cache continuously from the first start area address “8h”. An area designated by the second start area address and the second area address number is defined as a second continuous designation area PGso2. Thereafter, the operations up to N32 are the same as those in the first embodiment, and thus the description thereof is omitted.
次に、制御回路５は、ページバッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｍ）に保持され
たデータのうち、領域アドレス“１ｈ”〜“３ｈ”に対応するデータキャッシュＤ−ＣＡ
ＳＨ（ｋ）〜データキャッシュＤ−ＣＡＳＨ（ｐ）、及び、領域アドレス“８ｈ”〜“Ｂ
ｈ”に対応するデータキャッシュＤ−ＣＡＳＨ（ｑ）〜データキャッシュＤ−ＣＡＳＨ（
ｒ）のみに、ページバッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｍ）からデータを移動、ま
たは、コピーする（Ｎ３３）。ここで、図１５においてデータが保持されたデータキャッ
シュＤ−ＣＡＳＨを斜線で示す。すなわち、制御回路５は、複数のページバッファＰ−Ｂ
ＵＦ（０）〜Ｐ−ＢＵＦ（ｍ）に保持されたデータのうち一部のデータを複数のデータキ
ャッシュＤ−ＣＡＳＨ（ｋ）〜データキャッシュＤ−ＣＡＳＨ（ｐ）、データキャッシュ
Ｄ−ＣＡＳＨ（ｑ）〜データキャッシュＤ−ＣＡＳＨ（ｒ）に移動すると言える。
Next, the
SH (k) to data cache D-CASH (p) and area addresses “8h” to “B”
h ″ corresponding to the data cache D-CASH (q) to the data cache D-CASH (
Only in r), data is moved or copied from the page buffers P-BUF (0) to P-BUF (m) (N33). Here, in FIG. 15, the data cache D-CASH in which data is held is indicated by hatching. That is, the
A part of the data held in UF (0) to P-BUF (m) is transferred to a plurality of data caches D-CASH (k) to data caches D-CASH (p) and data caches D-CASH (q ) To data cache D-CASH (r).
ここで、制御回路５は、ページバッファＰ−ＢＵＦからデータが移動されないデータキ
ャッシュＤ−ＣＡＳＨ（０）〜Ｄ−ＣＡＳＨ（ｋ−１）、Ｄ−ＣＡＳ（ｐ＋１）〜Ｄ−Ｃ
ＡＳ（ｑ−１）、Ｄ−ＣＡＳ（ｒ＋１）〜Ｄ−ＣＡＳ（ｍ）にダミーデータを保持するこ
とができる。ここで、ダミーデータは“０”データ、“１”データのうち、データキャッ
シュＤ−ＣＡＳＨが保持したときに消費電流が小さいデータにすることができる。また、
制御回路５は、消費電流を小さくするため、データキャッシュＤ−ＣＡＳＨ（０）〜Ｄ−
ＣＡＳＨ（ｋ−１）をオフ状態することもできる。
Here, the
Dummy data can be held in AS (q-1), D-CAS (r + 1) to D-CAS (m). Here, the dummy data can be data that consumes less current when the data cache D-CASH holds the data among “0” data and “1” data. Also,
The
CASH (k-1) can also be turned off.
その後は第１の実施形態と同様の動作であるため説明を省略する。 After that, the operation is the same as that of the first embodiment, and a description thereof will be omitted.
（効果）
第３の実施形態も第１及び第２の実施形態と同様に、ＮＡＮＤ型フラッシュメモリ３０
０、及び、メモリシステム３０００の消費電流を低減することができる。
(effect)
In the third embodiment, the
0 and current consumption of the memory system 3000 can be reduced.
また、メモリシステム３０００は、ホストまたはメモリコントローラＨＭが１ページに
おいて複数の連続する領域のデータの読み出しを要求しても、ＮＡＮＤ型フラッシュメモ
リ３００からこのデータを読み出すことができる。
Further, the memory system 3000 can read this data from the NAND flash memory 300 even if the host or the memory controller HM requests to read data in a plurality of continuous areas in one page.
その結果、データ読み出しの自由度を向上させることができる。なお、第３の実施形態
では、連続する領域が２つの場合を例に挙げて説明したが、連続する領域が３以上であっ
ても対応することができる。
As a result, the degree of freedom of data reading can be improved. In the third embodiment, the case where there are two continuous regions has been described as an example. However, even if there are three or more continuous regions, it can be dealt with.
（第４の実施形態）
第４の実施形態に係るＮＡＮＤ型フラッシュメモリ４００、及び、メモリシステム４０
００を、図１６、１７を用いて説明する。
(Fourth embodiment)
NAND flash memory 400 and memory system 40 according to the fourth embodiment
00 will be described with reference to FIGS.
図１６に、第４の実施形態に係るメモリシステム４０００（ホストまたはメモリコント
ローラＨＭとＮＡＮＤ型フラッシュメモリ４００）の読み出し動作のフローチャートの一
例を示す。また、図１７に第１の実施形態に係るＮＡＮＤ型不揮発性メモリ４００のデー
タ読み出し動作の概略図の一例を示す。なお、第１、第２及び第３の実施形態と同様の動
作はその説明を省略する。
FIG. 16 shows an example of a flowchart of a read operation of the memory system 4000 (host or memory controller HM and NAND flash memory 400) according to the fourth embodiment. FIG. 17 shows an example of a schematic diagram of a data read operation of the NAND nonvolatile memory 400 according to the first embodiment. Note that description of operations similar to those of the first, second, and third embodiments is omitted.
第４の実施形態においては、１ページの単位を分割してそれぞれの領域に属するデータ
キャッシュＤ−ＣＡＳを１つの領域とするものである。また、ホストまたはメモリコント
ローラＨＭは、読み出しコマンドにスタート領域アドレス及び領域アドレス数ではなく、
領域の位置を直接指定する。また、図１７に示すように、例えば、ホストまたはメモリコ
ントローラＨＭはＮＡＮＤ型フラッシュメモリ４００の選択ページＰＧｓの領域ＡＲ“１
”、ＡＲ“３”及び領域ＡＲ“８”〜ＡＲ“１０”に属するメモリセルＭＣに記憶された
データを要求している。
In the fourth embodiment, the unit of one page is divided and the data cache D-CAS belonging to each area is made one area. Further, the host or memory controller HM does not use the start area address and the number of area addresses in the read command,
Directly specify the location of the area. As shown in FIG. 17, for example, the host or the memory controller HM has the area AR “1” of the selected page PGs of the NAND flash memory 400.
”, AR“ 3 ”and the data stored in the memory cells MC belonging to the areas AR“ 8 ”to AR“ 10 ”are requested.
ここで、データ出力順において、領域ＡＲ“１”の最初のデータキャッシュをデータキ
ャッシュＤ−ＣＡＳＨ（ｋ）とし最後のデータキャッシュをデータキャッシュＤ−ＣＡＳ
Ｈ（ｐ）とする。領域ＡＲ“３”の最初のデータキャッシュをデータキャッシュＤ−ＣＡ
ＳＨ（ｑ）とし最後のデータキャッシュをデータキャッシュＤ−ＣＡＳＨ（ｒ）とする。
領域ＡＲ“８”の最初のデータキャッシュをデータキャッシュＤ−ＣＡＳＨ（ｓ）とし、
領域ＡＲ“１０”の最後のデータキャッシュをデータキャッシュＤ−ＣＡＳＨ（ｔ）とす
る。ここで、ｋ、ｍ、ｐ、ｑ、ｒ、ｓ及びｔは自然数であり、１＜ｋ＜ｐ＜ｑ＜ｒ＜ｓ＜
ｔ＜ｍの関係を有する。
Here, in the data output order, the first data cache in the area AR “1” is the data cache D-CASH (k), and the last data cache is the data cache D-CAS.
Let H (p). The first data cache in the area AR “3” is used as the data cache D-CA
Let SH (q) be the last data cache, and let the data cache D-CASH (r) be.
The first data cache in area AR “8” is defined as data cache D-CASH (s),
The last data cache in the area AR “10” is defined as a data cache D-CASH (t). Here, k, m, p, q, r, s, and t are natural numbers, and 1 <k <p <q <r <s <.
t <m.
図１６に示すように、ホストまたはメモリコントローラＨＭはＮＡＮＤ型フラッシュメ
モリ４００に第４読み出しコマンドを送付する（Ｈ４１）。ここで、第４読み出しコマン
ドは、例えば、“０Ｆｈ“コマンドと”３０ｈ“コマンド、およびこれらのコマンドに挟
まれた領域指定アドレスを有している。
As shown in FIG. 16, the host or memory controller HM sends a fourth read command to the NAND flash memory 400 (H41). Here, the fourth read command has, for example, a “0Fh” command and a “30h” command, and an area designation address sandwiched between these commands.
ここで、領域指定アドレスaddress (xxx1 xxx2)- address (xxx3 xxx4)はページバッフ
ァＰ−ＢＵＦからデータキャッシュＤ−ＣＡＳＨにデータを移動する領域の場所を“０“
と”１“で示したものである。ここで、領域指定アドレスの前半”address(xxx1 xxx2)“
は領域”７“〜領域“０”の位置を示している。xxx1で領域”７“〜領域“４”の指定を
行い、xxx2で領域”３“〜領域“０”の指定を行う。また、領域指定アドレスの後半“ad
dress(xxx3 xxx4)”は領域”１６“〜領域“８”の位置を示している。xxx1で領域”１６
“〜領域“１３”の指定を行い、xxx2で領域”１２“〜領域“８”の指定を行う。
Here, the area designation address address (xxx1 xxx2) -address (xxx3 xxx4) indicates the location of the area where data is moved from the page buffer P-BUF to the data cache D-CASH “0”.
And "1". Here, the first half of the area specification address “address (xxx1 xxx2)“
Indicates the positions of region "7" to region "0". The area “7” to the area “4” is designated by xxx1, and the area “3” to the area “0” is designated by xxx2. Also, the second half “ad” of the area designation address
“dress (xxx3 xxx4)” indicates the position of area “16” to area “8”.
“˜Region“ 13 ”is designated, and“ xxx2 ”designates“ Region “12” ˜Region “8”.
例えば、ホストまたはメモリコントローラＨＭが選択ページＰＧｓの領域“１”、“３
”及び、選択ページＰＧｓの領域“８”〜“１０”に属するメモリセルＭＣのデータを要
求している場合、領域指定アドレスaddress(0000 1010)- address(0000 0111)と指定する
。なお、このカラムアドレスの指定方法は一例であり、異なる指定方法も可能である。
For example, the host or the memory controller HM may select the areas “1” and “3” of the selected page PGs.
”And when the data of the memory cells MC belonging to the areas“ 8 ”to“ 10 ”of the selected page PGs is requested, the area designation address address (0000 1010) −address (0000 0111) is designated. The column address designation method is an example, and different designation methods are possible.
その後、Ｎ４２の動作までは、第１の実施形態と同様であるため説明を省略する。 Thereafter, the operations up to N42 are the same as those in the first embodiment, and the description thereof will be omitted.
次に、制御回路５は、ページバッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｍ）に保持され
たデータのうち、領域“１”、“３”、“８”〜“１０”に対応するデータキャッシュＤ
−ＣＡＳＨ（ｋ）〜データキャッシュＤ−ＣＡＳＨ（ｐ）、データキャッシュＤ−ＣＡＳ
Ｈ（ｑ）〜データキャッシュＤ−ＣＡＳＨ（ｒ）、及び、データキャッシュＤ−ＣＡＳＨ
（ｓ）〜データキャッシュＤ−ＣＡＳＨ（ｔ）のみに、ページバッファＰ−ＢＵＦ（０）
〜Ｐ−ＢＵＦ（ｍ）からデータを移動、または、コピーする（Ｎ４３）。ここで、図１７
においてデータが保持されたデータキャッシュＤ−ＣＡＳＨを斜線で示す。すなわち、制
御回路５は、複数のページバッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｍ）に保持されたデ
ータのうち一部のデータを複数のデータキャッシュＤ−ＣＡＳＨ（ｋ）〜データキャッシ
ュＤ−ＣＡＳＨ（ｐ）、データキャッシュＤ−ＣＡＳＨ（ｑ）〜データキャッシュＤ−Ｃ
ＡＳＨ（ｒ）、及び、データキャッシュＤ−ＣＡＳＨ（ｓ）〜データキャッシュＤ−ＣＡ
ＳＨ（ｔ）に移動すると言える。
Next, the
-CASH (k) to data cache D-CASH (p), data cache D-CAS
H (q) to data cache D-CASH (r) and data cache D-CASH
(S) to page buffer P-BUF (0) only in data cache D-CASH (t)
Data is moved or copied from P-BUF (m) (N43). Here, FIG.
The data cache D-CASH in which data is held is indicated by hatching. That is, the
ASH (r) and data cache D-CASH (s) to data cache D-CA
It can be said that it moves to SH (t).
ここで、制御回路５は、ページバッファＰ−ＢＵＦからデータが移動されないデータキ
ャッシュＤ−ＣＡＳＨ（０）〜Ｄ−ＣＡＳＨ（ｋ−１）、Ｄ−ＣＡＳ（ｐ＋１）〜Ｄ−Ｃ
ＡＳ（ｑ−１）、Ｄ−ＣＡＳ（ｒ＋１）〜Ｄ−ＣＡＳ（ｓ−１）、Ｄ−ＣＡＳ（ｔ＋１）
〜Ｄ−ＣＡＳ（ｍ）にダミーデータを保持することができる。ここで、ダミーデータは“
０”データ、“１”データのうち、データキャッシュＤ−ＣＡＳＨが保持したときに消費
電流が小さいデータにすることができる。また、制御回路５は、消費電流を小さくするた
め、データキャッシュＤ−ＣＡＳＨ（０）〜Ｄ−ＣＡＳＨ（ｋ−１）、Ｄ−ＣＡＳ（ｐ＋
１）〜Ｄ−ＣＡＳ（ｑ−１）、Ｄ−ＣＡＳ（ｒ＋１）〜Ｄ−ＣＡＳ（ｓ−１）、Ｄ−ＣＡ
Ｓ（ｔ＋１）〜Ｄ−ＣＡＳ（ｍ）をオフ状態することもできる。
Here, the
AS (q-1), D-CAS (r + 1) to D-CAS (s-1), D-CAS (t + 1)
Dummy data can be held in D-CAS (m). Here, the dummy data is “
Of the “0” data and “1” data, the data consumption can be reduced when the data cache D-CASH holds the data cache D-CASH. CASH (0) to D-CASH (k-1), D-CAS (p +
1) to D-CAS (q-1), D-CAS (r + 1) to D-CAS (s-1), D-CA
S (t + 1) to D-CAS (m) can be turned off.
その後は第１の実施形態と同様の動作であるため説明を省略する。 After that, the operation is the same as that of the first embodiment, and a description thereof will be omitted.
（効果）
第４の実施形態も第１〜第３の実施形態と同様に、ＮＡＮＤ型フラッシュメモリ４００
、及び、メモリシステム４０００の消費電流を低減することができる。
(effect)
In the fourth embodiment, similar to the first to third embodiments, the NAND flash memory 400 is used.
And the current consumption of the memory system 4000 can be reduced.
また、メモリシステム４０００は、領域を細かく指定することができる。その結果、デ
ータ読み出しの自由度を向上させることができる。
In addition, the memory system 4000 can specify the area in detail. As a result, the degree of freedom of data reading can be improved.
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示
したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は
、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、
種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の
範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲
に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
As mentioned above, although some embodiment of this invention was described, these embodiment is shown as an example and is not intending limiting the range of invention. These novel embodiments can be implemented in various other forms, and without departing from the spirit of the invention,
Various omissions, replacements, and changes can be made. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the scope of the invention described in the claims and the equivalents thereof. Further, the above-described embodiments can be implemented in combination with each other.
例えば、第１〜第３読み出しコマンドに対応するＮＡＮＤ型フラッシュメモリを具備す
るメモリシステムも実現することができる。また、通常の１ページの全てのデータを読み
出しデータとして出力する読み出しコマンドに加え、第１〜第３読み出しコマンドに対応
するＮＡＮＤ型フラッシュメモリを具備するメモリシステムも実現することができる。
For example, a memory system including a NAND flash memory corresponding to the first to third read commands can also be realized. In addition to a read command for outputting all data of one normal page as read data, a memory system including a NAND flash memory corresponding to the first to third read commands can also be realized.
また、第１の実施形態において、制御回路５はコマンドに指定されたカラムアドレスad
dress(col)から指定本数のみページバッファＰ−ＢＵＦからデータキャッシュＤ−ＣＡＳ
Ｈにデータを移動等させてもよい。その結果、ホストまたはメモリコントローラＨＭから
要求されたデータのみがデータキャッシュＤ−ＣＡＳＨに移動する。よって、メモリシス
テム１０００の消費電流をさらに削減することができる。
In the first embodiment, the
Only the specified number from dress (col) from page buffer P-BUF to data cache D-CAS
Data may be moved to H. As a result, only the data requested from the host or memory controller HM moves to the data cache D-CASH. Therefore, the current consumption of the
１０００、２０００、３０００、４０００…メモリシステム、１００、２００、３００
、４００…ＮＡＮＤ型フラッシュメモリ、ＨＭ…ホストまたはメモリコントローラ、１…
メモリセルアレイ、２…ビット線制御回路、５…制御回路、６…昇圧回路、ＭＣ…メモリ
セル、ＷＬ…ワード線、ＢＬ…ビット線、Ｐ−ＢＵＦ…ページバッファ、Ｄ−ＣＡＳＨ…
データキャッシュ。
1000, 2000, 3000, 4000 ... Memory system, 100, 200, 300
, 400 ... NAND flash memory, HM ... host or memory controller, 1 ...
Memory cell array, 2 ... bit line control circuit, 5 ... control circuit, 6 ... boost circuit, MC ... memory cell, WL ... word line, BL ... bit line, P-BUF ... page buffer, D-CASH ...
Data cache.
Claims (8)
前記複数のメモリセルから読み出したデータを保持する複数の第１バッファと、
外部に出力するデータを記憶する複数のデータキャッシュと、
制御回路と、を具備し、
前記制御回路は、複数のメモリセルからデータを読み出して前記複数の第１バッファに
保持し、外部から入力されたコマンドに応じて前記複数の第１バッファに保持されたデー
タのうち一部のデータを前記複数のデータキャッシュに移動させることを特徴とする半導
体記憶装置。 A memory cell array each having a plurality of memory cells;
A plurality of first buffers for holding data read from the plurality of memory cells;
A plurality of data caches for storing data to be output to the outside;
A control circuit,
The control circuit reads data from a plurality of memory cells and holds the data in the plurality of first buffers, and a part of the data held in the plurality of first buffers in response to an externally input command Is moved to the plurality of data caches.
れた前記複数の第データキャッシュのそれぞれに領域アドレスが割り付けられており、
前記コマンドに、前記複数の第１バッファから前記複数のデータキャッシュにデータを
移動する前記領域アドレスが指定されていることを特徴とする請求項１に記載の不半導体
記憶装置。 The plurality of data caches are divided into n areas (n is a natural number of 2 or more), and an area address is assigned to each of the plurality of divided second data caches,
2. The non-semiconductor memory device according to claim 1, wherein the area address for moving data from the plurality of first buffers to the plurality of data caches is specified in the command.
域アドレス数を有し、
前記第１スタート領域は、前記領域のうち、前記複数のデータキャッシュのうち保持さ
れたデータが最初に前記外部に出力されるデータキャッシュが属する領域であり、
前記第１領域アドレス数は、前記第１スタート領域アドレスから連続して前記複数のデ
ータキャッシュに保持されたデータを出力させる領域の数であることを特徴とする請求項
２に記載の不半導体記憶装置。 The area address specified in the command has a first start area address and a first area address number,
The first start area is an area to which a data cache to which retained data among the plurality of data caches is first output to the outside belongs.
3. The non-semiconductor memory according to claim 2, wherein the number of first area addresses is the number of areas for outputting data held in the plurality of data caches continuously from the first start area address. 4. apparatus.
２領域アドレス数を有し、
前記第２スタート領域アドレスは、前記領域のうち、前記複数のデータキャッシュのう
ち保持されたデータが、前記第１スタート領域アドレス及び前記第１領域アドレス数によ
り指定される領域の次に前記外部に出力されるデータキャッシュが属する領域であり、
前記第２領域アドレス数は、前記第２スタート領域アドレスから連続して前記複数のデ
ータキャッシュに保持されたデータを出力させる領域の数であることを特徴とする請求項
３に記載の不半導体記憶装置。 The area address specified in the command has a second start area address and a second area address number,
In the second start area address, the data held in the plurality of data caches in the area is located outside the area specified by the first start area address and the number of first area addresses. The area to which the output data cache belongs,
4. The non-semiconductor memory according to claim 3, wherein the number of second area addresses is the number of areas to output data held in the plurality of data caches continuously from the second start area address. 5. apparatus.
み出したデータを保持する複数の第１バッファと、外部に出力するデータを記憶する複数
のデータキャッシュと、制御回路とを有する半導体メモリと、
前記半導体メモリを制御するメモリコントローラと、
を具備し、
前記メモリコントローラは、前記半導体メモリに読み出しコマンドを送付し、
前記半導体メモリは、前記読み出しコマンドを受け取ると、前記制御回路は複数のメモ
リセルからデータを読み出して前記前記複数の第１バッファに保持し、前記複数の第１バ
ッファに保持された前記データのうち一部のデータを前記複数のデータキャッシュに移動
させ、前記一部のデータを前記複数のデータキャッシュから前記メモリコントローラにデ
ータを送付することを特徴とするメモリシステム。 A semiconductor having a memory cell array having a plurality of memory cells, a plurality of first buffers for holding data read from the plurality of memory cells, a plurality of data caches for storing data to be output to the outside, and a control circuit Memory,
A memory controller for controlling the semiconductor memory;
Comprising
The memory controller sends a read command to the semiconductor memory;
When the semiconductor memory receives the read command, the control circuit reads data from a plurality of memory cells, holds the data in the plurality of first buffers, and among the data held in the plurality of first buffers A memory system, wherein a part of data is moved to the plurality of data caches, and the part of the data is sent from the plurality of data caches to the memory controller.
前記複数の第１バッファのそれぞれに領域アドレスが割り付けられており、
前記コマンドに、前記複数の第１バッファから前記複数のデータキャッシュにデータを
移動する前記領域アドレスが指定されていることを特徴とする請求項５に記載のメモリシ
ステム。 The plurality of first buffers are divided into n areas (n is a natural number of 2 or more), and an area address is assigned to each of the divided first buffers,
6. The memory system according to claim 5, wherein the area address for moving data from the plurality of first buffers to the plurality of data caches is specified in the command.
域アドレス数を有し、
前記第１スタート領域は、前記領域のうち、前記複数のデータキャッシュのうち保持さ
れたデータが最初に前記メモリコントローラに出力されるデータキャッシュが属する領域
であり、
前記第１領域アドレス数は、前記第１スタート領域アドレスから連続して前記複数のデ
ータキャッシュに保持されたデータを出力させる領域の数であることを特徴とする請求項
６に記載のメモリシステム。 The area address specified in the command has a first start area address and a first area address number,
The first start area is an area to which a data cache in which data held among the plurality of data caches is first output to the memory controller belongs.
The memory system according to claim 6, wherein the number of first area addresses is the number of areas in which data held in the plurality of data caches is continuously output from the first start area address.
２領域アドレス数を有し、
前記第２スタート領域アドレスは、前記領域のうち、前記複数のデータキャッシュのう
ち保持されたデータが、前記第１スタート領域アドレス及び前記第１領域アドレス数によ
り指定される領域の次に前記メモリコントローラに出力されるデータキャッシュが属する
領域であり、
前記第２領域アドレス数は、前記第２スタート領域アドレスから連続して前記複数のデ
ータキャッシュに保持されたデータを出力させる領域の数であることを特徴とする請求項
７に記載のメモリシステム。 The area address specified in the command has a second start area address and a second area address number,
The second start area address is the memory controller after the area in which the data held in the plurality of data caches is designated by the first start area address and the number of first area addresses. To which the data cache output to
8. The memory system according to claim 7, wherein the number of second area addresses is the number of areas for outputting data held in the plurality of data caches continuously from the second start area address.
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|---|---|---|---|
| JP2012236669A JP2014086120A (en) | 2012-10-26 | 2012-10-26 | Semiconductor memory device and memory system using the same |
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| JP2012236669A JP2014086120A (en) | 2012-10-26 | 2012-10-26 | Semiconductor memory device and memory system using the same |
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ID=50789034
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 2012-10-26 JP JP2012236669A patent/JP2014086120A/en active Pending
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