JP2014086120A - Semiconductor memory device and memory system using the same - Google Patents
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Abstract
Description
本発明は、例えば半導体記憶装置その半導体記憶装置を用いたメモリシステムに係り、
特に、半導体記憶装置のデータ読み出しコマンドに関する。
The present invention relates to a semiconductor memory device, for example, a memory system using the semiconductor memory device,
In particular, it relates to a data read command of a semiconductor memory device.
半導体記憶装置、例えば、NAND型フラッシュメモリと、このNAND型フラッシュ
メモリを制御するメモリコントローラを有するメモリシステムが販売されている。ここで
NAND型フラッシュメモリは「ページ」という単位で記憶されたデータを読み出す。例
えば、1ページは16kbit、8kbitなど任意に決めることができる。
A semiconductor memory device, for example, a NAND flash memory and a memory system having a memory controller for controlling the NAND flash memory are on the market. Here, the NAND flash memory reads data stored in units of “pages”. For example, one page can be arbitrarily determined such as 16 kbit or 8 kbit.
しかし、メモリコントローラが読み出したいデータは1ページよりも小さい場合がある
。この場合であってもNAND型フラッシュメモリは1ページのデータをデータキャッシ
ュに保持する。すなわち、NAND型フラッシュメモリは不要なデータもデータキャッシ
ュに保持している。このため、NAND型フラッシュメモリに不要な消費電流が流れてし
まう。
However, the data that the memory controller wants to read may be smaller than one page. Even in this case, the NAND flash memory holds one page of data in the data cache. That is, the NAND flash memory holds unnecessary data in the data cache. For this reason, unnecessary current consumption flows in the NAND flash memory.
本発明は、半導体記憶装置及びこの半導体記憶装置を用いたメモリシステムの消費電流
を低減しようとするものである。
The present invention is intended to reduce the current consumption of a semiconductor memory device and a memory system using the semiconductor memory device.
本発明の半導体記憶装置の態様の一例は、複数のメモリセルをそれぞれ有するメモリセ
ルアレイと、前記複数のメモリセルから読み出したデータを保持する複数の第1バッファ
と、外部に出力するデータを記憶する複数のデータキャッシュと、制御回路と、を具備し
、前記制御回路は、複数のメモリセルからデータを読み出して前記複数の第1バッファに
保持し、外部から入力されたコマンドに応じて前記複数の第1バッファに保持されたデー
タのうち一部のデータを前記複数のデータキャッシュに移動させることを特徴とする。
An example of a semiconductor memory device according to an embodiment of the present invention stores a memory cell array having a plurality of memory cells, a plurality of first buffers holding data read from the plurality of memory cells, and data to be output to the outside. A plurality of data caches, and a control circuit, wherein the control circuit reads data from a plurality of memory cells and holds the data in the plurality of first buffers, and the plurality of data caches according to an externally input command A part of the data held in the first buffer is moved to the plurality of data caches.
また、本発明のメモリシステムの態様の一例は、複数のメモリセルをそれぞれ有するメ
モリセルアレイと、前記複数のメモリセルから読み出したデータを保持する複数の第1バ
ッファと、外部に出力するデータを記憶する複数のデータキャッシュと、制御回路とを有
する半導体メモリと、前記半導体メモリを制御するメモリコントローラと、を具備し、前
記メモリコントローラは、前記半導体メモリに読み出しコマンドを送付し、前記半導体メ
モリは、前記読み出しコマンドを受け取ると、前記制御回路は複数のメモリセルからデー
タを読み出して前記前記複数の第1バッファに保持し、前記複数の第1バッファに保持さ
れた前記データのうち一部のデータを前記複数のデータキャッシュに移動させ、前記一部
のデータを前記複数のデータキャッシュから前記メモリコントローラにデータを送付する
ことを特徴とする。
An example of an aspect of the memory system according to the present invention stores a memory cell array having a plurality of memory cells, a plurality of first buffers that hold data read from the plurality of memory cells, and data to be output to the outside. A plurality of data caches, a semiconductor memory having a control circuit, and a memory controller that controls the semiconductor memory, wherein the memory controller sends a read command to the semiconductor memory, Upon receiving the read command, the control circuit reads data from a plurality of memory cells, holds the data in the plurality of first buffers, and stores some data among the data held in the plurality of first buffers. Move to the plurality of data caches and transfer the partial data to the plurality of data keys. Wherein the sending the data to the memory controller from the Mesh.
以下、本発明の実施の形態について、図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.
先ず、図1乃至図3を用いて、本実施形態に適用される半導体記憶装置をNAND型フ
ラッシュメモリ100の構成を例に挙げて説明する。また、本実施形態に適用されるメモ
リシステム1000をホストまたはメモリコントローラHMとNAND型フラッシュメモ
リ100の組み合わせを例に挙げて説明する。
First, referring to FIGS. 1 to 3, a semiconductor memory device applied to the present embodiment will be described by taking the configuration of the
NAND型フラッシュメモリ100は、データを記憶するメモリセルMCをマトリクス
状に配置してなるメモリセルアレイ1を備えている。このメモリセルアレイ1は、複数の
ビット線BL、複数のワード線WL、共通ソース線CELSRC、及び複数のメモリセル
MCを含む。メモリセルMCは、1つのメモリセルにnビット(nは1以上の自然数)の
データを記憶することができる。
The
メモリセルアレイ1には、ビット線BLの電圧を制御するためのビット線制御回路2、
及びワード線WLの電圧を制御するためのワード線制御回路3が接続されている。
The
A word
ホストまたはメモリコントローラHM(「外部」と称する場合もある)から供給された
NAND型フラッシュメモリ100の動作を制御する各種コマンドCMD、アドレスAD
D、及びデータDTは、バッファ4に入力される。バッファ4に入力された書き込みデー
タは、データ入出力線を介して、ビット線制御回路2によって選択されたビット線BLに
供給される。また、各種コマンドCMDはコマンドレジスタなどを介して制御回路5に入
力される。また、アドレスADDはアドレスレジスタなどを介して、ビット線制御回路2
、ワード線制御回路3に入力される。制御回路5、ビット線制御回路2、及びワード線制
御回路3は、コマンドCMD及びアドレスADDに基づいて昇圧回路6を制御し、メモリ
セルMCに対して各種動作を実行する。
Various commands CMD and address AD for controlling the operation of the
D and data DT are input to the buffer 4. The write data input to the buffer 4 is supplied to the bit line BL selected by the bit
Are input to the word
昇圧回路6は制御回路5の制御により、書き込み、読み出し、消去に必要な電圧を生成
し、これらの電圧をビット線制御回路2、ワード線制御回路3などに供給する。ビット線
制御回路2、ワード線制御回路3はこれらの電圧によりメモリセルMCからデータを読み
出し、メモリセルMCへデータを書き込み、メモリセルMCのデータの消去を行う。
The booster circuit 6 generates voltages necessary for writing, reading, and erasing under the control of the
なお、ビット線制御回路2、ワード線制御回路3、制御回路5、を総称して「制御回路
」と称する場合もある。
The bit
図2は、図1に示すメモリセルアレイ1の回路構成の一例を示している。メモリセルア
レイ1には複数のメモリセルが配置されている。1つのNANDストリングNSは、ビッ
ト線方向(図2のY方向)に直列接続された例えば86個のメモリセルMCからなるメモ
リストリングと、選択トランジスタSD、SSとにより構成されている。なお、メモリス
トリングと選択トランジスタSDの間、メモリストリングと選択トランジスタSSの間に
ダミーメモリセルDMCが配置されていても良い。
FIG. 2 shows an example of the circuit configuration of the
NANDストリングNSはワード線方向(図2のX方向)に複数個配置(図2の例では
、m+1個)され、NANDストリングNSの一端に複数のビット線BLのうち1つが接
続され、他端には共通ソース線CELSRCが接続されている。なお、NANDストリン
グNSはワード線方向に複数個配置され、NANDストリングNSの一端に複数のビット
線BLのうち1つが接続され、他端には共通ソース線CELSRCが接続されているとも
言える。選択トランジスタSD、SSの制御線(ゲート電極)はそれぞれ選択ゲートSG
D、SGSに接続されている。
A plurality of NAND strings NS are arranged in the word line direction (X direction in FIG. 2) (m + 1 in the example of FIG. 2), one end of the plurality of bit lines BL is connected to one end of the NAND string NS, and the other end Is connected to a common source line CELSRC. It can be said that a plurality of NAND strings NS are arranged in the word line direction, one end of the plurality of bit lines BL is connected to one end of the NAND string NS, and a common source line CELSRC is connected to the other end. The control lines (gate electrodes) of the selection transistors SD and SS are respectively selected gates SG.
D, connected to SGS.
ワード線WLはワード線方向に延び、ワード線方向に並ぶメモリセルMCを共通接続し
ている。ワード線方向に接続されたメモリセルMCで1ページを構成する。すなわち、簡
易的にビット線BLの本数が1ページを構成するビット数になる。ここで、1ページは、
例えば、16kbit、8kbitなど任意に決めることができる。また、ワード線方向
に並んだメモリセルストリングNSでブロックを構成する。メモリセルMCの消去はブロ
ック単位で行われる。
The word line WL extends in the word line direction and commonly connects memory cells MC arranged in the word line direction. One page is composed of memory cells MC connected in the word line direction. That is, the number of bit lines BL is simply the number of bits constituting one page. Here, one page is
For example, it can be arbitrarily determined such as 16 kbit, 8 kbit. Further, the memory cell string NS arranged in the word line direction constitutes a block. Erase of the memory cell MC is performed in units of blocks.
図3は、ビット線制御回路2の回路構成の一例を示している。図3に示すように、ビッ
ト線制御回路2はセンスアンプ回路群SAU、ページバッファ群P−BUFU、及び、デ
ータキャッシュ群D−CASHUを有している。センスアンプ回路群SAUには複数のセ
ンスアンプ回路が配置されている。複数のビット線BLはセンスアンプ回路SAにそれぞ
れ接続されている。なお、複数のビット線で1つのセンスアンプ回路SAを共有していて
も良い。センスアンプ回路はメモリセルに記憶されたデータを検知、保持する機能を有す
る。
FIG. 3 shows an example of the circuit configuration of the bit
ページバッファ群P−BUFUには複数のページバッファP−BUF(0)〜P−BU
F(m)が配置されている。制御回路5は、センスアンプ回路で検知、保持されたデータ
をページバッファP−BUFに一時的に保持させることができる。ここで、ページバッフ
ァP−BUFの数は1ページを構成するビット数と同じ数だけ配置されている。なお、E
CC(Error Correction Code)を保持するページバッファが配置されている場合など、
ページバッファの数は1ページを構成するビット数以上になることもある。
The page buffer group P-BUFU includes a plurality of page buffers P-BUF (0) to P-BU.
F (m) is arranged. The
When a page buffer that holds CC (Error Correction Code) is arranged,
The number of page buffers may be more than the number of bits constituting one page.
データキャッシュ群D−CASHUには複数のデータキャッシュD−CASH(0)〜
D−CASH(m)が配置されている。制御回路5は、ページバッファP−BUFに保持
されたデータをデータキャッシュD−CASHに移動、または、コピーすることができる
。制御回路5は、ホストまたはメモリコントローラHMからリードイネーブル信号を受け
るとデータキャッシュD−CASHに保持されたデータをホストまたはメモリコントロー
ラHMに出力する。
The data cache group D-CASHU includes a plurality of data caches D-CASH (0) to
D-CASH (m) is arranged. The
メモリセルMCからデータを読み出すのにはある程度の時間が必要である。そこで、制
御回路5はメモリセルMCからデータを読み出している間に、データキャッシュD−CA
SHからデータを外部に出力する。すなわち、メモリセルMCから読み出したデータを一
時的に保持するページバッファP−BUFと外部に出力するデータを保持するデータキャ
ッシュD−CASHを分けることにより、高速にデータを読み出すことができる。
A certain amount of time is required to read data from the memory cell MC. Therefore, the
Data is output from SH. That is, data can be read at high speed by separating the page buffer P-BUF that temporarily holds data read from the memory cell MC and the data cache D-CASH that holds data output to the outside.
それぞれのセンスアンプ回路SAは、複数のページバッファP−BUF(0)〜P−B
UF(m)に対応して配置されている。同様に、複数のデータキャッシュD−CASH(
0)〜D−CASH(m)はページバッファP−BUF(0)〜P−BUF(m)に対応
して配置されている。ここで、カラムとはビット線BLを意味し、カラムアドレスはビッ
ト線BLの位置を示すアドレスである。また、カラムアドレスは、複数のデータキャッシ
ュD−CASH(0)〜D−CASH(m)のアドレスであるとも言える。
Each sense amplifier circuit SA includes a plurality of page buffers P-BUF (0) to P-B.
It is arranged corresponding to UF (m). Similarly, a plurality of data caches D-CASH (
0) to D-CASH (m) are arranged corresponding to the page buffers P-BUF (0) to P-BUF (m). Here, the column means the bit line BL, and the column address is an address indicating the position of the bit line BL. It can also be said that the column address is an address of a plurality of data caches D-CASH (0) to D-CASH (m).
図4(a)(b)はメモリセル及び選択トランジスタの断面図を示している。図4(a
)はメモリセルを示している。基板51(後述するセルウェル55)にはメモリセルのソ
ース、ドレインとしてのn型拡散層42が形成されている。P型ウェル領域(セルウェル
)55の上にはゲート絶縁膜43を介して電荷蓄積層(FG)44が形成され、この電荷
蓄積層44の上には絶縁膜45を介して制御ゲート(CG)46が形成されている。図4
(b)は選択ゲートを示している。セルウェル55にはソース、ドレインとしてのn型拡
散層47が形成されている。セルウェル55の上にはゲート絶縁膜48を介して制御ゲー
ト49が形成されている。
4A and 4B are cross-sectional views of the memory cell and the select transistor. FIG.
) Indicates a memory cell. An n-
(B) shows the selection gate. In the cell well 55, an n-
この電荷蓄積層(FG)に電荷を蓄積することにより、メモリセルのしきい値電圧を変
化させることができる。このしきい値電圧に応じてデータを割り付けることにより、デー
タを記憶することができる。通常、大きなデータを記憶するために複数のメモリセルが用
いられる。その結果、メモリセルのしきい値はそれぞれのデータに応じたしきい値分布を
形成する。
By accumulating charges in the charge accumulation layer (FG), the threshold voltage of the memory cell can be changed. Data can be stored by assigning data according to the threshold voltage. Usually, a plurality of memory cells are used to store large data. As a result, the threshold value of the memory cell forms a threshold distribution corresponding to each data.
図5は、NAND型フラッシュメモリ100の断面図の一例を示している。例えばP型
半導体基板51内には、N型ウェル領域52、53、54、P型ウェル領域56が形成さ
れている。N型ウェル領域52内にはセルウェル55が形成され、このセルウェル55内
にメモリセルアレイ1を構成するメモリセルTrが形成されている。さらに、前記N型ウ
ェル領域53、P型ウェル領域56内に、例えば、制御回路5を構成する低電圧Pチャネ
ルトランジスタLVPTr、低電圧NチャネルトランジスタLVNTrが形成されている
。前記基板51内には、例えば、ワード線とワード線制御回路3を接続する高電圧Nチャ
ネルトランジスタHVNTrが形成されている。また、前記N型ウェル領域54内には例
えばワード線制御回路3等を構成する高電圧PチャネルトランジスタHVPTrが形成さ
れている。図5に示すように、高電圧トランジスタHVNTr、HVPTrは、低電圧ト
ランジスタLVNTr、LVPTrに比べて例えば厚いゲート絶縁膜を有している。
FIG. 5 shows an example of a cross-sectional view of the
図6は、図5に示す各領域に供給される電圧の例を示している。消去動作、プログラム
動作、読み出し動作において、各領域に図6に示すような電圧が供給される。ここで、V
eraは、データの消去時に基板に印加される電圧、Vssは接地電圧、Vddは電源電
圧、書き込み電圧Vpgmはデータの書き込み時に選択ワード線に供給される電圧、読み
出し電圧Vcgrvはデータの読み出し時に選択ワード線に供給される可変の電圧、読み
出しパス電圧Vreadはデータの読み出し時に非選択ワード線に供給される電圧、書き
込みパス電圧Vpassはデータの読み出し時に非選択ワード線に供給される電圧である
。
FIG. 6 shows an example of the voltage supplied to each region shown in FIG. In the erase operation, program operation, and read operation, a voltage as shown in FIG. 6 is supplied to each region. Where V
era is a voltage applied to the substrate at the time of erasing data, Vss is a ground voltage, Vdd is a power supply voltage, a write voltage Vpgm is a voltage supplied to a selected word line at the time of writing data, and a read voltage Vcgrv is selected at the time of reading data The variable voltage supplied to the word line, the read pass voltage Vread, is the voltage supplied to the non-selected word line when reading data, and the write pass voltage Vpass is the voltage supplied to the non-selected word line when reading data.
(メモリセルのしきい値分布)
メモリセルMCのしきい値分布とデータの記憶に関して図7を用いて説明する。図7は
NAND型フラッシュメモリ100が、例えば、4値のデータを記憶する場合のメモリセ
ルMCのしきい値分布の一例を示す図である。
(Threshold distribution of memory cells)
The threshold distribution of the memory cell MC and data storage will be described with reference to FIG. FIG. 7 is a diagram showing an example of threshold distribution of the memory cell MC when the
例えば、1つのメモリセルMCに2ビットを記憶する場合、図7に示すように複数のメ
モリセルMCのしきい値は8つのしきい値分布を有する。ここで、しきい値電圧が低い方
から“E”分布(消去状態)、“A”分布、“B”、分布“C”分布とする。ここで、左
から順に、上位データ、下位データとすると、2ビットのデータを次のようにしきい値分
布に割り当てることができる。例えば、“E”分布”に“11”データ、“A”分布”に
“010”データ、“B”分布”に“00”データ、“C”分布”に“10”データを割
り当てることができる。
For example, when 2 bits are stored in one memory cell MC, the threshold values of the plurality of memory cells MC have eight threshold distributions as shown in FIG. Here, “E” distribution (erased state), “A” distribution, “B”, and distribution “C” distribution are set from the lowest threshold voltage. Here, in order from the left to the upper data and the lower data, 2-bit data can be assigned to the threshold distribution as follows. For example, “11” data can be assigned to “E” distribution, “010” data can be assigned to “A” distribution, “00” data can be assigned to “B” distribution, and “10” data can be assigned to “C” distribution. .
(書き込み動作)
NAND型フラッシュメモリ100のデータの書き込み動作を説明する。書き込み動作
は、書き込み電圧を印加するプログラム動作とプログラム動作後にメモリセルのしきい値
電圧を確認するベリファイ動作を有する。なお、ベリファイ動作はプログラム動作後に必
ず行われる必要が無く、複数回のプログラム動作後に1回行うなど、種々の変更が可能で
ある。
(Write operation)
A data write operation of the
書き込み動作は、昇圧回路6及び制御回路5が、選択されたワード線WL(以降「選択
ワード線WLs」と称する場合がある)に書き込み電圧VPGMを印加し、選択ワード線
WLs以外の選択されないワード線(以降「非選択ワード線WLns」と称する場合があ
る)にパス電圧VPASSなどを印加する。なお、パス電圧VPASSは全ての非選択ワ
ード線WLnsにおいて同じ電圧である場合に限られず、非選択ワード線WLns間で異
なっていても良い。
In the write operation, the booster circuit 6 and the
なお、それぞれのNANDストリングNSにおいて、メモリセルMCは共通ソース線C
ELSRC側から書き込まれていく場合が多い。
In each NAND string NS, the memory cell MC is connected to the common source line C
In many cases, writing is performed from the ELSRC side.
選択ワード線WLsに接続されるメモリセルMCのしきい値電圧を上昇させたい場合は
、ビット線制御回路2がビット線BLの電圧を、例えば、0Vに設定する。その結果、ビ
ット線WLsとメモリセルMCのチャネルとの間の電位差が大きくなり、電荷蓄積層FG
に電荷が注入される。選択ワード線WLsに接続されるメモリセルMCのしきい値電圧を
上昇させたくない場合は、ビット線制御回路2がビット線BLの電圧を、例えば、2.5
Vに設定する。その結果、メモリセルMCのチャネルがいわゆるセルフブーストにより上
昇する。ビット線WLsとメモリセルMCのチャネルとの間の電位差は小さくなり、電荷
蓄積層FGに電荷は殆ど注入さない。
In order to increase the threshold voltage of the memory cell MC connected to the selected word line WLs, the bit
Charge is injected into the. When it is not desired to increase the threshold voltage of the memory cell MC connected to the selected word line WLs, the bit
Set to V. As a result, the channel of the memory cell MC rises by so-called self-boost. The potential difference between the bit line WLs and the channel of the memory cell MC becomes small, and almost no charge is injected into the charge storage layer FG.
ベリファイ動作は、制御回路5が、選択ワード線WLsを選択し、選択ワード線WLs
にベリファイ電圧VCGRVを印加することにより行われる。言い換えると、1つのペー
ジが選択されると言える。選択ワード線WLs以外の非選択ワード線WLnsには、メモ
リセルMCのしきい値電圧によらず、メモリセルMCをオンにするパス電圧VREADが
印加される。このパス電圧VREADは全ての非選択ワード線WLnsに同じ電圧が印加
される場合に限られず、非選択ワード線WLns間で異なっていても良い。
In the verify operation, the
Is performed by applying a verify voltage VCGRV. In other words, it can be said that one page is selected. A pass voltage VREAD that turns on the memory cell MC is applied to unselected word lines WLns other than the selected word line WLs, regardless of the threshold voltage of the memory cell MC. The pass voltage VREAD is not limited to the case where the same voltage is applied to all the unselected word lines WLns, and may differ between the unselected word lines WLns.
ここで、共通ソース線CELSRCに0Vを、ビット線BLにプリチャージ電圧を印加
した後、選択トランジスタSD、SSをオンにする。ここで、メモリセルMCのしきい値
電圧がベリファイ電圧よりも高ければ、ビット線BLに充電された電圧が放電しない。こ
の結果が、センスアンプでセンス、ラッチされ、メモリセルMCのデータは“0”データ
と判断される。一方、メモリセルMCのしきい値電圧がベリファイ電圧よりも低ければ、
ビット線BLに充電された電圧が放電する。この結果が、センスアンプでセンス、ラッチ
され、メモリセルMCのデータは“1”データと判断される。
Here, after applying 0 V to the common source line CELSRC and a precharge voltage to the bit line BL, the selection transistors SD and SS are turned on. Here, if the threshold voltage of the memory cell MC is higher than the verify voltage, the voltage charged in the bit line BL is not discharged. This result is sensed and latched by the sense amplifier, and the data in the memory cell MC is determined to be “0” data. On the other hand, if the threshold voltage of the memory cell MC is lower than the verify voltage,
The voltage charged in the bit line BL is discharged. This result is sensed and latched by the sense amplifier, and the data in the memory cell MC is determined to be “1” data.
制御回路5はベリファイ電圧を、ベリファイ電圧VCG_AV、VCG_BV、VCG
_CVと変化させる事により、選択メモリセルMCが設定されたしきい値電圧に書き込ま
れたかどうか判断する。
The
By changing to _CV, it is determined whether or not the selected memory cell MC has been written to the set threshold voltage.
なお、メモリセルのセルウェル55には0V(場合によっては正の電圧)を印加するこ
とができる。メモリセルMCが設定されたしきい値電圧に書き込まれていない場合には、
書き込み電圧VPGMをステップアップさせて、再度書き込み動作が行われる。
Note that 0 V (in some cases, a positive voltage) can be applied to the cell well 55 of the memory cell. When the memory cell MC is not written to the set threshold voltage,
The write voltage VPGM is stepped up and the write operation is performed again.
(読み出し動作)
NAND型フラッシュメモリ100のデータの読み出し動作を説明する。制御回路5が
、複数のワード線WLから1つの選択ワード線WLsを選択し、選択ワード線WLsに読
み出し電圧Vcgrvを印加することにより行われる。言い換えると、1つのページが選
択されると言える。選択ワード線WLs以外の非選択ワード線WLnsには、メモリセル
MCのしきい値電圧によらず、メモリセルMCをオンにする読み出しパス電圧Vread
が印加される。この読み出しパス電圧Vreadは全ての非選択ワード線WLnsに同じ
電圧が印加される場合に限られず、非選択ワード線WLns間で異なっていても良い。こ
こで、共通ソース線に0Vを、ビット線BLにプリチャージ電圧を印加した後、選択トラ
ンジスタSD、SSをオンにする。ここで、メモリセルMCのしきい値電圧がベリファイ
電圧よりも高ければ、ビット線BLに充電された電圧は放電しない。このビット線BLの
電位が、センスアンプ回路SAで検知され、メモリセルMCのデータは“0”データと判
断される。一方、メモリセルMCのしきい値電圧がベリファイ電圧よりも低ければ、ビッ
ト線BLに充電された電圧が放電する。このビット線BLの電位が、センスアンプ回路S
Aで検知されメモリセルMCのデータは“1”データと判断される。なお、メモリセルの
セルウェル55には0V(場合によっては正の電圧)を印加することができる。
(Read operation)
A data read operation of the
Is applied. This read pass voltage Vread is not limited to the case where the same voltage is applied to all the unselected word lines WLns, and may differ between unselected word lines WLns. Here, after applying 0 V to the common source line and a precharge voltage to the bit line BL, the selection transistors SD and SS are turned on. Here, if the threshold voltage of the memory cell MC is higher than the verify voltage, the voltage charged in the bit line BL is not discharged. The potential of the bit line BL is detected by the sense amplifier circuit SA, and the data in the memory cell MC is determined as “0” data. On the other hand, if the threshold voltage of the memory cell MC is lower than the verify voltage, the voltage charged in the bit line BL is discharged. The potential of the bit line BL is the sense amplifier circuit S
The data of the memory cell MC detected at A is determined as “1” data. Note that 0 V (in some cases, a positive voltage) can be applied to the cell well 55 of the memory cell.
読み出すページ(ここでは「上位ページ」などを意味している)により読み出し電圧V
cgrvは異なる。図7に示す例では、読み出し電圧Vcgrvはそれぞれのしきい値分
布間に設定される。例えば、“E”分布と“A”分布の間には読み出し電圧VCG_AR
が、“A”分布と“B”分布の間には読み出し電圧VCG_BRが、“B”分布と“C”
分布の間には読み出し電圧VCG_CRが設定される。
The read voltage V by the page to be read (which means “upper page” in this case)
cgrv is different. In the example shown in FIG. 7, the read voltage Vcgrv is set between the respective threshold distributions. For example, the read voltage VCG_AR is between the “E” distribution and the “A” distribution.
However, the read voltage VCG_BR is between the “A” distribution and the “B” distribution.
A read voltage VCG_CR is set between the distributions.
(消去動作)
消去動作は、例えば、ブロック単位で行われる。制御回路5は図6の「消去」に示した
電圧を印加する。その結果、ワード線WLsとメモリセルMCのチャネルとの間の電位差
が大きくなり、電荷蓄積層FGに蓄積された電荷がp型ウェル領域に引き抜かれる。メモ
リセルMCのデータを消去したく無い場合は、ワード線を非選とし、非選択ワード線WL
nsをフローティング状態とする。その結果、非選択ワード線WLnsはブースト効果に
より上昇し、非選択ワード線WLnsとメモリセルMCのチャネルとの間の電位差は小さ
くなる。よって、電荷蓄積層FGに蓄積された電荷は殆どp型ウェル領域に引き抜かれな
い。消去動作後、ブロック内の全てのメモリセルMCのしきい値電圧は、図7の“E”分
布になる。
(Erase operation)
The erase operation is performed in units of blocks, for example. The
Let ns be in a floating state. As a result, the unselected word line WLns rises due to the boost effect, and the potential difference between the unselected word line WLns and the channel of the memory cell MC becomes small. Therefore, the charge accumulated in the charge accumulation layer FG is hardly extracted to the p-type well region. After the erase operation, the threshold voltages of all the memory cells MC in the block have the “E” distribution in FIG.
(第1の実施形態)
ここで、ホストまたはメモリコントローラHMが読み出したい読み出しデータは1ペー
ジよりも小さい場合がある。この場合であっても、ホストまたはメモリコントローラHM
からNAND型フラッシュメモリ100に読み出しコマンドが送付された場合、NAND
型フラッシュメモリ100は、メモリセルMCから1ページ分のデータを読み出し、1ペ
ージのデータをページバッファP−BUFに保持する。その後、ページバッファP−BU
Fに保持した1ページ分のデータをデータキャッシュD−CASHに移動する。その後、
ページバッファP−BUFからホストまたはメモリコントローラHMに1ページよりも小
さい読み出しデータを送付する。
(First embodiment)
Here, the read data that the host or the memory controller HM desires to read may be smaller than one page. Even in this case, the host or memory controller HM
When a read command is sent to the
The
The data for one page held in F is moved to the data cache D-CASH. after that,
Read data smaller than one page is sent from the page buffer P-BUF to the host or the memory controller HM.
すなわち、NAND型フラッシュメモリ100は不要なデータもデータキャッシュD−
CASHに保持している。このため、NAND型フラッシュメモリ100に不要な消費電
流が流れてしまう。そこで、第1の実施形態では、ページバッファP−BUFに保持した
1ページ分のデータのうち読み出しデータを含む一部のデータのみをデータキャッシュD
−CASHに移動させる。
In other words, the
It is held in CASH. For this reason, unnecessary current consumption flows in the
-Move to CASH.
図8に、第1の実施形態に係るメモリシステム1000(ホストまたはメモリコントロ
ーラHMとNAND型フラッシュメモリ100)の読み出し動作のフローチャートの一例
を示す。また、図9に第1の実施形態に係るNAND型不揮発性メモリ100のデータ読
み出し動作の概略図の一例を示す。
FIG. 8 shows an example of a flowchart of a read operation of the memory system 1000 (host or memory controller HM and NAND flash memory 100) according to the first embodiment. FIG. 9 shows an example of a schematic diagram of a data read operation of the NAND
ホストまたはメモリコントローラHMはNAND型フラッシュメモリ100に第1読み
出しコマンドを送付する(H11)。ここで、第1読み出しコマンドは、例えば、“0F
h“コマンドと”30h“コマンド、およびこれらのコマンドに挟まれたアドレスADD
を有している。ここで、アドレスADDは図2のビット線方向(図9のX方向)における
アドレスADDを示すカラムアドレスaddress(col)と図2のワード線方向(図9のY方向
)におけるアドレスADDを示すおけるロウアドレスaddress(row)を有している。ここで
、NAND型フラッシュメモリ100はデータ入力ピンの数が少ないため、アドレスAD
Dは複数回に分けて入力される場合がある(図中の”דという表現で示している)。
The host or memory controller HM sends a first read command to the NAND flash memory 100 (H11). Here, the first read command is, for example, “0F
h “command” and “30h” command, and address ADD between these commands
have. Here, the address ADD can indicate the column address address (col) indicating the address ADD in the bit line direction (X direction in FIG. 9) in FIG. 2 and the address ADD in the word line direction (Y direction in FIG. 9) in FIG. It has a row address address (row). Here, since the
D may be input in a plurality of times (indicated by the expression “x” in the figure).
ここでロウアドレスaddress(row)は選択するワード線WL(以降選択ワード線WLsと
称する)を指定している。すなわち、ロウアドレスaddress(row)は選択する選択ページP
Gsを指定している。また、カラムアドレスaddress(col)はホストまたはメモリコントロ
ーラHMに送付するデータが記憶されたメモリセルMCに接続される最初のデータキャッ
シュD−CASHを指定している。
Here, the row address address (row) designates a selected word line WL (hereinafter referred to as a selected word line WLs). That is, the row address address (row) is the selected page P to be selected.
Gs is specified. The column address address (col) designates the first data cache D-CASH connected to the memory cell MC in which data to be sent to the host or the memory controller HM is stored.
このカラムアドレスaddress(col)は、データが出力される順において、データが最初に
外部に出力されるカラムからの本数で規定することができる。例えば、図9において、デ
ータキャッシュD−CASH(0)に対応するカラムである。また、それぞれのカラムに
アドレスを割り付けて、アドレスレジスタなどを用いてデコードすることも可能である。
The column address address (col) can be defined by the number of columns from the column to which data is first output in the order in which the data is output. For example, in FIG. 9, the column corresponds to the data cache D-CASH (0). It is also possible to assign an address to each column and decode using an address register or the like.
また、NAND型フラッシュメモリ100はデータ入力ピンの数が少ないため、制御回
路5はデータキャッシュD−CASHに保持されたデータを複数回に分けて出力する。例
えば、図9に示す例では、X軸方向において左側のデータキャッシュD−CASHから順
に外部にデータが出力される。すなわち、「最初のデータキャッシュD−CASH」とは
、データキャッシュD−CASHに保持されたデータがホストまたはメモリコントローラ
HMに出力される順序において、最初にデータが出力されるデータキャッシュD−CAS
を意味する。
Further, since the
Means.
例えば、ホストまたはメモリコントローラHMが読み出したいデータは、図9において
、選択ページPGsのうち、指定領域PGsoの部分に属するメモリセルMCに記憶され
ている。この指定領域PGsoに属するメモリセルMCはビット線BLk〜ビット線BL
pに接続されている。なお、kは2以上かつmより小さい自然数であり、pはkより大き
くmより小さい自然数である。
For example, data to be read by the host or the memory controller HM is stored in the memory cell MC belonging to the portion of the designated area PGso in the selected page PGs in FIG. The memory cells MC belonging to the designated region PGso are bit lines BLk to BL.
connected to p. Note that k is a natural number greater than or equal to 2 and smaller than m, and p is a natural number greater than k and smaller than m.
NAND型フラッシュメモリ100は、第1読み出しコマンドを受け取ると、制御回路
5がアドレスADDに基づいて、選択ページPGsを決定し、選択ページPGsに対応す
る選択ワード線WLsに接続されるメモリセルMCからデータを読み出す(N11)。こ
こで、メモリセルMCから1ページ分のデータが同時に読み出される。なお、データはセ
ンスアンプ回路SAにて検知され、センスアンプ回路SAに一時的に保存することができ
る。ここで、図9においてデータを検知したセンスアンプ回路SAを斜線で示す。
When the
続いて、制御回路5は、メモリセルMCから読み出された1ページ分のデータをページ
バッファP−BUF(0)〜P−BUF(m)に保持する(N12)。ここで、図9にお
いてデータが保持されたページバッファP−BUFを斜線で示す。
Subsequently, the
続いて、制御回路5は、ページバッファP−BUF(0)〜P−BUF(m)に保持さ
れたデータのうち、カラムアドレスaddress(col)以降のカラムアドレスに対応するデータ
キャッシュD−CASH(k)〜データキャッシュD−CASH(m)のみに、ページバ
ッファP−BUF(0)〜P−BUF(m)からデータを移動、または、コピーする(N
13)。ここで、図9においてデータが保持されたデータキャッシュD−CASHを斜線
で示す。すなわち、制御回路5は、複数のページバッファP−BUF(0)〜P−BUF
(m)に保持されたデータのうち一部のデータを複数のデータキャッシュD−CASH(
k)〜データキャッシュD−CASH(m)に移動すると言える。
Subsequently, the
13). Here, in FIG. 9, the data cache D-CASH in which data is held is indicated by hatching. That is, the
A part of the data held in (m) is transferred to a plurality of data caches D-CASH (
k) to data cache D-CASH (m).
ここで、制御回路5は、ページバッファP−BUFからデータが移動されないデータキ
ャッシュD−CASH(0)〜D−CASH(k−1)にダミーデータを保持することが
できる。ここで、ダミーデータは“0”データ、“1”データのうち、データキャッシュ
D−CASHが保持したときに消費電流が小さいデータにすることができる。また、制御
回路5は、消費電流を小さくするため、データキャッシュD−CASH(0)〜D−CA
SH(k−1)をオフ状態することもできる。
Here, the
SH (k-1) can also be turned off.
続いて、ホストまたはメモリコントローラHMは、第1読み出しコマンド送付から所定
期間(メモリセルMCから読み出したデータがデータキャッシュに保持されている状態に
なるまでの期間)の経過後にリードイネーブル信号/REを送付する(H12)。
Subsequently, the host or the memory controller HM sends the read enable signal / RE after the elapse of a predetermined period (the period until the data read from the memory cell MC is held in the data cache) after the first read command is sent. Send (H12).
NAND型フラッシュメモリ100は、リードイネーブル信号/REを受け取ると、カ
ラムアドレスaddress(col)に対応するデータキャッシュD−CAS(k)から出力ピンの
数(例えば8個)のデータをバッファ4から読み出しデータとして出力する(N14)。
When the
ホストまたはメモリコントローラHMは、NAND型フラッシュメモリ100から出力
された読み出しデータを受け取る(H13)。ここで、ホストまたはメモリコントローラ
HMは、データキャッシュD−CAS(p)のデータを受け取るまで、NAND型フラッ
シュメモリ100に対してリードイネーブル信号/REを送付する(H12)。すなわち
、メモリシステムは、NAND型フラッシュメモリ100に対して要求したデータが揃う
までH12、N14、H13の動作を繰り返すといえる。
The host or memory controller HM receives the read data output from the NAND flash memory 100 (H13). Here, the host or memory controller HM sends a read enable signal / RE to the
(効果)
第1の実施形態に係るメモリシステム1000の効果を図10、11に示す比較例との
比較において説明する。
(effect)
The effect of the
図10に、比較例に係るメモリシステム100Hの読み出し動作のフローチャートの一
例を示す。また、図11に比較例に係るNAND型不揮発性メモリ10Hのデータ読み出
し動作の概略図の一例を示す。なお、第1の実施形態と同様の動作はその説明を省略する
。
FIG. 10 shows an example of a flowchart of a read operation of the memory system 100H according to the comparative example. FIG. 11 shows an example of a schematic diagram of a data read operation of the NAND nonvolatile memory 10H according to the comparative example. Note that description of operations similar to those of the first embodiment is omitted.
ホストまたはメモリコントローラHMはNAND型フラッシュメモリ10Hに読み出し
コマンドを送付する(H1)。ここで、読み出しコマンドは、例えば、“00h“コマン
ドと”30h“コマンド、およびこれらのコマンドに挟まれたアドレスADDを有してい
る。その後、N2の動作までは、第1の実施形態と同様であるため説明を省略する。
The host or memory controller HM sends a read command to the NAND flash memory 10H (H1). Here, the read command has, for example, a “00h” command and a “30h” command, and an address ADD sandwiched between these commands. Thereafter, the operations up to N2 are the same as those in the first embodiment, and thus the description thereof is omitted.
次に、制御回路は、ページバッファP−BUF(0)〜P−BUF(m)に保持された
データを全て、対応するデータキャッシュD−CASH(0)〜データキャッシュD−C
ASH(m)にデータを移動、または、コピーする(N3)。ここで、図11においてデ
ータが保持されたデータキャッシュD−CASHを斜線で示す。すなわち、制御回路5は
、複数のページバッファP−BUF(0)〜P−BUF(m)に保持されたデータのうち
全てのデータ(1ページ分のデータ)を複数のデータキャッシュD−CASH(0)〜デ
ータキャッシュD−CASH(m)に移動すると言える。その後の動作は、第1の実施形
態と同様であるため説明を省略する。
Next, the control circuit sets all the data held in the page buffers P-BUF (0) to P-BUF (m) to the corresponding data cache D-CASH (0) to data cache DC.
Data is moved or copied to ASH (m) (N3). Here, in FIG. 11, the data cache D-CASH in which data is held is indicated by hatching. That is, the
すなわち、比較例においては、ホストまたはメモリコントローラHMが要求していない
データが保持されているデータキャッシD−CASH(0)〜(k−1)にもページバッ
ファP−BUF(0)〜P−BUF(k−1)からデータが移動等されている。その結果
、データキャッシD−CASH(0)〜(k−1)へのデータ移動及びデータ保持により
不要な消費電流が流れてしまう。
That is, in the comparative example, the page buffers P-BUF (0) to P- are also stored in the data caches D-CASH (0) to (k-1) in which data not requested by the host or the memory controller HM is held. Data is moved from BUF (k-1). As a result, unnecessary current consumption flows due to data movement and data retention to the data cache D-CASH (0) to (k-1).
一方、第1の実施形態においては、ホストまたはメモリコントローラHMが要求してい
ないデータが保持されているデータキャッシD−CASH(0)〜(k−1)には、ペー
ジバッファP−BUF(0)〜P−BUF(k−1)からデータが移動等されない。その
結果、データキャッシD−CASH(0)〜(k−1)へのデータ移動及びデータ保持に
よる不要な消費電流を削減することが可能である。
On the other hand, in the first embodiment, the page cache P-BUF (0) is stored in the data cache D-CASH (0) to (k−1) in which data not requested by the host or the memory controller HM is held. ) To P-BUF (k-1), data is not moved. As a result, it is possible to reduce unnecessary current consumption due to data movement and data retention to the data cache D-CASH (0) to (k-1).
よって、NAND型フラッシュメモリ100、及び、メモリシステム1000の消費電
流を低減することができる。
Therefore, current consumption of the
(第2の実施形態)
第2の実施形態に係るNAND型フラッシュメモリ200、及び、メモリシステム20
00を、図12、13を用いて説明する。
(Second Embodiment)
NAND flash memory 200 and memory system 20 according to the second embodiment
00 will be described with reference to FIGS.
図12に、第2の実施形態に係るメモリシステム2000(ホストまたはメモリコント
ローラHMとNAND型フラッシュメモリ200)の読み出し動作のフローチャートの一
例を示す。また、図13に第1の実施形態に係るNAND型不揮発性メモリ200のデー
タ読み出し動作の概略図の一例を示す。なお、第1の実施形態と同様の動作はその説明を
省略する。
FIG. 12 shows an example of a flowchart of a read operation of the memory system 2000 (host or memory controller HM and NAND flash memory 200) according to the second embodiment. FIG. 13 shows an example of a schematic diagram of a data read operation of the NAND nonvolatile memory 200 according to the first embodiment. Note that description of operations similar to those of the first embodiment is omitted.
第2の実施形態においては、1ページの単位を分割してそれぞれの領域に属するデータ
キャッシュD−CASに領域アドレスを割り当てるものである。すなわち、図13に示す
ように、データキャッシュD−CAS(0)〜D−CAS(m)は16個の領域ARに分
割され、それぞれの領域“0”〜“16”に対して領域アドレス“0h“、”1h“、・
・・”Fh“が割り付けられている。1つの領域に属するデータキャッシュD−CASの
数は、例えば、1ページを16kbitとした場合、それぞれ1k個である。なお、領域
の分割数は16個に限られない。
In the second embodiment, the unit of one page is divided and an area address is assigned to the data cache D-CAS belonging to each area. That is, as shown in FIG. 13, the data caches D-CAS (0) to D-CAS (m) are divided into 16 areas AR, and the area address “0” to “16” is assigned to the area address “0”. 0h "," 1h ",
・ ・ "Fh" is assigned. The number of data caches D-CAS belonging to one area is, for example, 1k when one page is 16 kbits. Note that the number of divisions of the region is not limited to 16.
ここで、図13に示すように、例えば、ホストまたはメモリコントローラHMはNAN
D型フラッシュメモリ200の選択ページPGsの領域AR“1”〜AR“3”に属する
メモリセルMCに記憶されたデータを要求している。データ出力順において、領域AR“
1”の最初のデータキャッシュをデータキャッシュD−CASH(k)とし、領域AR“
3”の最後のデータキャッシュをデータキャッシュD−CASH(p)とする。ここで、
k、m及びpは自然数であり、1<k<p<mの関係を有する。
Here, as shown in FIG. 13, for example, the host or the memory controller HM is NAN.
Data stored in the memory cells MC belonging to the areas AR “1” to AR “3” of the selected page PGs of the D-type flash memory 200 is requested. In the data output order, the area AR “
The first data cache of 1 ″ is the data cache D-CASH (k), and the area AR “
The last data cache of 3 ″ is a data cache D-CASH (p). Here,
k, m, and p are natural numbers and have a relationship of 1 <k <p <m.
図12に示すように、ホストまたはメモリコントローラHMはNAND型フラッシュメ
モリ200に第2読み出しコマンドを送付する(H21)。ここで、第2読み出しコマン
ドは、例えば、“0Fh“コマンドと”30h“コマンド、およびこれらのコマンドに挟
まれた領域指定アドレスを有している。
As shown in FIG. 12, the host or memory controller HM sends a second read command to the NAND flash memory 200 (H21). Here, the second read command has, for example, a “0Fh” command and a “30h” command, and an area designation address sandwiched between these commands.
ここで、領域指定アドレスaddress (xxxx 0000〜1111) - address(xxx1 xxx2)はページ
バッファP−BUFからデータキャッシュD−CASHにデータを移動する領域指定アド
レスに相当する。ここで、領域指定アドレスの前半の“address(xxxx 0000〜1111)”は1
ページを16分割して、領域アドレス“0h“、”1h“、・・・”Fh“に対して、ア
ドレス”0000“、”0001“・・・”1110“、”1111“を割り付けること
を意味している。次に、領域指定アドレス後半の”- address(xxx1 xxx2)“は第1領域ア
ドレス数及び第1スタート領域アドレスを有している。xxx1に第1領域アドレス数を指定
し、xxx2に第1スタート領域アドレスを指定する。例えば、ホストまたはメモリコントロ
ーラHMが選択ページPGsの領域アドレス“1h”〜“3h”に属するメモリセルMC
のデータを要求している場合、カラムアドレスaddress (xxxx 0000〜1111) -address(001
0 0001)と指定する。なお、このカラムアドレスの指定方法は一例であり、異なる指定方
法も可能である。
Here, the area designation address address (xxxx 0000 to 1111) -address (xxx1 xxx2) corresponds to the area designation address for moving data from the page buffer P-BUF to the data cache D-CASH. Here, “address (xxxx 0000 to 1111)” in the first half of the area designation address is 1.
This means that the page is divided into 16 and the addresses “0000”, “0001”... “1110”, “1111” are assigned to the area addresses “0h”, “1h”,. doing. Next, “-address (xxx1 xxx2)” in the latter half of the area designation address has the first area address number and the first start area address. Designate the number of first area addresses in xxx1, and designate the first start area address in xxx2. For example, the memory cell MC to which the host or the memory controller HM belongs to the area addresses “1h” to “3h” of the selected page PGs
Column data address (xxxx 0000 to 1111) -address (001
0 0001). Note that this column address designation method is merely an example, and different designation methods are possible.
上記例では、第1スタート領域アドレスは、データキャッシュD−CASのうち保持さ
れたデータが最初にホストまたはメモリコントローラHMに出力されるデータキャッシュ
D−CAS(k)が属する領域AR“1”である。また、第1領域アドレス数は、第1ス
タート領域アドレス“1h”から連続してデータキャッシュに保持されたデータを出力さ
せる領域の数「2」である。その後、N22の動作までは、第1の実施形態と同様である
ため説明を省略する。
In the above example, the first start area address is the area AR “1” to which the data cache D-CAS (k) to which the data held in the data cache D-CAS is first output to the host or the memory controller HM belongs. is there. The number of first area addresses is the number of areas “2” for outputting data held in the data cache continuously from the first start area address “1h”. Thereafter, the operations up to N22 are the same as those in the first embodiment, and thus the description thereof is omitted.
次に、制御回路5は、ページバッファP−BUF(0)〜P−BUF(m)に保持され
たデータのうち、領域アドレス“1”〜“3”に対応するデータキャッシュD−CASH
(k)〜データキャッシュD−CASH(p)のみに、ページバッファP−BUF(0)
〜P−BUF(m)からデータを移動、または、コピーする(N23)。ここで、図13
においてデータが保持されたデータキャッシュD−CASHを斜線で示す。すなわち、制
御回路5は、複数のページバッファP−BUF(0)〜P−BUF(m)に保持されたデ
ータのうち一部のデータを複数のデータキャッシュD−CASH(k)〜データキャッシ
ュD−CASH(m)に移動すると言える。
Next, the
(K) to page buffer P-BUF (0) only in data cache D-CASH (p)
Data is moved or copied from P-BUF (m) (N23). Here, FIG.
The data cache D-CASH in which data is held is indicated by hatching. That is, the
ここで、制御回路5は、ページバッファP−BUFからデータが移動されないデータキ
ャッシュD−CASH(0)〜D−CASH(k−1)、D−CAS(p+1)〜D−C
AS(m)にダミーデータを保持することができる。ここで、ダミーデータは“0”デー
タ、“1”データのうち、データキャッシュD−CASHが保持したときに消費電流が小
さいデータにすることができる。また、制御回路5は、消費電流を小さくするため、デー
タキャッシュD−CASH(0)〜D−CASH(k−1)をオフ状態することもできる
。
Here, the
Dummy data can be held in AS (m). Here, the dummy data can be data that consumes less current when the data cache D-CASH holds the data among “0” data and “1” data. The
その後は第1の実施形態と同様の動作であるため説明を省略する。 After that, the operation is the same as that of the first embodiment, and a description thereof will be omitted.
(効果)
第2の実施形態も第1の実施形態と同様に、NAND型フラッシュメモリ200、及び
、メモリシステム2000の消費電流を低減することができる。
(effect)
Similarly to the first embodiment, the second embodiment can reduce the current consumption of the NAND flash memory 200 and the memory system 2000.
また、NAND型フラッシュメモリ200はホストまたはメモリコントローラHMが要
求した読み出しデータのみデータキャッシュに保持している。すなわち、最後にホストま
たはメモリコントローラHMに出力されるデータキャッシュD−CASH(p)以降のペ
ージバッファD−CASH(p+1)〜(m)にはページバッファP−BUFからデータ
が移動されない。その結果、さらに消費電流を低減することができる。
The NAND flash memory 200 holds only read data requested by the host or the memory controller HM in the data cache. That is, data is not moved from the page buffer P-BUF to the page buffers D-CASH (p + 1) to (m) after the data cache D-CASH (p) that is finally output to the host or the memory controller HM. As a result, current consumption can be further reduced.
また、領域アドレスを定義することにより簡易にデータキャッシュD−CASHの選択
を行うことができる。
Further, the data cache D-CASH can be easily selected by defining the area address.
(第3の実施形態)
第3の実施形態に係るNAND型フラッシュメモリ300、及び、メモリシステム30
00を、図14、15を用いて説明する。
(Third embodiment)
NAND flash memory 300 and
00 will be described with reference to FIGS.
図14に、第3の実施形態に係るメモリシステム3000(ホストまたはメモリコント
ローラHMとNAND型フラッシュメモリ300)の読み出し動作のフローチャートの一
例を示す。また、図15に第1の実施形態に係るNAND型不揮発性メモリ300のデー
タ読み出し動作の概略図の一例を示す。なお、第1及び第2の実施形態と同様の動作はそ
の説明を省略する。
FIG. 14 shows an example of a flowchart of a read operation of the memory system 3000 (host or memory controller HM and NAND flash memory 300) according to the third embodiment. FIG. 15 shows an example of a schematic diagram of a data read operation of the NAND nonvolatile memory 300 according to the first embodiment. Note that description of operations similar to those in the first and second embodiments is omitted.
第3の実施形態においては、1ページの単位を分割してそれぞれの領域に属するデータ
キャッシュD−CASに領域アドレスを割り当てるものである。また、図15に示すよう
に、例えば、ホストまたはメモリコントローラHMはNAND型フラッシュメモリ300
の選択ページPGsの領域AR“1”〜AR“3”及び領域AR“8”〜AR“11”に
属するメモリセルMCに記憶されたデータを要求している。すなわち、第3の実施形態は
、1ページにおいて連続する領域が2つ以上存在する場合の例である。
In the third embodiment, the unit of one page is divided and an area address is assigned to the data cache D-CAS belonging to each area. Further, as shown in FIG. 15, for example, the host or the memory controller HM includes a NAND flash memory 300.
The data stored in the memory cells MC belonging to the areas AR “1” to AR “3” and the areas AR “8” to AR “11” of the selected page PGs is requested. That is, the third embodiment is an example in the case where two or more continuous regions exist in one page.
ここで、データ出力順において、領域AR“1”の最初のデータキャッシュをデータキ
ャッシュD−CASH(k)とし、領域AR“3”の最後のデータキャッシュをデータキ
ャッシュD−CASH(p)とする。領域AR“8”の最初のデータキャッシュをデータ
キャッシュD−CASH(q)とし、領域AR“11”の最後のデータキャッシュをデー
タキャッシュD−CASH(r)とする。ここで、k、m、p、q及びrは自然数であり
、1<k<p<q<r<mの関係を有する。
Here, in the data output order, the first data cache in the area AR “1” is the data cache D-CASH (k), and the last data cache in the area AR “3” is the data cache D-CASH (p). . The first data cache in area AR “8” is defined as data cache D-CASH (q), and the last data cache in area AR “11” is defined as data cache D-CASH (r). Here, k, m, p, q, and r are natural numbers and have a relationship of 1 <k <p <q <r <m.
図14に示すように、ホストまたはメモリコントローラHMはNAND型フラッシュメ
モリ300に第3読み出しコマンドを送付する(H31)。ここで、第3読み出しコマン
ドは、例えば、“0Fh“コマンドと”30h“コマンド、およびこれらのコマンドに挟
まれた領域指定アドレスを有している。
As shown in FIG. 14, the host or memory controller HM sends a third read command to the NAND flash memory 300 (H31). Here, the third read command has, for example, a “0Fh” command and a “30h” command, and an area designation address sandwiched between these commands.
ここで、領域指定アドレスaddress (xxx1 xxx2)- address (xxx3 xxx4)はページバッフ
ァP−BUFからデータキャッシュD−CASHにデータを移動する領域のアドレスに相
当する。ここで、領域指定アドレスの前半“address(xxx1 xxx2)”は第1領域アドレス数
及び第1スタート領域アドレスを有している。xxx1に第1領域アドレス数を指定し、xxx2
に第1スタート領域アドレスを指定する。領域指定アドレスの後半“address(xxx3 xxx4)
”は第2領域アドレス数及び第2スタート領域アドレスを有している。xxx3に第2領域ア
ドレス数を指定し、xxx4に第2スタート領域アドレスを指定する。
Here, area designation addresses address (xxx1 xxx2) -address (xxx3 xxx4) correspond to addresses of areas where data is moved from the page buffer P-BUF to the data cache D-CASH. Here, the first half “address (xxx1 xxx2)” of the area designation address has the first area address number and the first start area address. Specify the number of first area addresses in xxx1, xxx2
The first start area address is designated as. The second half of the area specification address “address (xxx3 xxx4)
"Has a second area address number and a second start area address. The second area address number is designated in xxx3 and the second start area address is designated in xxx4.
例えば、ホストまたはメモリコントローラHMが選択ページPGsの領域アドレス“1
h”〜“3h”及び、選択ページPGsの領域アドレス“8h”〜“Bh”に属するメモ
リセルMCのデータを要求している場合、領域アドレスaddress(0010 0001)- address(00
11 1000)と指定する。なお、このカラムアドレスの指定方法は一例であり、異なる指定方
法も可能である。
For example, the host or the memory controller HM has the area address “1” of the selected page PGs.
When requesting data of memory cells MC belonging to h ”to“ 3h ”and the area addresses“ 8h ”to“ Bh ”of the selected page PGs, the area address address (0010 0001) −address (00
11 1000). Note that this column address designation method is merely an example, and different designation methods are possible.
上記例では、第1スタート領域アドレスは、データキャッシュD−CASのうち保持さ
れたデータが最初にホストまたはメモリコントローラHMに出力されるデータキャッシュ
D−CAS(k)が属する領域AR“1”である。また、第1領域アドレス数は、第1ス
タート領域アドレス“1h”から連続してデータキャッシュに保持されたデータを出力さ
せる領域の数「2」である。この第1スタート領域アドレス及び第1領域アドレス数で指
定される領域を第1連続指定領域PGso1とする。
In the above example, the first start area address is the area AR “1” to which the data cache D-CAS (k) to which the data held in the data cache D-CAS is first output to the host or the memory controller HM belongs. is there. The number of first area addresses is the number of areas “2” for outputting data held in the data cache continuously from the first start area address “1h”. The area designated by the first start area address and the first area address number is defined as a first continuous designation area PGso1.
また、第2スタート領域アドレスデータは、データキャッシュD−CASのうち保持さ
れたデータが第1連続指定領域PGso1の次にホストまたはメモリコントローラHMに
出力されるデータキャッシュD−CAS(q)が属する領域AR“8”である。また、第
2領域アドレス数は、第1スタート領域アドレス“8h”から連続してデータキャッシュ
に保持されたデータを出力させる領域の数「3」である。なお、第2スタート領域アドレ
ス及び第2領域アドレス数で指定される領域を第2連続指定領域PGso2とする。その
後、N32の動作までは、第1の実施形態と同様であるため説明を省略する。
The second start area address data belongs to the data cache D-CAS (q) in which the data held in the data cache D-CAS is output to the host or the memory controller HM next to the first continuous designation area PGso1. This is the area AR “8”. The number of second area addresses is the number of areas “3” for outputting data held in the data cache continuously from the first start area address “8h”. An area designated by the second start area address and the second area address number is defined as a second continuous designation area PGso2. Thereafter, the operations up to N32 are the same as those in the first embodiment, and thus the description thereof is omitted.
次に、制御回路5は、ページバッファP−BUF(0)〜P−BUF(m)に保持され
たデータのうち、領域アドレス“1h”〜“3h”に対応するデータキャッシュD−CA
SH(k)〜データキャッシュD−CASH(p)、及び、領域アドレス“8h”〜“B
h”に対応するデータキャッシュD−CASH(q)〜データキャッシュD−CASH(
r)のみに、ページバッファP−BUF(0)〜P−BUF(m)からデータを移動、ま
たは、コピーする(N33)。ここで、図15においてデータが保持されたデータキャッ
シュD−CASHを斜線で示す。すなわち、制御回路5は、複数のページバッファP−B
UF(0)〜P−BUF(m)に保持されたデータのうち一部のデータを複数のデータキ
ャッシュD−CASH(k)〜データキャッシュD−CASH(p)、データキャッシュ
D−CASH(q)〜データキャッシュD−CASH(r)に移動すると言える。
Next, the
SH (k) to data cache D-CASH (p) and area addresses “8h” to “B”
h ″ corresponding to the data cache D-CASH (q) to the data cache D-CASH (
Only in r), data is moved or copied from the page buffers P-BUF (0) to P-BUF (m) (N33). Here, in FIG. 15, the data cache D-CASH in which data is held is indicated by hatching. That is, the
A part of the data held in UF (0) to P-BUF (m) is transferred to a plurality of data caches D-CASH (k) to data caches D-CASH (p) and data caches D-CASH (q ) To data cache D-CASH (r).
ここで、制御回路5は、ページバッファP−BUFからデータが移動されないデータキ
ャッシュD−CASH(0)〜D−CASH(k−1)、D−CAS(p+1)〜D−C
AS(q−1)、D−CAS(r+1)〜D−CAS(m)にダミーデータを保持するこ
とができる。ここで、ダミーデータは“0”データ、“1”データのうち、データキャッ
シュD−CASHが保持したときに消費電流が小さいデータにすることができる。また、
制御回路5は、消費電流を小さくするため、データキャッシュD−CASH(0)〜D−
CASH(k−1)をオフ状態することもできる。
Here, the
Dummy data can be held in AS (q-1), D-CAS (r + 1) to D-CAS (m). Here, the dummy data can be data that consumes less current when the data cache D-CASH holds the data among “0” data and “1” data. Also,
The
CASH (k-1) can also be turned off.
その後は第1の実施形態と同様の動作であるため説明を省略する。 After that, the operation is the same as that of the first embodiment, and a description thereof will be omitted.
(効果)
第3の実施形態も第1及び第2の実施形態と同様に、NAND型フラッシュメモリ30
0、及び、メモリシステム3000の消費電流を低減することができる。
(effect)
In the third embodiment, the
0 and current consumption of the memory system 3000 can be reduced.
また、メモリシステム3000は、ホストまたはメモリコントローラHMが1ページに
おいて複数の連続する領域のデータの読み出しを要求しても、NAND型フラッシュメモ
リ300からこのデータを読み出すことができる。
Further, the memory system 3000 can read this data from the NAND flash memory 300 even if the host or the memory controller HM requests to read data in a plurality of continuous areas in one page.
その結果、データ読み出しの自由度を向上させることができる。なお、第3の実施形態
では、連続する領域が2つの場合を例に挙げて説明したが、連続する領域が3以上であっ
ても対応することができる。
As a result, the degree of freedom of data reading can be improved. In the third embodiment, the case where there are two continuous regions has been described as an example. However, even if there are three or more continuous regions, it can be dealt with.
(第4の実施形態)
第4の実施形態に係るNAND型フラッシュメモリ400、及び、メモリシステム40
00を、図16、17を用いて説明する。
(Fourth embodiment)
NAND flash memory 400 and memory system 40 according to the fourth embodiment
00 will be described with reference to FIGS.
図16に、第4の実施形態に係るメモリシステム4000(ホストまたはメモリコント
ローラHMとNAND型フラッシュメモリ400)の読み出し動作のフローチャートの一
例を示す。また、図17に第1の実施形態に係るNAND型不揮発性メモリ400のデー
タ読み出し動作の概略図の一例を示す。なお、第1、第2及び第3の実施形態と同様の動
作はその説明を省略する。
FIG. 16 shows an example of a flowchart of a read operation of the memory system 4000 (host or memory controller HM and NAND flash memory 400) according to the fourth embodiment. FIG. 17 shows an example of a schematic diagram of a data read operation of the NAND nonvolatile memory 400 according to the first embodiment. Note that description of operations similar to those of the first, second, and third embodiments is omitted.
第4の実施形態においては、1ページの単位を分割してそれぞれの領域に属するデータ
キャッシュD−CASを1つの領域とするものである。また、ホストまたはメモリコント
ローラHMは、読み出しコマンドにスタート領域アドレス及び領域アドレス数ではなく、
領域の位置を直接指定する。また、図17に示すように、例えば、ホストまたはメモリコ
ントローラHMはNAND型フラッシュメモリ400の選択ページPGsの領域AR“1
”、AR“3”及び領域AR“8”〜AR“10”に属するメモリセルMCに記憶された
データを要求している。
In the fourth embodiment, the unit of one page is divided and the data cache D-CAS belonging to each area is made one area. Further, the host or memory controller HM does not use the start area address and the number of area addresses in the read command,
Directly specify the location of the area. As shown in FIG. 17, for example, the host or the memory controller HM has the area AR “1” of the selected page PGs of the NAND flash memory 400.
”, AR“ 3 ”and the data stored in the memory cells MC belonging to the areas AR“ 8 ”to AR“ 10 ”are requested.
ここで、データ出力順において、領域AR“1”の最初のデータキャッシュをデータキ
ャッシュD−CASH(k)とし最後のデータキャッシュをデータキャッシュD−CAS
H(p)とする。領域AR“3”の最初のデータキャッシュをデータキャッシュD−CA
SH(q)とし最後のデータキャッシュをデータキャッシュD−CASH(r)とする。
領域AR“8”の最初のデータキャッシュをデータキャッシュD−CASH(s)とし、
領域AR“10”の最後のデータキャッシュをデータキャッシュD−CASH(t)とす
る。ここで、k、m、p、q、r、s及びtは自然数であり、1<k<p<q<r<s<
t<mの関係を有する。
Here, in the data output order, the first data cache in the area AR “1” is the data cache D-CASH (k), and the last data cache is the data cache D-CAS.
Let H (p). The first data cache in the area AR “3” is used as the data cache D-CA
Let SH (q) be the last data cache, and let the data cache D-CASH (r) be.
The first data cache in area AR “8” is defined as data cache D-CASH (s),
The last data cache in the area AR “10” is defined as a data cache D-CASH (t). Here, k, m, p, q, r, s, and t are natural numbers, and 1 <k <p <q <r <s <.
t <m.
図16に示すように、ホストまたはメモリコントローラHMはNAND型フラッシュメ
モリ400に第4読み出しコマンドを送付する(H41)。ここで、第4読み出しコマン
ドは、例えば、“0Fh“コマンドと”30h“コマンド、およびこれらのコマンドに挟
まれた領域指定アドレスを有している。
As shown in FIG. 16, the host or memory controller HM sends a fourth read command to the NAND flash memory 400 (H41). Here, the fourth read command has, for example, a “0Fh” command and a “30h” command, and an area designation address sandwiched between these commands.
ここで、領域指定アドレスaddress (xxx1 xxx2)- address (xxx3 xxx4)はページバッフ
ァP−BUFからデータキャッシュD−CASHにデータを移動する領域の場所を“0“
と”1“で示したものである。ここで、領域指定アドレスの前半”address(xxx1 xxx2)“
は領域”7“〜領域“0”の位置を示している。xxx1で領域”7“〜領域“4”の指定を
行い、xxx2で領域”3“〜領域“0”の指定を行う。また、領域指定アドレスの後半“ad
dress(xxx3 xxx4)”は領域”16“〜領域“8”の位置を示している。xxx1で領域”16
“〜領域“13”の指定を行い、xxx2で領域”12“〜領域“8”の指定を行う。
Here, the area designation address address (xxx1 xxx2) -address (xxx3 xxx4) indicates the location of the area where data is moved from the page buffer P-BUF to the data cache D-CASH “0”.
And "1". Here, the first half of the area specification address “address (xxx1 xxx2)“
Indicates the positions of region "7" to region "0". The area “7” to the area “4” is designated by xxx1, and the area “3” to the area “0” is designated by xxx2. Also, the second half “ad” of the area designation address
“dress (xxx3 xxx4)” indicates the position of area “16” to area “8”.
“˜Region“ 13 ”is designated, and“ xxx2 ”designates“ Region “12” ˜Region “8”.
例えば、ホストまたはメモリコントローラHMが選択ページPGsの領域“1”、“3
”及び、選択ページPGsの領域“8”〜“10”に属するメモリセルMCのデータを要
求している場合、領域指定アドレスaddress(0000 1010)- address(0000 0111)と指定する
。なお、このカラムアドレスの指定方法は一例であり、異なる指定方法も可能である。
For example, the host or the memory controller HM may select the areas “1” and “3” of the selected page PGs.
”And when the data of the memory cells MC belonging to the areas“ 8 ”to“ 10 ”of the selected page PGs is requested, the area designation address address (0000 1010) −address (0000 0111) is designated. The column address designation method is an example, and different designation methods are possible.
その後、N42の動作までは、第1の実施形態と同様であるため説明を省略する。 Thereafter, the operations up to N42 are the same as those in the first embodiment, and the description thereof will be omitted.
次に、制御回路5は、ページバッファP−BUF(0)〜P−BUF(m)に保持され
たデータのうち、領域“1”、“3”、“8”〜“10”に対応するデータキャッシュD
−CASH(k)〜データキャッシュD−CASH(p)、データキャッシュD−CAS
H(q)〜データキャッシュD−CASH(r)、及び、データキャッシュD−CASH
(s)〜データキャッシュD−CASH(t)のみに、ページバッファP−BUF(0)
〜P−BUF(m)からデータを移動、または、コピーする(N43)。ここで、図17
においてデータが保持されたデータキャッシュD−CASHを斜線で示す。すなわち、制
御回路5は、複数のページバッファP−BUF(0)〜P−BUF(m)に保持されたデ
ータのうち一部のデータを複数のデータキャッシュD−CASH(k)〜データキャッシ
ュD−CASH(p)、データキャッシュD−CASH(q)〜データキャッシュD−C
ASH(r)、及び、データキャッシュD−CASH(s)〜データキャッシュD−CA
SH(t)に移動すると言える。
Next, the
-CASH (k) to data cache D-CASH (p), data cache D-CAS
H (q) to data cache D-CASH (r) and data cache D-CASH
(S) to page buffer P-BUF (0) only in data cache D-CASH (t)
Data is moved or copied from P-BUF (m) (N43). Here, FIG.
The data cache D-CASH in which data is held is indicated by hatching. That is, the
ASH (r) and data cache D-CASH (s) to data cache D-CA
It can be said that it moves to SH (t).
ここで、制御回路5は、ページバッファP−BUFからデータが移動されないデータキ
ャッシュD−CASH(0)〜D−CASH(k−1)、D−CAS(p+1)〜D−C
AS(q−1)、D−CAS(r+1)〜D−CAS(s−1)、D−CAS(t+1)
〜D−CAS(m)にダミーデータを保持することができる。ここで、ダミーデータは“
0”データ、“1”データのうち、データキャッシュD−CASHが保持したときに消費
電流が小さいデータにすることができる。また、制御回路5は、消費電流を小さくするた
め、データキャッシュD−CASH(0)〜D−CASH(k−1)、D−CAS(p+
1)〜D−CAS(q−1)、D−CAS(r+1)〜D−CAS(s−1)、D−CA
S(t+1)〜D−CAS(m)をオフ状態することもできる。
Here, the
AS (q-1), D-CAS (r + 1) to D-CAS (s-1), D-CAS (t + 1)
Dummy data can be held in D-CAS (m). Here, the dummy data is “
Of the “0” data and “1” data, the data consumption can be reduced when the data cache D-CASH holds the data cache D-CASH. CASH (0) to D-CASH (k-1), D-CAS (p +
1) to D-CAS (q-1), D-CAS (r + 1) to D-CAS (s-1), D-CA
S (t + 1) to D-CAS (m) can be turned off.
その後は第1の実施形態と同様の動作であるため説明を省略する。 After that, the operation is the same as that of the first embodiment, and a description thereof will be omitted.
(効果)
第4の実施形態も第1〜第3の実施形態と同様に、NAND型フラッシュメモリ400
、及び、メモリシステム4000の消費電流を低減することができる。
(effect)
In the fourth embodiment, similar to the first to third embodiments, the NAND flash memory 400 is used.
And the current consumption of the memory system 4000 can be reduced.
また、メモリシステム4000は、領域を細かく指定することができる。その結果、デ
ータ読み出しの自由度を向上させることができる。
In addition, the memory system 4000 can specify the area in detail. As a result, the degree of freedom of data reading can be improved.
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示
したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は
、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、
種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の
範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲
に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
As mentioned above, although some embodiment of this invention was described, these embodiment is shown as an example and is not intending limiting the range of invention. These novel embodiments can be implemented in various other forms, and without departing from the spirit of the invention,
Various omissions, replacements, and changes can be made. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the scope of the invention described in the claims and the equivalents thereof. Further, the above-described embodiments can be implemented in combination with each other.
例えば、第1〜第3読み出しコマンドに対応するNAND型フラッシュメモリを具備す
るメモリシステムも実現することができる。また、通常の1ページの全てのデータを読み
出しデータとして出力する読み出しコマンドに加え、第1〜第3読み出しコマンドに対応
するNAND型フラッシュメモリを具備するメモリシステムも実現することができる。
For example, a memory system including a NAND flash memory corresponding to the first to third read commands can also be realized. In addition to a read command for outputting all data of one normal page as read data, a memory system including a NAND flash memory corresponding to the first to third read commands can also be realized.
また、第1の実施形態において、制御回路5はコマンドに指定されたカラムアドレスad
dress(col)から指定本数のみページバッファP−BUFからデータキャッシュD−CAS
Hにデータを移動等させてもよい。その結果、ホストまたはメモリコントローラHMから
要求されたデータのみがデータキャッシュD−CASHに移動する。よって、メモリシス
テム1000の消費電流をさらに削減することができる。
In the first embodiment, the
Only the specified number from dress (col) from page buffer P-BUF to data cache D-CAS
Data may be moved to H. As a result, only the data requested from the host or memory controller HM moves to the data cache D-CASH. Therefore, the current consumption of the
1000、2000、3000、4000…メモリシステム、100、200、300
、400…NAND型フラッシュメモリ、HM…ホストまたはメモリコントローラ、1…
メモリセルアレイ、2…ビット線制御回路、5…制御回路、6…昇圧回路、MC…メモリ
セル、WL…ワード線、BL…ビット線、P−BUF…ページバッファ、D−CASH…
データキャッシュ。
1000, 2000, 3000, 4000 ... Memory system, 100, 200, 300
, 400 ... NAND flash memory, HM ... host or memory controller, 1 ...
Memory cell array, 2 ... bit line control circuit, 5 ... control circuit, 6 ... boost circuit, MC ... memory cell, WL ... word line, BL ... bit line, P-BUF ... page buffer, D-CASH ...
Data cache.
Claims (8)
前記複数のメモリセルから読み出したデータを保持する複数の第1バッファと、
外部に出力するデータを記憶する複数のデータキャッシュと、
制御回路と、を具備し、
前記制御回路は、複数のメモリセルからデータを読み出して前記複数の第1バッファに
保持し、外部から入力されたコマンドに応じて前記複数の第1バッファに保持されたデー
タのうち一部のデータを前記複数のデータキャッシュに移動させることを特徴とする半導
体記憶装置。 A memory cell array each having a plurality of memory cells;
A plurality of first buffers for holding data read from the plurality of memory cells;
A plurality of data caches for storing data to be output to the outside;
A control circuit,
The control circuit reads data from a plurality of memory cells and holds the data in the plurality of first buffers, and a part of the data held in the plurality of first buffers in response to an externally input command Is moved to the plurality of data caches.
れた前記複数の第データキャッシュのそれぞれに領域アドレスが割り付けられており、
前記コマンドに、前記複数の第1バッファから前記複数のデータキャッシュにデータを
移動する前記領域アドレスが指定されていることを特徴とする請求項1に記載の不半導体
記憶装置。 The plurality of data caches are divided into n areas (n is a natural number of 2 or more), and an area address is assigned to each of the plurality of divided second data caches,
2. The non-semiconductor memory device according to claim 1, wherein the area address for moving data from the plurality of first buffers to the plurality of data caches is specified in the command.
域アドレス数を有し、
前記第1スタート領域は、前記領域のうち、前記複数のデータキャッシュのうち保持さ
れたデータが最初に前記外部に出力されるデータキャッシュが属する領域であり、
前記第1領域アドレス数は、前記第1スタート領域アドレスから連続して前記複数のデ
ータキャッシュに保持されたデータを出力させる領域の数であることを特徴とする請求項
2に記載の不半導体記憶装置。 The area address specified in the command has a first start area address and a first area address number,
The first start area is an area to which a data cache to which retained data among the plurality of data caches is first output to the outside belongs.
3. The non-semiconductor memory according to claim 2, wherein the number of first area addresses is the number of areas for outputting data held in the plurality of data caches continuously from the first start area address. 4. apparatus.
2領域アドレス数を有し、
前記第2スタート領域アドレスは、前記領域のうち、前記複数のデータキャッシュのう
ち保持されたデータが、前記第1スタート領域アドレス及び前記第1領域アドレス数によ
り指定される領域の次に前記外部に出力されるデータキャッシュが属する領域であり、
前記第2領域アドレス数は、前記第2スタート領域アドレスから連続して前記複数のデ
ータキャッシュに保持されたデータを出力させる領域の数であることを特徴とする請求項
3に記載の不半導体記憶装置。 The area address specified in the command has a second start area address and a second area address number,
In the second start area address, the data held in the plurality of data caches in the area is located outside the area specified by the first start area address and the number of first area addresses. The area to which the output data cache belongs,
4. The non-semiconductor memory according to claim 3, wherein the number of second area addresses is the number of areas to output data held in the plurality of data caches continuously from the second start area address. 5. apparatus.
み出したデータを保持する複数の第1バッファと、外部に出力するデータを記憶する複数
のデータキャッシュと、制御回路とを有する半導体メモリと、
前記半導体メモリを制御するメモリコントローラと、
を具備し、
前記メモリコントローラは、前記半導体メモリに読み出しコマンドを送付し、
前記半導体メモリは、前記読み出しコマンドを受け取ると、前記制御回路は複数のメモ
リセルからデータを読み出して前記前記複数の第1バッファに保持し、前記複数の第1バ
ッファに保持された前記データのうち一部のデータを前記複数のデータキャッシュに移動
させ、前記一部のデータを前記複数のデータキャッシュから前記メモリコントローラにデ
ータを送付することを特徴とするメモリシステム。 A semiconductor having a memory cell array having a plurality of memory cells, a plurality of first buffers for holding data read from the plurality of memory cells, a plurality of data caches for storing data to be output to the outside, and a control circuit Memory,
A memory controller for controlling the semiconductor memory;
Comprising
The memory controller sends a read command to the semiconductor memory;
When the semiconductor memory receives the read command, the control circuit reads data from a plurality of memory cells, holds the data in the plurality of first buffers, and among the data held in the plurality of first buffers A memory system, wherein a part of data is moved to the plurality of data caches, and the part of the data is sent from the plurality of data caches to the memory controller.
前記複数の第1バッファのそれぞれに領域アドレスが割り付けられており、
前記コマンドに、前記複数の第1バッファから前記複数のデータキャッシュにデータを
移動する前記領域アドレスが指定されていることを特徴とする請求項5に記載のメモリシ
ステム。 The plurality of first buffers are divided into n areas (n is a natural number of 2 or more), and an area address is assigned to each of the divided first buffers,
6. The memory system according to claim 5, wherein the area address for moving data from the plurality of first buffers to the plurality of data caches is specified in the command.
域アドレス数を有し、
前記第1スタート領域は、前記領域のうち、前記複数のデータキャッシュのうち保持さ
れたデータが最初に前記メモリコントローラに出力されるデータキャッシュが属する領域
であり、
前記第1領域アドレス数は、前記第1スタート領域アドレスから連続して前記複数のデ
ータキャッシュに保持されたデータを出力させる領域の数であることを特徴とする請求項
6に記載のメモリシステム。 The area address specified in the command has a first start area address and a first area address number,
The first start area is an area to which a data cache in which data held among the plurality of data caches is first output to the memory controller belongs.
The memory system according to claim 6, wherein the number of first area addresses is the number of areas in which data held in the plurality of data caches is continuously output from the first start area address.
2領域アドレス数を有し、
前記第2スタート領域アドレスは、前記領域のうち、前記複数のデータキャッシュのう
ち保持されたデータが、前記第1スタート領域アドレス及び前記第1領域アドレス数によ
り指定される領域の次に前記メモリコントローラに出力されるデータキャッシュが属する
領域であり、
前記第2領域アドレス数は、前記第2スタート領域アドレスから連続して前記複数のデ
ータキャッシュに保持されたデータを出力させる領域の数であることを特徴とする請求項
7に記載のメモリシステム。 The area address specified in the command has a second start area address and a second area address number,
The second start area address is the memory controller after the area in which the data held in the plurality of data caches is designated by the first start area address and the number of first area addresses. To which the data cache output to
8. The memory system according to claim 7, wherein the number of second area addresses is the number of areas for outputting data held in the plurality of data caches continuously from the second start area address.
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