JP6637566B2 - 半導体装置 - Google Patents
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Description
ン、マニュファクチャ、または、組成物(コンポジション・オブ・マター)に関する。特
に、本発明の一態様は、半導体装置、または半導体装置の製造方法に関する。
置全般を指す。表示装置、電気光学装置、半導体回路および電気機器は、半導体装置を有
している場合がある。
が注目されている。当該トランジスタは集積回路(IC)や画像表示装置(表示装置)の
ような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜として
シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目さ
れている。
化物半導体膜を用いたトランジスタが特許文献1に開示されている。
が特許文献2、特許文献3に開示されている。
流が小さいことが知られている。例えば、酸化物半導体膜を用いたトランジスタの低いリ
ーク特性を応用した低消費電力のCPUなどが開示されている(特許文献4参照。)。
化すると、オン電流、オフ電流、しきい値電圧、S値(サブスレッショルドスイング値)
などのトランジスタの電気特性が悪化する場合がある。一般に、チャネル長を縮小すると
、オフ電流の増大、しきい値電圧の変動の増大、S値の増大が起こる。また、チャネル幅
を縮小すると、オン電流が小さくなる。
構成の半導体装置を提供することを目的の一つとする。または、集積度の高い半導体装置
を提供することを目的の一つとする。または、オン電流の低下を抑制した半導体装置を提
供することを目的の一つとする。または、低消費電力の半導体装置を提供することを目的
の一つとする。または、信頼性の高い半導体装置を提供することを目的の一つとする。ま
たは、電源が遮断されてもデータが保持される半導体装置を提供することを目的の一つと
する。または、特性の良い半導体装置を提供することを目的の一つとする。または、新規
な半導体装置を提供することを目的の一つとする。
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
第2の酸化物半導体膜と、第2の酸化物半導体膜上の第3の酸化物半導体膜と、第1の酸
化物半導体膜、第2の酸化物半導体膜および第3の酸化物半導体膜の側面、第3の酸化物
半導体膜の上面と接するソース電極およびドレイン電極と、第3の酸化物半導体膜、ソー
ス電極およびドレイン電極上のゲート絶縁膜と、ゲート絶縁膜上で接し、第2の酸化物半
導体膜の上面および側面に面するゲート電極と、を有することを特徴とする半導体装置で
ある。
ャネル長方向の長さが第2の酸化物半導体膜のチャネル長の2倍未満であり、第2の酸化
物半導体膜とドレイン電極が互いに重なる領域のチャネル長方向の長さが第2の酸化物半
導体膜のチャネル長の2倍未満である。
導体膜上の第2の酸化物半導体膜と、第2の酸化物半導体膜上の第3の酸化物半導体膜と
、第1の酸化物半導体膜、第2の酸化物半導体膜および第3の酸化物半導体膜の側面と接
するソース電極およびドレイン電極と、ソース電極上の第1の絶縁膜と、ドレイン電極上
の第2の絶縁膜と、第3の酸化物半導体膜、ソース電極およびドレイン電極上のゲート絶
縁膜と、ゲート絶縁膜上で接し、第2の酸化物半導体膜の上面および側面に面するゲート
電極と、を有することを特徴とする半導体装置である。
レイン電極の上面の高さ以上である。
化物半導体膜上に第2の酸化物半導体膜を形成し、第2の酸化物半導体膜上に第3の酸化
物半導体膜を形成し、絶縁表面および第3の酸化物半導体膜上に導電膜を形成し、導電膜
をエッチングして第1の酸化物半導体膜、第2の酸化物半導体膜および第3の酸化物半導
体膜の側面、第3の酸化物半導体膜の上面と接するソース電極およびドレイン電極を形成
し、第3の酸化物半導体膜、ソース電極およびドレイン電極上にゲート絶縁膜を形成し、
ゲート絶縁膜上で接し、第2の酸化物半導体膜の上面および側面に面するゲート電極を形
成することを特徴とする半導体装置の作製方法である。
化物半導体膜上に第2の酸化物半導体膜を形成し、第2の酸化物半導体膜上に第3の酸化
物半導体膜を形成し、絶縁表面および第3の酸化物半導体膜上に導電膜を形成し、導電膜
上に第1の絶縁膜を形成し、導電膜および第1の絶縁膜に除去処理を行い、第3の酸化物
半導体膜を露出させ、除去処理を施した導電膜および第1の絶縁膜をエッチングして第1
の酸化物半導体膜、第2の酸化物半導体膜、第3の酸化物半導体膜の側面と接するソース
電極およびドレイン電極、ソース電極およびドレイン電極上の第2の絶縁膜および第3の
絶縁膜を形成し、第3の酸化物半導体膜、ソース電極およびドレイン電極上にゲート絶縁
膜を形成し、ゲート絶縁膜上で接し、第2の酸化物半導体膜の上面および側面に面するゲ
ート電極を形成することを特徴とする半導体装置の作製方法である。
きる構成の半導体装置を提供することができる。または、集積度の高い半導体装置を提供
することができる。または、オン電流の低下を抑制した半導体装置を提供することができ
る。または、低消費電力の半導体装置を提供することができる。または、信頼性の高い半
導体装置を提供することができる。または、電源が遮断されてもデータが保持される半導
体装置を提供することができる。
されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に
変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実
施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構
成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共
通して用い、その繰り返しの説明は省略することがある。
を採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わること
がある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ
替えて用いることができるものとする。
形態で述べる別の内容(一部の内容でもよい)、および/または、一つ若しくは複数の別
の実施の形態で述べる内容(一部の内容でもよい)に対して、適用、組み合わせ、または
置き換えなどを行うことが出来る。
て述べる内容、または明細書に記載される文章を用いて述べる内容のことである。
、その実施の形態において述べる別の図(一部でもよい)、および/または、一つ若しく
は複数の別の実施の形態において述べる図(一部でもよい)に対して、組み合わせること
により、さらに多くの図を構成させることが出来る。
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。
ある。図1(A)は上面図であり、図1(A)に示す一点鎖線A−Bの断面が図1(B)
、一点鎖線C−Dの断面が図1(C)に相当する。なお、図1(A)の上面図では、図の
明瞭化のために一部の要素を省いて図示している。また、一点鎖線A−B方向をチャネル
長方向、一点鎖線C−D方向をチャネル幅方向と呼称する場合がある。
部を有する下地絶縁膜402と、下地絶縁膜402の凸部上の第1の酸化物半導体膜40
4a、第2の酸化物半導体膜404bおよび第3の酸化物半導体膜404cと、第1の酸
化物半導体膜404a、第2の酸化物半導体膜404bおよび第3の酸化物半導体膜40
4cの側面および第3の酸化物半導体膜404cの上面と接するソース電極406aおよ
びドレイン電極406bと、第3の酸化物半導体膜404c、ソース電極406aおよび
ドレイン電極406b上のゲート絶縁膜408と、ゲート絶縁膜408上で接し、第2の
酸化物半導体膜404bの上面および側面に面するゲート電極410と、ソース電極40
6a、ドレイン電極406b、およびゲート電極410上の酸化物絶縁膜412と、を有
する。また、第1の酸化物半導体膜404a、第2の酸化物半導体膜404b、および第
3の酸化物半導体膜404cを総称して多層膜404と呼称する。
る、ソース(ソース領域またはソース電極)とドレイン(ドレイン領域またはドレイン電
極)との距離をいう。すなわち、図1(A)では、チャネル長は、第2の酸化物半導体膜
404bとゲート電極410とが重なる領域における、ソース電極406aとドレイン電
極406bとの距離となる。チャネル幅とは、半導体膜とゲート電極とが重なる領域にお
ける、ソースとドレインとが平行に向かい合っている長さをいう。すなわち、図1(A)
では、チャネル幅は、第2の酸化物半導体膜404bとゲート電極410とが重なる領域
における、ソース電極406aとドレイン電極406bとが平行に向かい合っている長さ
をいう。
させながら電極や半導体膜等を加工すると電極や半導体膜等の端部が丸みを帯びる(曲面
を有する)場合がある。このような構成になることで、第2の酸化物半導体膜404b上
に形成されるゲート絶縁膜408、ゲート電極410および酸化物絶縁膜412の被覆性
を向上させることができる。また、ソース電極406aおよびドレイン電極406bの端
部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制するこ
とができる。
bの側面と接するため、チャネルである第2の酸化物半導体膜404bの全体(バルク)
に大電流を流すことができ、高いオン電流を得ることができる。
例えば、トランジスタのチャネル長を、好ましくは40nm以下、さらに好ましくは30
nm以下、より好ましくは20nm以下とし、かつ、トランジスタのチャネル幅を、好ま
しくは40nm以下、さらに好ましくは30nm以下、より好ましくは20nm以下とす
る。
ル幅方向を電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を
、surrounded channel(s−channel)構造とよぶ。なお、s
−channel構造では、電流は第2の酸化物半導体膜404bの全体を流れる。多層
膜404の内部(第2の酸化物半導体膜404bの全体)を電流が流れることで、界面散
乱の影響を受けにくいため、高いオン電流を得ることができる。なお、第2の酸化物半導
体膜404bを厚くすると、オン電流を向上させることができる。また、ゲート電極41
0が第1の酸化物半導体膜404aと第2の酸化物半導体膜404bの界面より下地絶縁
膜402側まで延伸していてもチャネル幅には関与せず、チャネル幅を小さくすることが
できるため、高密度化(高集積化)を実現することができる。
た基板であってもよい。この場合、トランジスタ450のゲート電極410、ソース電極
406a、およびドレイン電極406bの少なくとも一つは、上記の他のデバイスと電気
的に接続されていてもよい。
層膜404に酸素を供給する役割を担うことができる。したがって、下地絶縁膜402は
酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であ
ることがより好ましい。また、上述のように基板400が他のデバイスが形成された基板
である場合、下地絶縁膜402は、層間絶縁膜としての機能も有する。その場合、下地絶
縁膜402の表面には凹凸が形成されるため、表面が平坦になるようにCMP(Chem
ical Mechanical Polishing)法等で平坦化処理を行うことが
好ましい。
400側から第1の酸化物半導体膜404a、第2の酸化物半導体膜404b、第3の酸
化物半導体膜404cが積層された構造を有している。また、図1(C)に示すようにゲ
ート電極410の電界が、第2の酸化物半導体膜404bを電気的に取り囲む構造になっ
ている。
04aおよび第3の酸化物半導体膜404cよりも電子親和力(真空準位から伝導帯下端
までのエネルギー)が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯
上端とのエネルギー差(イオン化ポテンシャル)から、伝導帯下端と価電子帯上端とのエ
ネルギー差(エネルギーギャップ)を差し引いた値として求めることができる。
半導体膜404bを構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギー
が第2の酸化物半導体膜404bよりも、0.05eV、0.07eV、0.1eV、0
.15eVのいずれか以上であって、2eV、1eV、0.5eV、0.4eVのいずれ
か以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
、伝導帯下端のエネルギーが最も小さい第2の酸化物半導体膜404bにチャネルが形成
される。すなわち、第2の酸化物半導体膜404bとゲート絶縁膜408との間に第3の
酸化物半導体膜404cが形成されていることよって、トランジスタのチャネルがゲート
絶縁膜408と接しない領域に形成される構造となる。
属元素を一種以上含んで構成されるため、第2の酸化物半導体膜404bと下地絶縁膜4
02が接した場合の界面と比較して、第2の酸化物半導体膜404bと第1の酸化物半導
体膜404aの界面に界面準位を形成しにくくなる。該界面準位はチャネルを形成するこ
とがあるため、トランジスタのしきい値電圧が変動することがある。したがって、第1の
酸化物半導体膜404aを設けることにより、トランジスタのしきい値電圧などの電気特
性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させるこ
とができる。
属元素を一種以上含んで構成されるため、第2の酸化物半導体膜404bとゲート絶縁膜
408が接した場合の界面と比較して、第2の酸化物半導体膜404bと第3の酸化物半
導体膜404cとの界面ではキャリアの散乱が起こりにくくなる。したがって、第3の酸
化物半導体膜404cを設けることにより、トランジスタの電界効果移動度を高くするこ
とができる。
l、Ti、Ga、Ge、Y、Zr、Sn、La、CeまたはHfを第2の酸化物半導体膜
404bよりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数
比を1.5倍以上、好ましくは2倍以上、さらに好ましくは3倍以上とする。前述の元素
は酸素と強く結合するため、酸素欠損が酸化物半導体膜に生じることを抑制する機能を有
する。すなわち、第1の酸化物半導体膜404aおよび第3の酸化物半導体膜404cは
、第2の酸化物半導体膜404bよりも酸素欠損が生じにくい膜とすることができる。
半導体膜404cが、少なくともインジウム、亜鉛およびM(Al、Ti、Ga、Ge、
Y、Zr、Sn、La、CeまたはHf等の金属)を含むIn−M−Zn酸化物であると
き、第1の酸化物半導体膜404aをIn:M:Zn=x1:y1:z1[原子数比]、
第2の酸化物半導体膜404bをIn:M:Zn=x2:y2:z2[原子数比]、第3
の酸化物半導体膜404cをIn:M:Zn=x3:y3:z3[原子数比]とすると、
y1/x1およびy3/x3がy2/x2よりも大きくなることが好ましい。y1/x1
およびy3/x3はy2/x2よりも1.5倍以上、好ましくは2倍以上、さらに好まし
くは3倍以上とする。このとき、第2の酸化物半導体膜404bにおいて、y2がx2以
上であるとトランジスタの電気特性を安定させることができる。ただし、y2がx2の3
倍以上になると、トランジスタの電界効果移動度が低下してしまうため、y2はx2の3
倍未満であることが好ましい。
除いてのInとMの原子数比率は、好ましくはInが50atomic%未満、Mが50
atomic%以上、さらに好ましくはInが25atomic%未満、Mが75ato
mic%以上とする。また、第2の酸化物半導体膜404bのZnおよびOを除いてのI
nとMの原子数比率は、好ましくはInが25atomic%以上、Mが75atomi
c%未満、さらに好ましくはInが34atomic%以上、Mが66atomic%未
満とする。
以上100nm以下、好ましくは3nm以上50nm以下とする。また、第2の酸化物半
導体膜404bの厚さは、3nm以上200nm以下、好ましくは3nm以上100nm
以下、さらに好ましくは3nm以上50nm以下とする。また、第2の酸化物半導体膜4
04bは、第1の酸化物半導体膜404aおよび第3の酸化物半導体膜404cより厚い
方が好ましい。
膜404cには、例えば、インジウム、亜鉛およびガリウムを含んだ酸化物半導体を用い
ることができる。特に、第2の酸化物半導体膜404bにインジウムを含ませると、キャ
リア移動度が高くなるため好ましい。
酸化物半導体膜中の不純物濃度を低減し、酸化物半導体膜を真性または実質的に真性にす
ることが有効である。ここで、実質的に真性とは、酸化物半導体膜のキャリア密度が、1
×1017/cm3未満であること、好ましくは1×1015/cm3未満であること、
さらに好ましくは1×1013/cm3未満であることを指す。
属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア
密度を増大させてしまう。また、シリコンは酸化物半導体膜中で不純物準位の形成に寄与
する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがあ
る。したがって、第1の酸化物半導体膜404a、第2の酸化物半導体膜404b、第3
の酸化物半導体膜404cの膜中や、それぞれの界面において不純物濃度を低減させるこ
とが好ましい。
ry Ion Mass Spectrometry)分析において、例えば、酸化物半
導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、シリコン濃度
を1×1019atoms/cm3未満、好ましくは5×1018atoms/cm3未
満、さらに好ましくは1×1018atoms/cm3未満とする部分を有していること
が好ましい。また、水素濃度は、例えば、酸化物半導体膜のある深さにおいて、または、
酸化物半導体膜のある領域において、2×1020atoms/cm3以下、好ましくは
5×1019atoms/cm3以下、より好ましくは1×1019atoms/cm3
以下、さらに好ましくは5×1018atoms/cm3以下とする部分を有しているこ
とが好ましい。また、窒素濃度は、例えば、酸化物半導体膜のある深さにおいて、または
、酸化物半導体膜のある領域において、5×1019atoms/cm3未満、好ましく
は5×1018atoms/cm3以下、より好ましくは1×1018atoms/cm
3以下、さらに好ましくは5×1017atoms/cm3以下とする部分を有している
ことが好ましい。
物半導体膜の結晶性を低下させることがある。酸化物半導体膜の結晶性を低下させないた
めには、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領
域において、シリコン濃度を1×1019atoms/cm3未満、好ましくは5×10
18atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満と
する部分を有していればよい。また、例えば、酸化物半導体膜のある深さにおいて、また
は、酸化物半導体膜のある領域において、炭素濃度を1×1019atoms/cm3未
満、好ましくは5×1018atoms/cm3未満、さらに好ましくは1×1018a
toms/cm3未満とする部分を有していればよい。
ジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を0.1V、
5V、または、10V程度とした場合に、トランジスタのチャネル幅で規格化したオフ電
流を数yA/μm乃至数zA/μmにまで低減することが可能となる。
ため、上記理由により多層膜のチャネルとなる領域は、本発明の一態様のトランジスタの
ようにゲート絶縁膜と接する領域が少ない構造が好ましいということができる。また、ゲ
ート絶縁膜と多層膜との界面にチャネルが形成される場合、該界面でキャリアの散乱が起
こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、多
層膜のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。
04b、第3の酸化物半導体膜404cの積層構造とすることで、第2の酸化物半導体膜
404bにチャネルを形成することができ、高い電界効果移動度および安定した電気特性
を有したトランジスタを形成することができる。
体膜404aおよび第3の酸化物半導体膜404cに相当する層としてエネルギーギャッ
プが3.5eVであるIn−Ga−Zn酸化物、第2の酸化物半導体膜404bに相当す
る層としてエネルギーギャップが3.15eVであるIn−Ga−Zn酸化物を用い、多
層膜404に相当する積層を作製して行っている。
膜404cの膜厚はそれぞれ10nmとし、エネルギーギャップは、分光エリプソメータ
(HORIBA JOBIN YVON社 UT−300)を用いて測定した。また、真
空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析(UPS:Ultrav
iolet Photoelectron Spectroscopy)装置(PHI社
VersaProbe)を用いて測定した。
との差分として算出される真空準位と伝導帯下端のエネルギー差(電子親和力)から模式
的に示されるバンド構造の一部である。図2(A)は、第1の酸化物半導体膜404aお
よび第3の酸化物半導体膜404cと接して、酸化シリコン膜を設けた場合のバンド図で
ある。ここで、Evacは真空準位のエネルギー、EcI1およびEcI2は酸化シリコ
ン膜の伝導帯下端のエネルギー、EcS1は第1の酸化物半導体膜404aの伝導帯下端
のエネルギー、EcS2は第2の酸化物半導体膜404bの伝導帯下端のエネルギー、E
cS3は第3の酸化物半導体膜404cの伝導帯下端のエネルギーである。
4b、第3の酸化物半導体膜404cにおいて、伝導帯下端のエネルギーが連続的に変化
する。これは、第1の酸化物半導体膜404a、第2の酸化物半導体膜404b、第3の
酸化物半導体膜404cを構成する元素が共通することにより、酸素が相互に拡散しやす
い点からも理解される。したがって、第1の酸化物半導体膜404a、第2の酸化物半導
体膜404b、第3の酸化物半導体膜404cは組成が異なる層の積層体ではあるが、物
性的に連続であるということもできる。
合(ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するU字型の井戸構
造)が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心の
ような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、
積層された多層膜の層間に不純物が混在していると、エネルギーバンドの連続性が失われ
、界面でキャリアがトラップあるいは再結合により消滅してしまう。
ぞれが異なっていてもよい。例えば、EcS3よりもEcS1が高いエネルギーを有する
場合、バンド構造の一部は、図2(B)のように示される。
の酸化物半導体膜404cにIn:Ga:Zn=1:3:2、1:3:3、1:3:4、
1:6:4または1:9:6(原子数比)のIn−Ga−Zn酸化物などを用いることが
でき、第2の酸化物半導体膜404bにIn:Ga:Zn=1:1:1または3:1:2
(原子数比)のIn−Ga−Zn酸化物などを用いることができる。また、EcS1>E
cS3である場合は、第1の酸化物半導体膜404aにIn:Ga:Zn=1:6:4ま
たは1:9:6(原子数比)のIn−Ga−Zn酸化物、第2の酸化物半導体膜404b
にIn:Ga:Zn=1:1:1または3:1:2(原子数比)のIn−Ga−Zn酸化
物、第3の酸化物半導体膜404cにIn:Ga:Zn=1:3:2、1:3:3、1:
3:4(原子数比)のIn−Ga−Zn酸化物などを用いることができる。
ウェル(井戸)となり、多層膜404を用いたトランジスタにおいて、チャネルが第2の
酸化物半導体膜404bに形成されることがわかる。なお、多層膜404は伝導帯下端の
エネルギーが連続的に変化しているため、U字型井戸(U Shape Well)とも
呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルとい
うこともできる。
リコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成さ
れ得る。第1の酸化物半導体膜404aおよび第3の酸化物半導体膜404cがあること
により、第2の酸化物半導体膜404bと当該トラップ準位とを遠ざけることができる。
ただし、EcS1またはEcS3と、EcS2とのエネルギー差が小さい場合、第2の酸
化物半導体膜404bの電子が該エネルギー差を越えてトラップ準位に達することがある
。トラップ準位に電子が捕獲されることで、絶縁膜界面にマイナスの固定電荷が生じ、ト
ランジスタのしきい値電圧はプラス方向にシフトしてしまう。
S3と、EcS2との間にエネルギー差を設けることが必要となる。それぞれの当該エネ
ルギー差は、0.1eV以上が好ましく、0.15eV以上がより好ましい。
半導体膜404cには、結晶部が含まれることが好ましい。特にc軸に配向した結晶を用
いることでトランジスタに安定した電気特性を付与することができる。
の拡散を防ぐために、第3の酸化物半導体膜404cは第2の酸化物半導体膜404bよ
りもInが少ない組成とすることが好ましい。
いることが好ましい。例えば、Al、Cr、Cu、Ta、Ti、Mo、Wなどを用いるこ
とができる。上記材料において、特に酸素と結合し易いTiや、後のプロセス温度が比較
的高くできることなどから、融点の高いWを用いることがより好ましい。なお、酸素と結
合し得る導電材料には、酸素が拡散し得る材料も含まれる。
得る導電材料側に拡散する現象が起こる。当該現象は、温度が高いほど顕著に起こる。ト
ランジスタの作製工程には、いくつかの加熱工程があることから、上記現象により、多層
膜のソース電極またはドレイン電極と接触した近傍の領域に酸素欠損が発生し、膜中に僅
かに含まれる水素と当該酸素欠損が結合することにより当該領域はn型化する。したがっ
て、n型化した当該領域はトランジスタのソース領域またはドレイン領域として作用させ
ることができる。
n型化した領域がトランジスタのチャネル長方向に延在することで短絡してしまうことが
ある。この場合、トランジスタの電気特性には、しきい値電圧のシフトにより、実用的な
ゲート電圧でオンオフの制御ができない状態(導通状態)が現れる。そのため、チャネル
長が極短いトランジスタを形成する場合は、ソース電極およびドレイン電極に酸素と結合
しやすい導電材料を用いることが必ずしも好ましいとはいえない場合がある。
料よりも酸素と結合しにくい導電材料を用いることが好ましい。当該導電材料としては、
例えば、窒化タンタル、窒化チタン、またはルテニウムを含む材料などを用いることがで
きる。なお、当該導電材料を第2の酸化物半導体膜404bと接触させる構成として、当
該導電材料と前述した酸素と結合しやすい導電材料を積層してもよい。
窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸
化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよ
び酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜408
は上記材料の積層であってもよい。なお、ゲート絶縁膜408に、ランタン(La)、窒
素、ジルコニウム(Zr)などを、不純物として含んでいてもよい。
せしめて、しきい値電圧を増大させることもできる。例えば、酸化シリコンと酸化ハフニ
ウムの積層膜のように、ゲート絶縁膜408の一部に酸化ハフニウム、酸化アルミニウム
、酸化タンタルのような電子捕獲準位の多い材料を用い、より高い温度(半導体装置の使
用温度あるいは保管温度よりも高い温度、あるいは、125℃以上450℃以下、代表的
には150℃以上300℃以下)の下で、ゲート電極の電位をソースやドレインの電位よ
り高い状態を、1秒以上、代表的には1分以上維持することで、酸化物半導体膜からゲー
ト電極に向かって、電子が移動し、そのうちのいくらかは電子捕獲準位に捕獲される。
プラス側にシフトする。ゲート電極の電圧の制御によって電子の捕獲する量を制御するこ
とができ、それに伴ってしきい値電圧を制御することができる。また、電子を捕獲せしめ
る処理は、半導体装置の作製過程におこなえばよい。
、あるいは、前工程(ウェハー処理)の終了後、あるいは、ウェハーダイシング工程後、
パッケージ後等、工場出荷前のいずれかの段階でおこなうとよい。いずれの場合にも、そ
の後に125℃以上の温度に1時間以上さらされないことが好ましい。
る層)としても利用した場合の例を示す。
体装置である。
2は、図1のゲート絶縁膜408などに対応している。ゲート電極103は、図1のゲー
ト電極410などに対応している。
する材料である。あるいは、電子捕獲層102は、なんらかの手段や処理によって、既に
内部に電子が捕獲されている層である。あるいは、電子捕獲層102は、なんらかの手段
や処理によって、いずれ、内部に電子が捕獲される可能性がある層である。なお、同じ構
成元素で構成されていても、形成方法・形成条件の違いにより、そのような準位が形成さ
れないこともある。
された第1の絶縁膜102aと、第2の形成方法(あるいは形成条件)で形成された第2
の絶縁膜102bの積層体でもよいし、図18(C)に示されるような、第1の形成方法
(あるいは形成条件)で形成された第1の絶縁膜102a、第2の形成方法(あるいは形
成条件)で形成された第2の絶縁膜102bと第3の形成方法(あるいは形成条件)で形
成された第3の絶縁膜102cの積層体、あるいは、さらに多層の絶縁膜の積層体でもよ
い。
成方法(あるいは形成条件)と第3の形成方法(あるいは形成条件)は同じでもよい。こ
の際、半導体層101に接しない層(例えば、第2の絶縁膜)には、電子捕獲準位が多く
形成されることが望ましい。例えば、スパッタリング法で形成された絶縁膜はCVD法や
ALD法で形成された絶縁膜に比べて、組成が同じでも、電子捕獲準位密度が高い。
し、CVD法やALD法で形成された絶縁膜を第1の絶縁膜102aとしてもよく、図1
8(C)の場合には、第3の絶縁膜102cも第1の絶縁膜102aと同様としてもよい
。ただし、本発明の実施形態の一態様はこれに限定されず、CVD法やALD法で形成さ
れた絶縁膜を第2の絶縁膜102bとし、スパッタリング法で形成された絶縁膜を第1の
絶縁膜102aとしてもよく、図18(C)の場合には、第3の絶縁膜102cも第1の
絶縁膜102aと同様としてもよい。
とができる。したがって、ゲートとドレイン間、または、ゲートとソース間の漏れ電流を
低減することができる。一方、スパッタリング法で形成された絶縁膜は、電子捕獲準位密
度が高いため、トランジスタのしきい値電圧をより大きく変化させることが出来る。その
ため、このような構成とすることにより、リーク電流が少なく、かつ、しきい値電圧も十
分に制御された構成とすることが出来る。よって、異なる形成方法(あるいは形成条件)
を用いて、積層構造を構成することが好適である。ただし、本発明の実施形態の一態様は
、これに限定されない。
に製造しやすくなるため、同じ製造方法を用いてもよい。たとえば、半導体層101をス
パッタリング法で形成した場合、第1の絶縁膜102aもスパッタリング法で形成し、第
2の絶縁膜102bは、CVD法やALD法で形成してもよい。図18(C)の場合には
、第3の絶縁膜102cもスパッタリング法で形成してもよい。同様に、半導体層101
をCVD法で形成した場合、第1の絶縁膜102aもCVD法で形成し、第2の絶縁膜1
02bは、スパッタリング法で形成してもよい。図18(C)の場合には、第3の絶縁膜
102cもCVD法で形成してもよい。このような構成とすることにより、リーク電流が
少なく、かつ、しきい値電圧も十分に制御された構成とし、さらに、製造しやすくするこ
とが出来る。ただし、本発明の実施形態の一態様は、これらに限定されない。
りも、厚くすることが好適である。これにより、絶縁破壊を低減し、耐圧を上げたり、リ
ーク電流を低減することが出来る。ただし、本発明の実施形態の一態様は、これに限定さ
れない。
、プラズマCVD法、MOCVD法、LPCVD法などの方法を用いることが出来る。よ
って、ある絶縁膜と別の絶縁膜とにおいて、異なるCVD法を用いて、絶縁膜を形成して
もよい。
に示す。図中、Ecは伝導帯下端、Evは価電子帯上端を示す。図19(A)では、ゲー
ト電極103の電位はソース電極あるいはドレイン電極(いずれも図示せず)と同じであ
る。
、ソース電極あるいはドレイン電極より高くすると、図19(B)に示すようになる。こ
こで、ゲート電極103の電位は、ソース電極あるいはドレイン電極より1V以上高くし
てもよい。また、この処理の終了した後にゲート電極103に印加される最高電位よりも
低くてもよい。代表的には、4V未満とするとよい。
動しようとする。そして、半導体層101からゲート電極103の方向に移動した電子1
07のいくらかは、電子捕獲準位106に捕獲される。
(あるいは形成条件)の異なる3層の絶縁膜で形成し第2の絶縁膜102bの電子捕獲準
位が、他よりも十分に大きくすることは第2の絶縁膜102bの内部、あるいは、他の絶
縁膜との界面にある電子捕獲準位に捕獲された電子を保持する上で効果的である。
分に厚ければ、電子捕獲準位106に捕獲された電子を保持できる。図19(C)には、
図18(C)に示す半導体装置の点Cから点Dにかけてのバンド図の例を示す。なお、形
成方法(あるいは形成条件)が異なれば、構成元素が同じであっても、酸素欠損量等が異
なることにより、フェルミ準位が異なる場合もあるが、以下の例では同じものとする。
形成条件)で形成されるが、そのため、第1の絶縁膜102aと第2の絶縁膜102bの
界面、第2の絶縁膜102bと第3の絶縁膜102cの界面にも多くの電子捕獲準位が形
成される。
)で説明したように、半導体層101から電子捕獲準位106に電子が捕獲され、電子捕
獲層102は負に帯電する(図19(D)参照)。
置のしきい値電圧が増加する。特に、半導体層101が、バンドギャップが大きな材料(
ワイドバンドギャップ半導体)であると、ゲート電極103の電位をソース電極あるいは
ドレイン電極の電位と同じとしたときのソースドレイン間の電流(Icut電流)を大幅
に低下させることができる。
ut電流密度(チャネル幅1μmあたりの電流値)は1zA/μm(1×10−21A/
μm)以下、代表的には、1yA/μm(1×10−24A/μm)以下とできる。
った後での、室温でのソース電極ドレイン電極間のチャネル幅1μmあたりの電流(Id
)のゲート電極103の電位(Vg)依存性を模式的に示したものである。なお、ソース
電極とゲート電極103の電位を0V、ドレイン電極の電位を+1Vとする。1fAより
小さな電流は、直接は測定できないが、その他の方法で測定した値、サブスレショールド
値等をもとに推定できる。
子の捕獲をおこなった後では、しきい値電圧が増加し(プラス方向に移動し)、Vth2
となる。また、この結果、Vg=0での電流密度は、1aA/μm(1×10−18A/
μm)以下、例えば、1zA/μm乃至1yA/μmとなる。
0で制御する回路を考える。ここで、容量素子111の電極間のリーク電流は無視する。
容量素子111の容量が1fFであり、容量素子111のトランジスタ110側の電位が
+1V、Vdの電位が0Vであるとする。
、チャネル幅が0.1μmであると、Icut電流密度は約1fAであり、トランジスタ
110のこのときの抵抗は約1×1015Ωである。したがって、トランジスタ110と
容量素子111よりなる回路の時定数は約1秒である。すなわち、約1秒で、容量素子1
11に蓄積されていた電荷の多くが失われてしまうことを意味する。
、チャネル幅が0.1μmであると、Icut電流密度は約1yAであり、トランジスタ
110のこのときの抵抗は約1×1024Ωである。したがって、トランジスタ110と
容量素子111よりなる回路の時定数は約1×109秒(=約31年)である。すなわち
、10年経過後でも、容量素子111に蓄積されていた電荷の1/3は残っていることを
意味する。
印加しなくても、10年間の電荷の保持が可能である。このことは各種記憶装置に用いる
ことができる。例えば、後で説明する図23に示すようなメモリセルに用いることもでき
る。
の有効質量が極めて大きい、あるいは、実質的に局在化している層を用いることが有効で
ある。この場合には、半導体層101から電子捕獲層102へのホールの注入がなく、し
たがって、電子捕獲準位106に捕獲された電子がホールと結合して消滅することもない
。そのため、電荷の保持特性を向上させることが出来る。
Ag、TaおよびWなどの導電膜を用いることができる。また、当該ゲート電極は、上記
材料の積層であってもよい。また、ゲート電極410には、窒素を含んだ導電膜を用いて
もよい。
いてもよい。当該酸化物絶縁膜には、酸化アルミニウム、酸化マグネシウム、酸化シリコ
ン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジル
コニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上
含む絶縁膜を用いることができる。また、当該酸化物絶縁膜は上記材料の積層であっても
よい。
過剰酸素を含む酸化物絶縁膜とは、加熱処理などによって酸素を放出することができる酸
化物絶縁膜をいう。好ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸
素の放出量が1.0×1019atoms/cm3以上である膜とする。なお、上記昇温
脱離ガス分析時における基板温度としては100℃以上700℃以下、または100℃以
上500℃以下の範囲が好ましい。当該酸化物絶縁膜から放出される酸素はゲート絶縁膜
408を経由して多層膜404のチャネル形成領域に拡散させることができることから、
チャネル形成領域に酸素欠損が形成された場合においても酸素を補填することができる。
したがって、安定したトランジスタの電気特性を得ることができる。
タの微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル
幅の縮小に直接起因するオン電流の低下は著しい。
導体膜404bのチャネルが形成される領域上に第3の酸化物半導体膜404cが形成さ
れており、チャネル形成層とゲート絶縁膜が接する領域が少ない構成となっている。その
ため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることがで
き、トランジスタの電界効果移動度を高くすることができる。
キャリア数の減少により、電界効果移動度の低下が懸念される。しかしながら、本発明の
一態様のトランジスタにおいては、酸化物半導体膜に垂直方向からのゲート電界に加えて
、側面方向からのゲート電界が印加される。すなわち、酸化物半導体膜の全体的にゲート
電界が印加させることとなり、電流は酸化物半導体膜のバルクを流れる。これによって、
高純度真性化による、電気特性の変動の抑制を達成しつつ、トランジスタの電界効果移動
度の向上を図ることが可能となる。
物半導体膜404a上に形成することで界面準位を形成しにくくする効果や、第2の酸化
物半導体膜404bを三層構造の中間層とすることで上下からの不純物混入の影響を排除
できる効果などを併せて有する。そのため、第2の酸化物半導体膜404bはゲート電極
410の電界で電気的に取り囲まれた構造となり、上述したトランジスタのオン電流の向
上に加えて、しきい値電圧の安定化や、S値を小さくすることができる。したがって、I
cut(ゲート電圧が0V時のドレイン電流)を下げることができ、消費電力を低減させ
ることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置
の長期信頼性を向上させることができる。
3(C)は、トランジスタ460の上面図および断面図である。図3(A)は上面図であ
り、図3(A)に示す一点鎖線A−Bの断面が図3(B)、一点鎖線C−Dの断面が図3
(C)に相当する。なお、図3(A)の上面図では、図の明瞭化のために一部の要素を省
いて図示している。
1を備えている。当該導電膜401を第2のゲート電極として用いることで、さらなるオ
ン電流の増加や、しきい値電圧の制御を行うことができる。オン電流を増加させるには、
例えば、図3に示すようにゲート電極410と導電膜401を電気的に接続して同電位と
し、デュアルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を
行うには、ゲート電極410と導電膜401が電気的に接続しないようにし、ゲート電極
410とは異なる定電位を導電膜401に供給すればよい。
)は、トランジスタ470の上面図および断面図である。図4(A)は上面図であり、図
4(A)に示す一点鎖線A−Bの断面が図4(B)、一点鎖線C−Dの断面が図4(C)
に相当する。なお、図4(A)の上面図では、図の明瞭化のために一部の要素を省いて図
示している。
bおよび第3の酸化物半導体膜404cを形成するとき、下地絶縁膜402のオーバーエ
ッチングがなく、下地絶縁膜402がエッチングされていない形状となっている。
酸化物半導体膜と下地絶縁膜402のエッチングでの選択比を大きくすればよい。
)は、トランジスタ480の上面図および断面図である。図5(A)は上面図であり、図
5(A)に示す一点鎖線A−Bの断面が図5(B)、一点鎖線C−Dの断面が図5(C)
に相当する。なお、図5(A)の上面図では、図の明瞭化のために一部の要素を省いて図
示している。
bおよび第3の酸化物半導体膜404cを形成するとき、エッチングにより、第1の酸化
物半導体膜をすべてエッチングさせず、第1の酸化物半導体膜の形状が凸型になっている
。
酸化物半導体膜で挟んでいる構成を説明したがこれに限られず、第1の酸化物半導体膜を
設けない構成としてもよい。または、さらに別の酸化物半導体膜を追加して設けてもよい
。例えば、図27(A)乃至図27(C)や図28(A)乃至図28(C)では、第1の
酸化物半導体膜404aを有さない構成を示す。
るためには、レジストマスクやハードマスクを用いて膜を加工する際に、レジストマスク
やハードマスクと加工する膜とのエッチングでの選択比を大きくすればよい。具体的な構
成の一例のトランジスタ490を図6に示す。
(A)は上面図であり、図6(A)に示す一点鎖線A−Bの断面が図6(B)、一点鎖線
C−Dの断面が図6(C)に相当する。なお、図6(A)の上面図では、図の明瞭化のた
めに一部の要素を省いて図示している。
04cのみがゲート電極の電界に電気的に取り囲まれている構成である。
る。
本実施の形態では、実施の形態1で説明した図1に示すトランジスタ450の作製方法
について、図7および図8を用いて説明する。
ることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体
基板、シリコンゲルマニウムなどの化合物半導体基板、SOI(Silicon On
Insulator)基板などを用いることも可能であり、これらの基板上に半導体素子
が設けられたものを用いてもよい。
、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウ
ム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウ
ムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アル
ミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、または上記材料を混合した膜を用
いて形成することができる。また、上記材料の積層であってもよく、少なくとも多層膜4
04と接する上層は多層膜404への酸素の供給源となりえる過剰な酸素を含む材料で形
成することが好ましい。
イオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加すること
によって、下地絶縁膜402から多層膜404への酸素の供給をさらに容易にすることが
できる。
響が無い場合は、下地絶縁膜402を設けない構成とすることができる。
04b、第3の酸化物半導体膜404cをスパッタリング法、CVD法、MBE法、AL
D法またはPLD法を用いて形成する(図7(B)参照)。このとき、図示するように下
地絶縁膜402を若干過度にエッチングしてもよい。下地絶縁膜402を過度にエッチン
グすることで、後に形成するゲート電極410で多層膜404を覆いやすくすることがで
きる。
半導体膜404cを島状に形成する際に、まず、第3の酸化物半導体膜404c上にハー
ドマスクとなる膜(たとえばタングステン膜)およびレジストマスクを設け、ハードマス
クとなる膜をエッチングしてハードマスクを形成し、その後、レジストマスクを除去し、
ハードマスクをマスクとして第1の酸化物半導体膜404a、第2の酸化物半導体膜40
4b、第3の酸化物半導体膜404cをエッチングする。その後、ハードマスクを除去す
る。この時、エッチングするにつれて徐々にハードマスクの端部が縮小していくため、自
然にハードマスクの端部が丸みを帯び、曲面を有する場合がある。これに伴い、第3の酸
化物半導体膜404cの形状も端部が丸みを帯び、曲面を有する場合がある。このような
構成になることで、第3の酸化物半導体膜404c上に形成される、ゲート絶縁膜408
、ゲート電極410、酸化物絶縁膜412の被覆性が向上し、段切れ等の形状不良の発生
を防ぐことができる。また、ソース電極406aおよびドレイン電極406bの端部に生
じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することがで
きる。
物半導体膜404a、第2の酸化物半導体膜404b、第3の酸化物半導体膜404cが
積層している状態を示している。このとき、第2の酸化物半導体膜404bの底面のチャ
ネル長方向の長さをL1、上面のチャネル長方向の長さをL2とする。
面(上面)に近づくほど端部が狭まっている(L1>L2)、所謂順テーパー状になるこ
とがある。また、図9(C)に示すように酸化物半導体膜が表面(上面)に近づくほど端
部が広がっている(L1<L2)、所謂逆テーパー状になることがある。
L2の半分未満(0<La<L2/2)であると好ましい。また、図9(C)において、
L1は0より大きい(0<L1)。
、順テーパー状であると好ましい。
酸化物半導体膜404cを含めた積層において連続接合を形成するためには、ロードロッ
ク室を備えたマルチチャンバー方式の成膜装置(例えばスパッタ装置)を用いて各層を大
気に触れさせることなく連続して積層することが必要となる。スパッタ装置における各チ
ャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオ
ポンプのような吸着式の真空排気ポンプを用いて高真空排気(5×10−7Pa乃至1×
10−4Pa程度まで)できること、かつ、成膜される基板を100℃以上、好ましくは
500℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコールドトラッ
プを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないよ
うにしておくことが好ましい。
スパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガ
スは、露点が−40℃以下、好ましくは−80℃以下、より好ましくは−100℃以下に
まで高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能
な限り防ぐことができる。なお、不純物濃度が低く、欠陥準位密度が低い(酸素欠損の少
ない)ことを高純度真性または実質的に高純度真性と呼ぶ。
半導体膜404cには、実施の形態1で説明した材料を用いることができる。例えば、第
1の酸化物半導体膜404aにIn:Ga:Zn=1:3:4または1:3:2[原子数
比]のIn−Ga−Zn酸化物、第2の酸化物半導体膜404bにIn:Ga:Zn=1
:1:1[原子数比]のIn−Ga−Zn酸化物、第3の酸化物半導体膜404cにIn
:Ga:Zn=1:3:4または1:3:2[原子数比]のIn−Ga−Zn酸化物を用
いることができる。
半導体膜404cとして用いることのできる酸化物半導体は、少なくともインジウム(I
n)もしくは亜鉛(Zn)を含むことが好ましい。または、InとZnの双方を含むこと
が好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らす
ため、それらと共に、スタビライザーを含むことが好ましい。
ルミニウム(Al)、またはジルコニウム(Zr)等がある。また、他のスタビライザー
としては、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(
Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム
(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビ
ウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)等があ
る。
物、Sn−Zn酸化物、Al−Zn酸化物、Zn−Mg酸化物、Sn−Mg酸化物、In
−Mg酸化物、In−Ga酸化物、In−Ga−Zn酸化物、In−Al−Zn酸化物、
In−Sn−Zn酸化物、Sn−Ga−Zn酸化物、Al−Ga−Zn酸化物、Sn−A
l−Zn酸化物、In−Hf−Zn酸化物、In−La−Zn酸化物、In−Ce−Zn
酸化物、In−Pr−Zn酸化物、In−Nd−Zn酸化物、In−Sm−Zn酸化物、
In−Eu−Zn酸化物、In−Gd−Zn酸化物、In−Tb−Zn酸化物、In−D
y−Zn酸化物、In−Ho−Zn酸化物、In−Er−Zn酸化物、In−Tm−Zn
酸化物、In−Yb−Zn酸化物、In−Lu−Zn酸化物、In−Sn−Ga−Zn酸
化物、In−Hf−Ga−Zn酸化物、In−Al−Ga−Zn酸化物、In−Sn−A
l−Zn酸化物、In−Sn−Hf−Zn酸化物、In−Hf−Al−Zn酸化物を用い
ることができる。
て有する酸化物という意味である。また、InとGaとZn以外の金属元素が入っていて
もよい。また、本明細書においては、In−Ga−Zn酸化物で構成した膜をIGZO膜
とも呼ぶ。
用いてもよい。なお、Mは、Ga、Fe、MnおよびCoから選ばれた一つの金属元素ま
たは複数の金属元素を示す。また、In2SnO5(ZnO)n(n>0、且つ、nは整
数)で表記される材料を用いてもよい。
3の酸化物半導体膜404cは、第2の酸化物半導体膜404bよりも電子親和力が小さ
くなるように材料を選択する。
しては、RFスパッタ法、DCスパッタ法、ACスパッタ法等を用いることができる。特
に、成膜時に発生するゴミを低減でき、かつ膜厚分布も均一とすることからDCスパッタ
法を用いることが好ましい。
膜404cとしてIn−Ga−Zn酸化物を用いる場合、In、Ga、Znの原子数比と
しては、例えば、In:Ga:Zn=1:1:1、In:Ga:Zn=2:2:1、In
:Ga:Zn=3:1:2、In:Ga:Zn=1:3:2、In:Ga:Zn=1:3
:4、In:Ga:Zn=1:4:3、In:Ga:Zn=1:5:4、In:Ga:Z
n=1:6:6、In:Ga:Zn=2:1:3、In:Ga:Zn=1:6:4、In
:Ga:Zn=1:9:6、In:Ga:Zn=1:1:4、In:Ga:Zn=1:1
:2のいずれかの材料を用い、第1の酸化物半導体膜404aおよび第3の酸化物半導体
膜404cの電子親和力が第2の酸化物半導体膜404bよりも小さくなるようにすれば
よい。
+c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+
C=1)の酸化物の組成の近傍であるとは、a、b、cが、(a−A)2+(b−B)2
+(c−C)2≦r2を満たすことをいう。rとしては、例えば、0.05とすればよい
。他の酸化物でも同様である。
酸化物半導体膜404cよりもインジウムの含有量を多くするとよい。酸化物半導体では
主として重金属のs軌道がキャリア伝導に寄与しており、Inの含有率を多くすることに
より、より多くのs軌道が重なるため、InがGaよりも多い組成となる酸化物はInが
Gaと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、第2
の酸化物半導体膜404bにインジウムの含有量が多い酸化物を用いることで、高い移動
度のトランジスタを実現することができる。
で配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また
、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をい
う。したがって、85°以上95°以下の場合も含まれる。
す。
非単結晶酸化物半導体膜とは、CAAC−OS(C Axis Aligned Cry
stalline Oxide Semiconductor)膜、多結晶酸化物半導体
膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
結晶部は、一辺が100nm未満の立方体内に収まる大きさである。したがって、CAA
C−OS膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立
方体内に収まる大きさの場合も含まれる。
tron Microscope)によって観察すると、明確な結晶部同士の境界、即ち
結晶粒界(グレインバウンダリーともいう。)を確認することができない。そのため、C
AAC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
察)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原
子の各層は、CAAC−OS膜を形成する面(被形成面ともいう。)または上面の凹凸を
反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
EM観察)すると、結晶部において、金属原子が三角形状または六角形状に配列している
ことを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られ
ない。
ていることがわかる。
装置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS
膜のout−of−plane法による解析では、回折角(2θ)が31°近傍にピーク
が現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属され
ることから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に
概略垂直な方向を向いていることが確認できる。
lane法による解析では、2θが56°近傍にピークが現れる場合がある。このピーク
は、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸
化物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)
として試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面
に帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを
56°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
不規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平
行な方向を向いていることがわかる。したがって、前述の断面TEM観察で確認された層
状に配列した金属原子の各層は、結晶のab面に平行な面である。
行った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面ま
たは上面の法線ベクトルに平行な方向に配向する。したがって、例えば、CAAC−OS
膜の形状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被
形成面または上面の法線ベクトルと平行にならないこともある。
膜の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によって形成される場合、上
面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、CA
AC−OS膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部
分的に結晶化度の異なる領域が形成されることもある。
法による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現
れる場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向
性を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍
にピークを示し、2θが36°近傍にピークを示さないことが好ましい。
、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリ
コンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸
化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させ
る要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半
径(または分子半径)が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜
の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不
純物は、キャリアトラップやキャリア発生源となる場合がある。
物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによっ
てキャリア発生源となることがある。
は実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体
膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって
、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性
(ノーマリーオンともいう。)になることが少ない。また、高純度真性または実質的に高
純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半
導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタと
なる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要
する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度
が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定
となる場合がある。
性の変動が小さい。
きない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、1nm以上100nm以
下、または1nm以上10nm以下の大きさであることが多い。特に、1nm以上10n
m以下、または1nm以上3nm以下の微結晶であるナノ結晶(nc:nanocrys
tal)を有する酸化物半導体膜を、nc−OS(nanocrystalline O
xide Semiconductor)膜と呼ぶ。また、nc−OS膜は、例えば、T
EMによる観察像では、結晶粒界を明確に確認できない場合がある。
上3nm以下の領域)において原子配列に周期性を有する。また、nc−OS膜は、異な
る結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。
したがって、nc−OS膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付か
ない場合がある。例えば、nc−OS膜に対し、結晶部よりも大きい径のX線を用いるX
RD装置を用いて構造解析を行うと、out−of−plane法による解析では、結晶
面を示すピークが検出されない。また、nc−OS膜に対し、結晶部よりも大きいプロー
ブ径(例えば50nm以上)の電子線を用いる電子線回折(制限視野電子線回折ともいう
。)を行うと、ハローパターンのような回折パターンが観測される。一方、nc−OS膜
に対し、結晶部の大きさと近いか結晶部より小さい径(例えば1nm以上30nm以下)
の電子線を用いる電子線回折(ナノビーム電子線回折ともいう。)を行うと、スポットが
観測される。また、nc−OS膜に対しナノビーム電子線回折を行うと、円を描くように
(リング状に)輝度の高い領域が観測される場合がある。また、nc−OS膜に対しナノ
ビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある
。
のため、nc−OS膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし
、nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、nc−
OS膜は、CAAC−OS膜と比べて欠陥準位密度が高くなる。
AAC−OS膜のうち、二種以上を有する積層膜であってもよい。
、スパッタ法によって成膜することができる。当該スパッタ用ターゲットにイオンが衝突
すると、スパッタ用ターゲットに含まれる結晶領域がa−b面から劈開し、a−b面に平
行な面を有する平板状またはペレット状のスパッタ粒子として剥離することがある。この
場合、当該平板状またはペレット状のスパッタ粒子は帯電しているためプラズマ中で凝集
せず、結晶状態を維持したまま基板に到達し、CAAC−OS膜を成膜することができる
。
熱処理は、250℃以上650℃以下、好ましくは300℃以上500℃以下の温度で、
不活性ガス雰囲気、酸化性ガスを10ppm以上含む雰囲気、または減圧状態で行えばよ
い。また、第1の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した
酸素を補うために酸化性ガスを10ppm以上含む雰囲気で行ってもよい。第1の加熱処
理によって、第2の酸化物半導体膜404bの結晶性を高め、さらに下地絶縁膜402、
第1の酸化物半導体膜404aおよび第3の酸化物半導体膜404cから水素や水などの
不純物を除去することができる。なお、第2の酸化物半導体膜404bを形成するエッチ
ングの前に第1の加熱工程を行ってもよい。
化物半導体膜404c上にソース電極406aおよびドレイン電極406bとなる第1の
導電膜405を形成する(図7(C)参照)。第1の導電膜405としては、Al、Cr
、Cu、Ta、Ti、Mo、W、またはこれらを主成分とする合金材料を用いることがで
きる。例えば、スパッタ法などにより100nmのチタン膜を形成する。また、CVD法
によりタングステン膜を形成してもよい。
ドレイン電極406bを形成する(図8(A)参照)。なお、第1の導電膜405にエッ
チング処理を施す際、端部が丸みを帯びる(曲面を有する)場合がある。また、第1の導
電膜405にエッチング処理を施す際、下地絶縁膜402のC−D方向の方がA−B方向
より過度にエッチングされていてもよい。
いて図10を用いて説明する。
多層膜404の第2の酸化物半導体膜404bが互いに重なっている長さLmは、チャネ
ル長Lの2倍未満、好ましくは0倍以上0.5倍未満であるとよい。
ャリアの発生を防ぎ、オン電流の低下を抑制することができる。また、長さLmが大きい
と、当該領域に生じる寄生容量が増大してしまうため上記範囲にすることで寄生容量の増
大を抑制しつつ、オン電流の低下を抑制することができる。
b上に、ゲート絶縁膜408を形成し、ゲート絶縁膜408上にゲート電極410を形成
する(図8(B)参照)。なお、ゲート電極410の電界が、第2の酸化物半導体膜40
4bを電気的に取り囲むように形成される。
窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸
化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよ
び酸化タンタルなどを用いることができる。なお、ゲート絶縁膜408は、上記材料の積
層であってもよい。ゲート絶縁膜408は、スパッタ法、CVD法、MBE法、ALD法
またはPLD法などを用いて形成することができる。
、Ag、Ta、W、またはこれらを主成分とする合金材料を用いることができる。ゲート
電極410は、スパッタ法やCVD法などにより形成することができる。また、ゲート電
極410としては、窒素を含んだ導電膜を用いてもよく、上記導電膜と窒素を含んだ導電
膜の積層を用いてもよい。
膜を成膜してからゲート電極410となる導電膜を選択的にエッチングし、ゲート電極4
10を形成し、その後にゲート電極410をマスクとしてゲート絶縁膜408を形成して
もよい。このようにすることでゲート絶縁膜408となる絶縁膜およびゲート電極410
となる導電膜を連続成膜することができる。
電極410上に酸化物絶縁膜412を形成する(図8(C)参照)。酸化物絶縁膜412
は、下地絶縁膜402と同様の材料、方法を用いて形成することができる。酸化物絶縁膜
412としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化ガリウム、
酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム
、酸化ハフニウムおよび酸化タンタル、もしくは窒素を含む酸化物絶縁材料を用いるとよ
い。酸化物絶縁膜412は、スパッタ法、CVD法、MBE法、ALD法またはPLD法
を用いて形成することができ、多層膜404に対し酸素を供給できるよう過剰に酸素を含
む膜とすることが好ましい。
ンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加するこ
とによって、酸化物絶縁膜412から多層膜404への酸素の供給をさらに容易にするこ
とができる。
件で行うことができる。第2の加熱処理により、下地絶縁膜402、ゲート絶縁膜408
、酸化物絶縁膜412から過剰酸素が放出されやすくなり、多層膜404の酸素欠損を低
減することができる。
る。
本実施の形態では、先の実施の形態で説明したトランジスタとは異なる構造のトランジ
スタについて説明する。
図である。図11(A)は上面図であり、図11(A)に示す一点鎖線A−Bの断面が図
11(B)、一点鎖線C−Dの断面が図11(C)に相当する。なお、図11(A)の上
面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線A−B
方向をチャネル長方向、一点鎖線C−D方向をチャネル幅方向と呼称する場合がある。
び凸部を有する下地絶縁膜402と、下地絶縁膜402の凸部上の第1の酸化物半導体膜
404a、第2の酸化物半導体膜404bおよび第3の酸化物半導体膜404cと、第1
の酸化物半導体膜404a、第2の酸化物半導体膜404bおよび第3の酸化物半導体膜
404cの側面と接するソース電極406aおよびドレイン電極406bと、ソース電極
406aおよびドレイン電極406b上の絶縁膜414aおよび絶縁膜414bと、第3
の酸化物半導体膜404c、ソース電極406aおよびドレイン電極406b上のゲート
絶縁膜408と、ゲート絶縁膜408上で接し、第2の酸化物半導体膜404bの上面お
よび側面に面するゲート電極410と、ソース電極406a、ドレイン電極406b、お
よびゲート電極410上の酸化物絶縁膜412と、を有する。また、第1の酸化物半導体
膜404a、第2の酸化物半導体膜404b、および第3の酸化物半導体膜404cを総
称して多層膜404と呼称する。
る、ソース(ソース領域またはソース電極)とドレイン(ドレイン領域またはドレイン電
極)との距離をいう。すなわち、図11(A)では、チャネル長は、第2の酸化物半導体
膜404bとゲート電極410とが重なる領域における、ソース電極406aとドレイン
電極406bとの距離となる。チャネル幅とは、半導体膜とゲート電極とが重なる領域に
おける、ソースとドレインとが平行に向かい合っている長さをいう。すなわち、図11(
A)では、チャネル幅は、第2の酸化物半導体膜404bとゲート電極410とが重なる
領域における、ソース電極406aとドレイン電極406bとが平行に向かい合っている
長さをいう。
させながら電極や半導体膜等を加工すると電極や半導体膜等の端部が丸みを帯びる(曲面
を有する)場合がある。このような構成になることで、第2の酸化物半導体膜404b上
に形成されるゲート絶縁膜408、ゲート電極410および酸化物絶縁膜412の被覆性
を向上させることができる。また、ソース電極406aおよびドレイン電極406bの端
部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制するこ
とができる。
bの側面と接するため、チャネルである第2の酸化物半導体膜404bの全体(バルク)
に大電流を流すことができ、高いオン電流を得ることができる。
例えば、トランジスタのチャネル長を、好ましくは40nm以下、さらに好ましくは30
nm以下、より好ましくは20nm以下とし、かつ、トランジスタのチャネル幅を、好ま
しくは40nm以下、さらに好ましくは30nm以下、より好ましくは20nm以下とす
る。本発明の一態様に係るトランジスタは、チャネル幅が上記のように縮小していても、
s−channel構造を有することでオン電流を高めることができる。
、オン電流が高められる。なお、s−channel構造では、電流は第2の酸化物半導
体膜404bの全体を流れる。多層膜404の内部(第2の酸化物半導体膜404bの全
体)を電流が流れることで、界面散乱の影響を受けにくいため、高いオン電流を得ること
ができる。なお、第2の酸化物半導体膜404bを厚くすると、オン電流を向上させるこ
とができる。また、ゲート電極410が第1の酸化物半導体膜404aと第2の酸化物半
導体膜404bの界面より下地絶縁膜402側まで延伸していてもチャネル幅には関与せ
ず、チャネル幅を小さくすることができるため、高密度化(高集積化)を実現することが
できる。
至図12(C)は、トランジスタ560の上面図および断面図である。図12(A)は上
面図であり、図12(A)に示す一点鎖線A−Bの断面が図12(B)、一点鎖線C−D
の断面が図12(C)に相当する。なお、図12(A)の上面図では、図の明瞭化のため
に一部の要素を省いて図示している。
01を備えている。当該導電膜401を第2のゲート電極として用いることで、さらなる
オン電流の増加や、しきい値電圧の制御を行うことができる。オン電流を増加させるには
、例えば、図12に示すようにゲート電極410と導電膜401を電気的に接続して同電
位とし、デュアルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制
御を行うには、ゲート電極410と導電膜401が電気的に接続しないようにし、ゲート
電極410とは異なる定電位を導電膜401に供給すればよい。
3(C)は、トランジスタ570の上面図および断面図である。図13(A)は上面図で
あり、図13(A)に示す一点鎖線A−Bの断面が図13(B)、一点鎖線C−Dの断面
が図13(C)に相当する。なお、図13(A)の上面図では、図の明瞭化のために一部
の要素を省いて図示している。
bおよび第3の酸化物半導体膜404cを形成するとき、下地絶縁膜402のオーバーエ
ッチングがなく、下地絶縁膜402がエッチングされていない形状となっている。
酸化物半導体膜と下地絶縁膜402のエッチングでの選択比を大きくすればよい。
4(C)は、トランジスタ580の上面図および断面図である。図14(A)は上面図で
あり、図14(A)に示す一点鎖線A−Bの断面が図14(B)、一点鎖線C−Dの断面
が図14(C)に相当する。なお、図14(A)の上面図では、図の明瞭化のために一部
の要素を省いて図示している。
bおよび第3の酸化物半導体膜404cを形成するとき、エッチングにより、第1の酸化
物半導体膜をすべてエッチングさせず、第1の酸化物半導体膜の形状が凸型になっている
。
酸化物半導体膜で挟んでいる構成を説明したがこれに限られず、第1の酸化物半導体膜を
設けない構成としてもよい。または、さらに別の酸化物半導体膜を追加して設けてもよい
。
るためには、レジストマスクやハードマスクを用いて膜を加工する際に、レジストマスク
やハードマスクと加工する膜とのエッチングでの選択比を大きくすればよい。具体的な構
成の一例のトランジスタ590を図15に示す。
図15(A)は上面図であり、図15(A)に示す一点鎖線A−Bの断面が図15(B)
、一点鎖線C−Dの断面が図15(C)に相当する。なお、図15(A)の上面図では、
図の明瞭化のために一部の要素を省いて図示している。
04cのみがゲート電極の電界に電気的に取り囲まれている構成である。
る。
本実施の形態では、実施の形態3で説明した図11に示すトランジスタ550の作製方
法について、図16および図17を用いて説明する。
の酸化物半導体膜404a、第2の酸化物半導体膜404b、第3の酸化物半導体膜40
4cを形成する。次に、第1の酸化物半導体膜404a、第2の酸化物半導体膜404b
および第3の酸化物半導体膜404c上にソース電極406aおよびドレイン電極406
bとなる第1の導電膜405を形成する(図16(A)参照)。ここまでの作製方法は実
施の形態2の図7(A)乃至図7(C)を参酌することができる。
413としては、下地絶縁膜と同様の材料を用いることができる。
第3の酸化物半導体膜404cが露出するように第1の導電膜405および絶縁膜413
の一部を除去し、第2の導電膜406および絶縁膜414を形成する(図16(C)参照
)。
ishing:CMP)処理を用いることが好適である。また、他の除去処理を用いても
よい。または、CMP処理等の研磨処理と、エッチング(ドライエッチング、ウェットエ
ッチング)処理や、プラズマ処理などを組み合わせてもよい。例えば、CMP処理後、ド
ライエッチング処理やプラズマ処理(逆スパッタリングなど)を行い、処理表面の平坦性
向上を図ってもよい。除去処理に、エッチング処理、プラズマ処理などを組み合わせて行
う場合、工程順は特に限定されず、材料、膜厚、および表面の凹凸状態に合わせて適宜設
定すればよい。また、CMP処理で第1の導電膜405および絶縁膜413の大部分を除
去し、残りの第1の導電膜405および絶縁膜413をドライエッチング処理で除去して
もよい。
CMP処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上
げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることに
よって、第1の導電膜405および絶縁膜413の表面の平坦性をより向上させることが
できる。
電極406a、ドレイン電極406b、絶縁膜414aおよび絶縁膜414bを形成する
(図17(A)参照)。また。本実施の形態では、第3の酸化物半導体膜の上面の高さと
ソース電極およびドレイン電極の上面の高さは同じであるがこれに限られず、ソース電極
およびドレイン電極の上面の高さが第3の酸化物半導体膜の上面の高さより小さい構成に
なってもよい。また、第2の導電膜406にエッチング処理を施す際、下地絶縁膜402
のC−D方向の方がA−B方向より過度にエッチングされていてもよい。
b上にゲート絶縁膜408およびゲート電極410を形成する(図17(B)参照)。ゲ
ート絶縁膜408およびゲート電極410の材料および形成方法は、実施の形態2を参酌
することができる。
膜を成膜してからゲート電極410となる導電膜を選択的にエッチングし、ゲート電極4
10を形成し、その後にゲート電極410をマスクとしてゲート絶縁膜408を形成して
もよい。このようにすることでゲート絶縁膜408となる絶縁膜およびゲート電極410
となる導電膜を連続成膜することができる。
、ゲート絶縁膜408およびゲート電極410上に酸化物絶縁膜412を形成する(図1
7(C)参照)。酸化物絶縁膜412の材料および形成方法は、実施の形態2を参酌する
ことができる。
る。
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について、図
面を参照して説明する。
半導体装置の断面図をそれぞれ示す。図21(C)、図21(D)はそれぞれ、一点鎖線
より左側にトランジスタ450のチャネル長方向の断面図を示し、一点鎖線より右側にチ
ャネル幅方向の断面図を示している。また、回路図には、酸化物半導体が適用されたトラ
ンジスタであることを明示するために、「OS」の記載を付している。
ランジスタ2200を有し、上部に第2の半導体材料を用いたトランジスタを有する。こ
こでは、第2の半導体材料を用いたトランジスタとして、実施の形態1で例示したトラン
ジスタ450を適用した例について説明する。
が望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料(シリコン、ゲ
ルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等など)とし、
第2の半導体材料を実施の形態1で説明した酸化物半導体とすることができる。酸化物半
導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易であ
る。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
するが、nチャネル型のトランジスタを用いて異なる回路を構成できることは言うまでも
ない。また、酸化物半導体を用いた実施の形態1に示すようなトランジスタを用いる他は
、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をこ
こで示すものに限定する必要はない。
タとnチャネル型のトランジスタを直列に接続し、且つ、それぞれのゲートを接続した、
CMOS回路の構成例について示している。
るため、回路の高速動作が可能となる。
てトランジスタ450が設けられている。また、トランジスタ2200とトランジスタ4
50の間には複数の配線2202が設けられている。また各種絶縁膜に埋め込まれた複数
のプラグ2203により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続さ
れている。また、トランジスタ450を覆う絶縁膜2204と、絶縁膜2204上に配線
2205と、トランジスタの一対の電極と同一の導電膜を加工して形成された配線220
6と、が設けられている。
より高密度に複数の回路を配置することができる。
タ2200のソースまたはドレインの一方が配線2202やプラグ2203によって電気
的に接続されている。また、トランジスタ450のゲートは、配線2205、配線220
6、プラグ2203および配線2202などを経由して、トランジスタ2200のゲート
と電気的に接続されている。
埋め込むための開口部が設けられ、トランジスタ450のゲートとプラグ2203とが接
する構成となっている。このような構成とすることで回路の集積化が容易であるのに加え
、図21(C)に示す構成と比較して経由する配線やプラグの数や長さを低減できるため
、回路をより高速に動作させることができる。
ンジスタ2200の電極の接続構成を異ならせることにより、様々な回路を構成すること
ができる。例えば図21(B)に示すように、それぞれのトランジスタのソースとドレイ
ンを接続した回路構成とすることにより、いわゆるアナログスイッチとして機能させるこ
とができる。
サ機能を有する半導体装置を作製することができる。
他方の電極がトランジスタ640のゲートに電気的に接続されている。トランジスタ64
0は、ソースまたはドレインの一方がフォトセンサ基準信号線672に、ソースまたはド
レインの他方がトランジスタ656のソースまたはドレインの一方に電気的に接続されて
いる。トランジスタ656は、ゲートがゲート信号線659に、ソースまたはドレインの
他方がフォトセンサ出力信号線671に電気的に接続されている。
i型の導電型を有する)半導体層と、n型の導電型を有する半導体層を積層するpin型
のフォトダイオードを適用することができる。
取ることができる。なお、被検出物の情報を読み取る際に、バックライトなどの光源を用
いることができる。
で一例を示した、酸化物半導体にチャネルが形成されるトランジスタを用いることができ
る。図22では、トランジスタ640およびトランジスタ656が、酸化物半導体を含む
ことを明確に判明できるよう、トランジスタの記号に「OS」と付記している。
ンジスタであり、酸化物半導体膜をゲート電極の電界によって電気的に囲い込む構成を有
することが好ましい。また、端部が丸みを帯び、曲面を有する酸化物半導体膜を用いたト
ランジスタであると、酸化物半導体膜上に形成される膜の被覆性を向上させることができ
る。また、ソース電極およびドレイン電極の端部に生じる恐れのある電界集中を緩和する
ことができ、トランジスタの劣化を抑制することができる。よって、トランジスタ640
およびトランジスタ656は、電気的特性変動が抑制された電気的に安定なトランジスタ
である。該トランジスタを含むことで、図22で示すイメージセンサ機能を有する半導体
装置として信頼性の高い半導体装置を提供することができる。
る。
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない
状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置(記憶
装置)の一例を、図面を用いて説明する。
半導体材料を用いたトランジスタ3300、および容量素子3400を有している。なお
、トランジスタ3300としては、実施の形態1で説明したトランジスタを用いることが
できる。
ンジスタである。トランジスタ3300は、オフ電流が小さいため、これを用いることに
より長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必
要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすること
が可能となるため、消費電力を十分に低減することができる。
接続され、第2の配線3002はトランジスタ3200のドレイン電極と電気的に接続さ
れている。また、第3の配線3003はトランジスタ3300のソース電極またはドレイ
ン電極の一方と電気的に接続され、第4の配線3004はトランジスタ3300のゲート
電極と電気的に接続されている。そして、トランジスタ3200のゲート電極、およびト
ランジスタ3300のソース電極またはドレイン電極の他方は、容量素子3400の電極
の一方と電気的に接続され、第5の配線3005は容量素子3400の電極の他方と電気
的に接続されている。
いう特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
ランジスタ3300がオン状態となる電位にして、トランジスタ3300をオン状態とす
る。これにより、第3の配線3003の電位が、トランジスタ3200のゲート電極、お
よび容量素子3400に与えられる。すなわち、トランジスタ3200のゲート電極には
、所定の電荷が与えられる(書き込み)。ここでは、異なる二つの電位レベルを与える電
荷(以下Lowレベル電荷、Highレベル電荷という)のいずれかが与えられるものと
する。その後、第4の配線3004の電位を、トランジスタ3300がオフ状態となる電
位にして、トランジスタ3300をオフ状態とすることにより、トランジスタ3200の
ゲート電極に与えられた電荷が保持される(保持)。
電極の電荷は長時間にわたって保持される。
与えた状態で、第5の配線3005に適切な電位(読み出し電位)を与えると、トランジ
スタ3200のゲート電極に保持された電荷量に応じて、第2の配線3002は異なる電
位をとる。一般に、トランジスタ3200をnチャネル型とすると、トランジスタ320
0のゲート電極にHighレベル電荷が与えられている場合の見かけのしきい値電圧Vt
h_Hは、トランジスタ3200のゲート電極にLowレベル電荷が与えられている場合
の見かけのしきい値電圧Vth_Lより低くなるためである。ここで、見かけのしきい値
電圧とは、トランジスタ3200を「オン状態」とするために必要な第5の配線3005
の電位をいうものとする。したがって、第5の配線3005の電位をVth_HとVth
_Lの間の電位V0とすることにより、トランジスタ3200のゲート電極に与えられた
電荷を判別できる。例えば、書き込みにおいて、Highレベル電荷が与えられていた場
合には、第5の配線3005の電位がV0(>Vth_H)となれば、トランジスタ32
00は「オン状態」となる。Lowレベル電荷が与えられていた場合には、第5の配線3
005の電位がV0(<Vth_L)となっても、トランジスタ3200は「オフ状態」
のままである。このため、第2の配線3002の電位を判別することで、保持されている
情報を読み出すことができる。
み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態
にかかわらずトランジスタ3200が「オフ状態」となるような電位、つまり、Vth_
Hより小さい電位を第5の配線3005に与えればよい。または、ゲート電極の状態にか
かわらずトランジスタ3200が「オン状態」となるような電位、つまり、Vth_Lよ
り大きい電位を第5の配線3005に与えればよい。
流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持す
ることが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ
動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することがで
きる。また、電力の供給がない場合(ただし、電位は固定されていることが望ましい)で
あっても、長期にわたって記憶内容を保持することが可能である。
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導
体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、
信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報
の書き込みが行われるため、高速な動作も容易に実現しうる。
体装置を提供することができる。
本実施の形態では、少なくとも先の実施の形態で説明したトランジスタを用いることが
でき、先の実施の形態で説明した記憶装置を含むCPUについて説明する。
に用いたCPUの一例の構成を示すブロック図である。
tic logic unit、演算回路)、ALUコントローラ1192、インストラ
クションデコーダ1193、インタラプトコントローラ1194、タイミングコントロー
ラ1195、レジスタ1196、レジスタコントローラ1197、バスインターフェース
1198(Bus I/F)、書き換え可能なROM1199、およびROMインターフ
ェース1189(ROM I/F)を有している。基板1190は、半導体基板、SOI
基板、ガラス基板などを用いる。ROM1199およびROMインターフェース1189
は、別チップに設けてもよい。もちろん、図24に示すCPUは、その構成を簡略化して
示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。例
えば、図24に示すCPUまたは演算回路を含む構成を一つのコアとし、当該コアを複数
含み、それぞれのコアが並列で動作するような構成としてもよい。また、CPUが内部演
算回路やデータバスで扱えるビット数は、例えば8ビット、16ビット、32ビット、6
4ビットなどとすることができる。
ンデコーダ1193に入力され、デコードされた後、ALUコントローラ1192、イン
タラプトコントローラ1194、レジスタコントローラ1197、タイミングコントロー
ラ1195に入力される。
ーラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種
制御を行う。具体的にALUコントローラ1192は、ALU1191の動作を制御する
ための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアド
レスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行う。
92、インストラクションデコーダ1193、インタラプトコントローラ1194、およ
びレジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えば
タイミングコントローラ1195は、基準クロック信号CLK1を元に、内部クロック信
号CLK2を生成する内部クロック生成部を備えており、内部クロック信号CLK2を上
記各種回路に供給する。
タ1196のメモリセルとして、先の実施の形態に示したトランジスタを用いることがで
きる。
の指示に従い、レジスタ1196における保持動作の選択を行う。すなわち、レジスタ1
196が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容
量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持
が選択されている場合、レジスタ1196内のメモリセルへの、電源電圧の供給が行われ
る。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換
えが行われ、レジスタ1196内のメモリセルへの電源電圧の供給を停止することができ
る。
。記憶素子700は、電源遮断で記憶データが揮発する回路701と、電源遮断で記憶デ
ータが揮発しない回路702と、スイッチ703と、スイッチ704と、論理素子706
と、容量素子707と、選択機能を有する回路720と、を有する。回路702は、容量
素子708と、トランジスタ709と、トランジスタ710と、を有する。なお、記憶素
子700は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさ
らに有していても良い。
記憶素子700への電源電圧の供給が停止した際、回路702のトランジスタ709のゲ
ートには接地電位(0V)、またはトランジスタ709がオフする電位が入力され続ける
構成とする。例えば、トランジスタ709のゲートが抵抗等の負荷を介して接地される構
成とする。
構成され、スイッチ704は、一導電型とは逆の導電型(例えば、pチャネル型)のトラ
ンジスタ714を用いて構成した例を示す。ここで、スイッチ703の第1の端子はトラ
ンジスタ713のソースとドレインの一方に対応し、スイッチ703の第2の端子はトラ
ンジスタ713のソースとドレインの他方に対応し、スイッチ703はトランジスタ71
3のゲートに入力される制御信号RDによって、第1の端子と第2の端子の間の導通また
は非導通(つまり、トランジスタ713のオン状態またはオフ状態)が選択される。スイ
ッチ704の第1の端子はトランジスタ714のソースとドレインの一方に対応し、スイ
ッチ704の第2の端子はトランジスタ714のソースとドレインの他方に対応し、スイ
ッチ704はトランジスタ714のゲートに入力される制御信号RDによって、第1の端
子と第2の端子の間の導通または非導通(つまり、トランジスタ714のオン状態または
オフ状態)が選択される。
の一方、およびトランジスタ710のゲートと電気的に接続される。ここで、接続部分を
ノードM2とする。トランジスタ710のソースとドレインの一方は、低電源電位を供給
することのできる配線(例えばGND線)に電気的に接続され、他方は、スイッチ703
の第1の端子(トランジスタ713のソースとドレインの一方)と電気的に接続される。
スイッチ703の第2の端子(トランジスタ713のソースとドレインの他方)はスイッ
チ704の第1の端子(トランジスタ714のソースとドレインの一方)と電気的に接続
される。スイッチ704の第2の端子(トランジスタ714のソースとドレインの他方)
は電源電位VDDを供給することのできる配線と電気的に接続される。スイッチ703の
第2の端子(トランジスタ713のソースとドレインの他方)と、スイッチ704の第1
の端子(トランジスタ714のソースとドレインの一方)と、論理素子706の入力端子
と、容量素子707の一対の電極のうちの一方と、は電気的に接続される。ここで、接続
部分をノードM1とする。容量素子707の一対の電極のうちの他方は、一定の電位が入
力される構成とすることができる。例えば、低電源電位(GND等)または高電源電位(
VDD等)が入力される構成とすることができる。容量素子707の一対の電極のうちの
他方は、低電源電位を供給することのできる配線(例えばGND線)と電気的に接続され
る。容量素子708の一対の電極のうちの他方は、一定の電位が入力される構成とするこ
とができる。例えば、低電源電位(GND等)または高電源電位(VDD等)が入力され
る構成とすることができる。容量素子708の一対の電極のうちの他方は、低電源電位を
供給することのできる配線(例えばGND線)と電気的に接続される。
極的に利用することによって省略することも可能である。
る。スイッチ703およびスイッチ704は、制御信号WEとは異なる制御信号RDによ
って第1の端子と第2の端子の間の導通状態または非導通状態を選択され、一方のスイッ
チの第1の端子と第2の端子の間が導通状態のとき他方のスイッチの第1の端子と第2の
端子の間は非導通状態となる。
対応する信号が入力される。図25では、回路701から出力された信号が、トランジス
タ709のソースとドレインの他方に入力される例を示した。スイッチ703の第2の端
子(トランジスタ713のソースとドレインの他方)から出力される信号は、論理素子7
06によってその論理値が反転された反転信号となり、回路720を介して回路701に
入力される。
インの他方)から出力される信号は、論理素子706および回路720を介して回路70
1に入力する例を示したがこれに限定されない。スイッチ703の第2の端子(トランジ
スタ713のソースとドレインの他方)から出力される信号が、論理値を反転させられる
ことなく、回路701に入力されてもよい。例えば、回路701内に、入力端子から入力
された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ70
3の第2の端子(トランジスタ713のソースとドレインの他方)から出力される信号を
当該ノードに入力することができる。
ことができる。また、第2ゲート(第2のゲート電極)を有する構成とすることが好まし
い。第1ゲートには制御信号WEを入力し、第2ゲートには制御信号WE2を入力するこ
とができる。制御信号WE2は、一定の電位の信号とすればよい。当該一定の電位には、
例えば、接地電位GNDやトランジスタ709のソース電位よりも小さい電位などが選ば
れる。制御信号WE2は、トランジスタ709のしきい値電圧を制御するための電位信号
であり、トランジスタ709のIcut(ゲート電圧が0V時のドレイン電流)をより低
減することができる。なお、トランジスタ709としては、第2ゲートを有さないトラン
ジスタを用いることもできる。
タ709以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板1190
にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシ
リコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子7
00に用いられるトランジスタ全てを、チャネルが酸化物半導体膜で形成されるトランジ
スタとすることもできる。または、記憶素子700は、トランジスタ709以外にも、チ
ャネルが酸化物半導体膜で形成されるトランジスタを含んでいてもよく、残りのトランジ
スタは酸化物半導体以外の半導体でなる層または基板1190にチャネルが形成されるト
ランジスタとすることもできる。
また、論理素子706としては、例えばインバータやクロックドインバータ等を用いるこ
とができる。
は、回路701に記憶されていたデータを、回路702に設けられた容量素子708によ
って保持することができる。
。例えば、酸化物半導体膜にチャネルが形成されるトランジスタのオフ電流は、結晶性を
有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そ
のため、当該トランジスタをトランジスタ709として用いることによって、記憶素子7
00に電源電圧が供給されない間も容量素子708に保持された信号は長期間にわたり保
たれる。こうして、記憶素子700は電源電圧の供給が停止した間も記憶内容(データ)
を保持することが可能である。
を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路701が元の
データを保持しなおすまでの時間を短くすることができる。
10のゲートに入力される。そのため、記憶素子700への電源電圧の供給が再開された
後、容量素子708によって保持された信号を、トランジスタ710の状態(オン状態、
またはオフ状態)に変換して、回路702から読み出すことができる。それ故、容量素子
708に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出
すことが可能である。
記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこ
とができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰
することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、また
は複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を
抑えることができる。
00は、DSP(Digital Signal Processor)、カスタムLS
I、PLD(Programmable Logic Device)等のLSI、RF
−ID(Radio Frequency Identification)にも応用可
能である。
とができる。
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を
備えた画像再生装置(代表的にはDVD:Digital Versatile Dis
c等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いるこ
とができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器
として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、
デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレ
イ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプ
レイヤー等)、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払
い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図26に示す
。
部904、マイクロフォン905、スピーカー906、操作キー907、スタイラス90
8等を有する。なお、図26(A)に示した携帯型ゲーム機は、2つの表示部903と表
示部904とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されな
い。
表示部913、第2の表示部914、接続部915、操作キー916等を有する。第1の
表示部913は第1の筐体911に設けられており、第2の表示部914は第2の筐体9
12に設けられている。そして、第1の筐体911と第2の筐体912とは、接続部91
5により接続されており、第1の筐体911と第2の筐体912の間の角度は、接続部9
15により変更が可能である。第1の表示部913における映像を、接続部915におけ
る第1の筐体911と第2の筐体912との間の角度に従って、切り替える構成としても
良い。また、第1の表示部913および第2の表示部914の少なくとも一方に、位置入
力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装
置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或い
は、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の
画素部に設けることでも、付加することができる。
キーボード923、ポインティングデバイス924等を有する。
33等を有する。
43、操作キー944、レンズ945、接続部946等を有する。操作キー944および
レンズ945は第1の筐体941に設けられており、表示部943は第2の筐体942に
設けられている。そして、第1の筐体941と第2の筐体942とは、接続部946によ
り接続されており、第1の筐体941と第2の筐体942の間の角度は、接続部946に
より変更が可能である。表示部943における映像を、接続部946における第1の筐体
941と第2の筐体942との間の角度に従って切り替える構成としても良い。
ライト954等を有する。
とができる。
102 電子捕獲層
102a 第1の絶縁膜
102b 第2の絶縁膜
102c 第3の絶縁膜
103 ゲート電極
106 電子捕獲準位
107 電子
108 曲線
109 曲線
110 トランジスタ
111 容量素子
400 基板
401 導電膜
402 下地絶縁膜
404 多層膜
404a 第1の酸化物半導体膜
404b 第2の酸化物半導体膜
404c 第3の酸化物半導体膜
405 第1の導電膜
406 第2の導電膜
406a ソース電極
406b ドレイン電極
408 ゲート絶縁膜
410 ゲート電極
412 酸化物絶縁膜
413 絶縁膜
414 絶縁膜
414a 絶縁膜
414b 絶縁膜
450 トランジスタ
460 トランジスタ
470 トランジスタ
480 トランジスタ
490 トランジスタ
550 トランジスタ
560 トランジスタ
570 トランジスタ
580 トランジスタ
590 トランジスタ
602 フォトダイオード
640 トランジスタ
656 トランジスタ
658 フォトダイオードリセット信号線
659 ゲート信号線
672 フォトセンサ基準信号線
700 記憶素子
701 回路
702 回路
703 スイッチ
704 スイッチ
706 論理素子
707 容量素子
708 容量素子
709 トランジスタ
710 トランジスタ
713 トランジスタ
714 トランジスタ
720 回路
901 筐体
902 筐体
903 表示部
904 表示部
905 マイクロフォン
906 スピーカー
907 操作キー
908 スタイラス
911 第1の筐体
912 第2の筐体
913 表示部
914 表示部
915 接続部
916 操作キー
921 筐体
922 表示部
923 キーボード
924 ポインティングデバイス
931 筐体
932 冷蔵室用扉
933 冷凍室用扉
941 第1の筐体
942 第2の筐体
943 表示部
944 操作キー
945 レンズ
946 接続部
951 車体
952 車輪
953 ダッシュボード
954 ライト
1189 ROMインターフェース
1190 基板
1191 ALU
1192 ALUコントローラ
1193 インストラクションデコーダ
1194 インタラプトコントローラ
1195 タイミングコントローラ
1196 レジスタ
1197 レジスタコントローラ
1198 バスインターフェース
1199 ROM
2200 トランジスタ
2201 絶縁膜
2202 配線
2203 プラグ
2204 絶縁膜
2205 配線
2206 配線
3001 第1の配線
3002 第2の配線
3003 配線
3004 配線
3005 配線
3200 トランジスタ
3300 トランジスタ
3400 容量素子
Claims (2)
- 凸部を有する第1の酸化物半導体膜と、
前記凸部上の第2の酸化物半導体膜と、
前記第2の酸化物半導体膜上の第3の酸化物半導体膜と、
前記第3の酸化物半導体膜上のソース電極及びドレイン電極と、
前記第3の酸化物半導体膜上、前記ソース電極及び前記ドレイン電極上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記ゲート電極上、前記ソース電極及び前記ドレイン電極上の絶縁膜と、を有し、 前記ソース電極または前記ドレイン電極は、前記第1の酸化物半導体膜の凸部以外の領域と接する領域を有し、
前記ソース電極または前記ドレイン電極は、前記第1の酸化物半導体膜の凸部の側面と、前記第2の酸化物半導体膜の側面と、前記第3の酸化物半導体膜の側面とに接する領域を有し、
前記ソース電極または前記ドレイン電極は、前記第3の酸化物半導体膜の上面と接する領域を有し、
前記ゲート電極は、前記ゲート絶縁膜を介して前記第2の酸化物半導体膜の上面及び側面と重なる領域を有し、
前記絶縁膜は、前記第1の酸化物半導体膜の側面と接する領域を有することを特徴とする半導体装置。 - 凸部を有する第1の酸化物半導体膜と、
前記凸部上の第2の酸化物半導体膜と、
前記第2の酸化物半導体膜上の第3の酸化物半導体膜と、
前記第3の酸化物半導体膜上のソース電極及びドレイン電極と、
前記第3の酸化物半導体膜上、前記ソース電極及び前記ドレイン電極上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記ゲート電極上、前記ソース電極及び前記ドレイン電極上の絶縁膜と、を有し、
前記ソース電極または前記ドレイン電極は、前記第1の酸化物半導体膜の凸部以外の領域と接する領域を有し、
前記ソース電極または前記ドレイン電極は、前記第1の酸化物半導体膜の凸部の側面と、前記第2の酸化物半導体膜の側面と、前記第3の酸化物半導体膜の側面とに接する領域を有し、
前記ソース電極または前記ドレイン電極は、前記第3の酸化物半導体膜の上面と接する領域を有し、
前記ゲート電極は、前記ゲート絶縁膜を介して前記第2の酸化物半導体膜の上面及び側面と重なる領域を有し、
前記ゲート電極は、前記ゲート絶縁膜を介して前記第1の酸化物半導体膜の凸部以外の領域と重なる領域を有し、
前記絶縁膜は、前記第1の酸化物半導体膜の側面と接する領域を有することを特徴とする半導体装置。
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