JP2014060360A - 電力用半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】オン抵抗が低く耐圧が高い絶縁ゲート形トランジスタを提供する。
【解決手段】実施形態に係る電力用半導体装置は、第1導電形の半導体基板1と、第1導電形の第1の半導体層2と、スーパージャンクション層SJと、ベースピラー6と、ドレインピラー12と、ソースピラー9と、ゲート電極14と、第1の電極と、第2の電極と、を備える。スーパージャンクション層は、半導体基板に垂直な第1の方向に沿って第2導電形の第2の半導体層3と第1導電形の第3半導体層4とを交互に有する。ベースピラー層は、スーパージャンクション層中を第1の方向に沿って延伸し第2導電形の半導体より構成される。ドレインピラーは、スーパージャンクション層を介してベースピラーと向かい合い、スーパージャンクション層中を前記第1の方向に沿って延伸し、半導体基板と電気的に接続される。ソースピラーは、ベースピラー内を第1の方向に沿って延伸する。
【選択図】図1
【解決手段】実施形態に係る電力用半導体装置は、第1導電形の半導体基板1と、第1導電形の第1の半導体層2と、スーパージャンクション層SJと、ベースピラー6と、ドレインピラー12と、ソースピラー9と、ゲート電極14と、第1の電極と、第2の電極と、を備える。スーパージャンクション層は、半導体基板に垂直な第1の方向に沿って第2導電形の第2の半導体層3と第1導電形の第3半導体層4とを交互に有する。ベースピラー層は、スーパージャンクション層中を第1の方向に沿って延伸し第2導電形の半導体より構成される。ドレインピラーは、スーパージャンクション層を介してベースピラーと向かい合い、スーパージャンクション層中を前記第1の方向に沿って延伸し、半導体基板と電気的に接続される。ソースピラーは、ベースピラー内を第1の方向に沿って延伸する。
【選択図】図1
Description
本発明の実施の形態は、電力用半導体装置及びその製造方法に関する。
電力用半導体装置として、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)またはIGBT(Insulated Gate Bipolar Transistor)等の絶縁ゲート型トランジスタが用いられる。これらの電力用半導体装置は、低オン抵抗化による低消費電力化が求められる。耐圧が数十V〜100V程度の中高耐圧の絶縁ゲート型トランジスタでは、オン抵抗はチャネル層の密度に支配される。例えばMOSFETの場合は、チャネル層は、ソース層とドリフト層との間のベース層の表面において、ゲート絶縁膜を介してゲート電極に向かい合った領域に形成される。ソース層とドリフト層との間隔は、チャネル長といい、電流の流れる経路の長さである。チャネル長に垂直なチャネル層の幅は、チャネル幅といい、電流経路の断面に相当する。
同一チップ内にチャネル幅を多く形成するほど、チャネル層の抵抗を下げることができる。そのため、微細化により絶縁ゲート型トランジスタの低オン抵抗化が行われてきたが、微細化によるさらなる低オン抵抗化は限界がある。そこで、チャネル幅の延伸する方向がチップに水平な方向ではなく、垂直な方向に延伸する絶縁ゲート形トランジスタが開発されている。
この絶縁ゲート形トランジスタでは、チャネル幅がチップの垂直方向に延伸し、チャネル長がチップの水平方向に延伸するように、ソース層、ベース層、ドリフト層、ドレイン層、及びゲート電極が設けられる。ソース層とベース層との接合面、ベース層とドリフト層との接合面、及びドリフト層とドレイン層との接合面は、チップに垂直な方向と平行になる。すなわち、このゲート絶縁型トランジスタは、ソース層、ベース層、ドリフト層、及びドレイン層がチップの水平方向に積層された構造を有する。ゲート電極は、チップ垂直方向に延伸しかつソース層からベース層を通りドリフト層に延伸する。チップの垂直方向の厚さを増すほど、チャネル幅が増加するので、さらなるオン抵抗の低減が期待できる。
このような絶縁ゲート形トランジスタは、ドレイン層となる基板にトレンチを形成し、このトレンチ内の側壁上にドリフト層、ベース層、及びソース層を成膜することによって作成される。そのため、ゲート絶縁型トランジスタの耐圧は、基板に形成するトレンチの幅と深さ及びドリフト層の成膜条件により大きく影響を受ける。設計の変更ごとに、トレンチの幅と深さに対応してドリフト層の成膜条件の最適化が必要で有り、設計変更が容易でない。また、ドリフト層にスーパージャンクション構造を形成することも容易ではない。チャネル幅をチップの垂直方向に有し、オン抵抗が低く耐圧が高い絶縁ゲート形トランジスタの提供が望まれる。
オン抵抗が低く耐圧が高い電力用半導体装置及びその製造方法を提供する。
本発明の実施形態に係る電力用半導体装置は、第1導電形の半導体基板と、第1導電形の第1の半導体層と、スーパージャンクション層と、ベースピラーと、ドレインピラーと、ソースピラーと、ゲート電極と、第1の電極と、第2の電極と、を備える。第1の半導体層は、半導体基板の上に設けられ、半導体基板より第1導電形不純物の濃度が低い。スーパージャンクション層は、第1の半導体層上に設けられ、半導体基板に垂直な第1の方向に沿って第2導電形の第2の半導体層と第1導電形の第3半導体層とを交互に有する。ベースピラー層は、スーパージャンクション層中を第1の方向に沿って延伸し第2導電形の半導体より構成される。ドレインピラーは、第1の方向に直交する第2の方向において、スーパージャンクション層を介してベースピラーと向かい合い、スーパージャンクション層中を前記第1の方向に沿って延伸し、半導体基板と電気的に接続され、第1の半導体層よりも第1導電形の不純物の濃度が高い第1導電形の半導体より構成されるドレイン層を有する。ソースピラーは、ベースピラー内に設けられ、第1の方向に沿って延伸し、第1の半導体層よりも第1導電形不純物の濃度が高い第1導電形の半導体より構成されるソース層を有する。ゲート電極は、第2の方向に沿って延伸し、ゲート絶縁膜を介して、ソースピラー中から、ベースピラー中を通り、スーパージャンクション層中に至る。第1の電極は、半導体基板に電気的に接続される。第2の電極は、ソース層及びベースピラーに電気的に接続される。
以下、本発明の実施の形態について図を参照しながら説明する。実施形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第1導電形をn形で、第2導電形をp形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコンを一例に説明するが、炭化シリコン(SiC)や窒化物半導体(AlGaN)などの化合物半導体にも適用可能である。絶縁膜としては、酸化シリコンを一例に説明するが、窒化シリコン、酸窒化シリコン、アルミナなどの他の絶縁体を用いることも可能である。n形の導電形をn+、n、n−で表記した場合は、この順にn形不純物濃度が低いものとする。p形においても同様に、p+、p、p−の順にp形不純物濃度が低いものとする。
(第1の実施形態)
図1を用いて、本発明の第1の実施形態に係る電力用半導体装置を説明する。電力用半導体装置は、MOSFETを例に説明するが、IGBTに対しても適用可能である。以後の実施例においても同様である。図1(a)は、第1の実施形態に係る電力用半導体装置の要部模式斜視図である。図1(b)は、図1(a)の枠Aの部分の要部模式斜視図である。なお、図1(a)の斜視図では、ソース電極、ゲート配線層、ゲート配線層とソース電極間の層間絶縁膜、ソース電極がソースピラー及びベースピラーと電気的に接続するためのコンタクトホール、ドレイン電極等は、図示を省略した。図1(b)の斜視図では、ソース電極及びドレイン電極の図示は省略した。
図1を用いて、本発明の第1の実施形態に係る電力用半導体装置を説明する。電力用半導体装置は、MOSFETを例に説明するが、IGBTに対しても適用可能である。以後の実施例においても同様である。図1(a)は、第1の実施形態に係る電力用半導体装置の要部模式斜視図である。図1(b)は、図1(a)の枠Aの部分の要部模式斜視図である。なお、図1(a)の斜視図では、ソース電極、ゲート配線層、ゲート配線層とソース電極間の層間絶縁膜、ソース電極がソースピラー及びベースピラーと電気的に接続するためのコンタクトホール、ドレイン電極等は、図示を省略した。図1(b)の斜視図では、ソース電極及びドレイン電極の図示は省略した。
図1に示したように、本実施形態に係る電力用半導体装置は、n+形半導体基板(第1導電形の半導体基板)1と、n−形の半導体層(第1導電形の第1の半導体層)2と、スーパージャンクション層SJと、ベースピラー6と、ドレインピラー12と、ソースピラー9と、ゲート電極14と、ドレイン電極(第1の電極)と、ソース電極(第2の電極)と、を備える。以下、半導体は、例えばシリコンである。n形不純物は、例えばリン(P)であり、p形不純物は、例えば、ホウ素(B)である。
n形半導体基板1のn形不純物濃度は、例えば、1×1018/cm3〜1×1020/cm3である。n−形半導体層2は、n+形半導体基板1の上に設けられ、n+形半導体基板よりn形不純物の濃度が低い。n−形半導体層2のn形不純物の濃度は、例えば、1×1016/cm3以下である。n−形半導体層2の厚さは、例えば3μmである。耐圧が高いほど、n−形半導体層2を厚く、n形不純物の濃度を低く設定する。
スーパージャンクション層SJは、n−形半導体層2の上に設けられる。スーパージャンクション層SJは、p形半導体により構成される複数のp形ピラー層3及びn形半導体により構成される複数のn形ピラー層4により構成される。スーパージャンクション層SJ内では、p形ピラー層3は、n+形半導体基板1に垂直なZ方向(第1の方向)にn形ピラー層4と交互に積層される。スーパージャンクション層SJ及びn−形半導体層2がドリフト層5を構成する。スーパージャンクション層SJのZ方向における厚さは、電力用半導体装置のオン抵抗によりきまり、必要な抵抗値に応じて、10μm〜50μmに設定される。
p形ピラー層3中のp形不純物量とn形ピラー層4中のn形不純物量とが等しくなるように、p形ピラー層3中のp形不純物濃度、p形ピラー層3中のZ方向における厚さ、n形ピラー層4中のn形不純物濃度、及びn形ピラー層4のZ方向における厚さが設定される。p形ピラー層3中のp形不純物量とn形ピラー層4中のn形不純物量とを等しくすることにより、スーパージャンクション層SJが全体として擬似的にアンドープ層として機能し空乏化しやすくなる。このため、耐圧を保持しながらn形ピラー層4中のn形不純物濃度を高くすることができるので、n+形半導体基板1に平行なX方向(第2の方向)におけるドリフト層5の抵抗が低減可能である。
例えば、p形ピラー層3の厚さ及びn形ピラー層4の厚さが、それぞれ、1.0μmの時は、p形ピラー層3のp形不純物濃度及びn形ピラー層4のn形不純物濃度は、それぞれ、5×1016/cm3である。また、p形ピラー層3の厚さ及びn形ピラー層4の厚さ形が、それぞれ、0.5μmの時は、p形ピラー層3のp形不純物濃度及びn形ピラー層4のn形不純物濃度は、それぞれ、1×1017/cm3である。本実施形態に係る電力用半導体装置では、p形ピラー層3及びn形ピラー層4のZ方向における厚さは、0.5μmとした。
ベースピラー6は、p形の半導体より構成され、スーパージャンクション層SJの上面からn+形半導体基板1側に最も近いp形ピラー層3に達するように、Z方向に沿ってスーパージャンクション層SJ中を延伸する。ベースピラー6は、スーパージャンクション層SJを通り抜けてn−形半導体層2に到達してもよい。ベースピラー6は、n+形半導体基板1に平行なX方向(第2方向)に沿って、等間隔で複数配列される。隣り合うベースピラー6の中心の間隔(周期)は、例えば、8μm〜12μmである。ベースピラーのX方向における幅は、例えば、1.2μm〜4μmである。ベースピラー6は、Z方向及びX方向に直交するY方向(第3の方向)に沿って延伸する。ベースピラー6のp形半導体層のp形不純物濃度は、例えば、1×1017/cm3〜1×1018/cm3である。
本実施形態では、ベースピラー6は、スーパージャンクション層SJ中にZ方向に沿って複数のp形不純物拡散層6aが互いに接続することによって構成される。p形不純物拡散層6aは、例えばp形不純物をイオン注入した後に熱処理によってp形不純物が拡散して形成され、中心部でp形不純物濃度が最も高く(極大値を有し)Z方向及びX方向に遠ざかるほどp形不純物濃度が低くなる。また、ベースピラー6の上端には、p形不純物拡散層6aよりもp形不純物濃度が高いp形コンタクト層6bが設けられる。p形コンタクト層6bは、ソース電極とのコンタクト抵抗を下げるために設けられる。
ドレインピラー12は、金属より構成されたドレインメタル11、及びn+形半導体より構成されるn+形ドレイン層10を有する。n+形ドレイン層10は、内部にドレインメタル11を有する。n+形ドレイン層10は、X方向においてスーパージャンクション層SJを介してベースピラー6と向かい合い、スーパージャンクション層SJの上面からスーパージャンクション層SJ中及びn−形半導体層2中をZ方向に沿って延伸し、n+形半導体基板1へ到達する。この結果、n+形ドレイン層10は、スーパージャンクション層SJの各p形ピラー層3及び各n形ピラー層4、さらに、n−形半導体層2及びn+形半導体基板1に電気的に接続される。ドレインメタル11は、n+形ドレイン層10を介して、各p形ピラー層3、各n形ピラー層4、n−形半導体層2、及びn+形半導体基板に電気的に接続される。
ドレインメタル11は、例えば、タングステン(W)により構成される。ドレインメタル11とn+形ドレイン層10との間に、チタン(Ti)/窒化チタン(TiN)または窒化タングステン(WN)などが、バリアメタルとして挿入されることが望ましい。また、ドレインピラー12は、ドレインメタル11の代わりにn+形ドレイン層10を有していてもよい。すなわち、ドレインピラー12は、n+形ドレイン層10だけで構成されていてもよい。
ここで、n+形ドレイン層10のn形不純物濃度は、例えば、5×1018/cm3〜1×1021/cm3である。ドレインピラー12のX方向における幅は、例えば、1μm〜3μmである。ドレインピラー12は、隣り合うベースピラー6の間のほぼ中央に設けられる。ドレインピラー12とベースピラー6とのX方向における間隔よりも、ベースピラー6とn+形半導体基板1とのZ方向における間隔が大きくなるように、ドレインピラー12のX方向における幅、ベースピラー6のX方向における周期、及びベースピラー6のX方向における幅を適切に設定する。本実施形態では、ベースピラー6は、複数のp形不純物拡散層6aが連結されて構成されているので、ドレインピラー12とベースピラー6とのX方向における間隔は、Z方向において大きくなったり小さくなったりする。この場合は、ドレインピラー12とベースピラー6とのX方向における間隔は、n形ピラー層4中における最も小さい間隔で考えることとする。
ソースピラー9は、金属より構成されたソースメタル8、及びn+形半導体より構成されるn+形ソース層7を有する。n+形ソース層7は、内部にソースメタル8を有する。n+形ソース層7は、ベースピラー6の上端からn+形半導体基板1に向かって、Z方向に沿ってベースピラー6内を延伸し、Z方向に沿ってベースピラー6と電気的に接続される。
ソースメタル8は、例えば、タングステン(W)により構成される。ソースメタル8とn+形ソース層7との間に、チタン(Ti)/窒化チタン(TiN)または窒化タングステン(WN)などが、バリアメタルとして挿入されることが望ましい。また、ソースピラー9は、ソースメタル8の代わりにn+形ソース層7を有していてもよい。すなわち、ソースピラー9は、n+形ソース層7だけで構成されていてもよい。
ここで、n+形ソース層7のn形不純物濃度は、例えば、5×1018/cm3〜1×1021/cm3である。ソースピラー9のX方向における幅は、例えば、1μm〜3μmである。ソースピラー9は、X方向においてベースピラー6中のほぼ中央に設けられる。X方向においてスーパージャンクション層SJとソースピラー9との間のベースピラー6の幅は、例えば、0.2μm〜1μmとなるように、X方向におけるベースピラー6の幅及びソースピラー9の幅を適切に設定する。
ゲート電極14は、X方向に沿ってソースピラー9中からベースピラー6中を通りスーパージャンクション層SJ中へ延伸し、且つ、Z方向に沿ってソースピラー9中、ベースピラー6中、及びスーパージャンクション層SJ中を延伸するゲートトレンチ内に、ゲート絶縁膜13を介して設けられる。ゲート絶縁膜13は、例えば酸化シリコンである。ゲート電極は、例えば、導電性のシリコンである。ゲート電極14は、ゲート絶縁膜13を介して、ゲートトレンチの側壁を構成するソースピラー9、ベースピラー6、及びスーパージャンクション層SJに向かい合う。
図示しないドレイン電極(第1の電極)が、n+形半導体基板1の下面に電気的に接続される。
層間絶縁膜15が、ソースピラー9、ベースピラー6、スーパージャンクション層SJ、及びドレインピラー12上に設けられる。ゲート配線層16が、層間絶縁膜15上に設けられ、層間絶縁膜15の開口部を介してゲート電極14と電気的に接続されることで、ゲート電極14を図示しないゲート電極パッドまで引き出す。層間絶縁膜17が、ゲート配線層16の上、層間絶縁膜15の上、及びゲート電極14の上に設けられる。
図示しないソース電極が層間絶縁膜17上に設けられ、層間絶縁膜17によりゲート電極14及びゲート配線層16と絶縁される。また、ソース電極は、層間絶縁膜17のコンタクトホール18を介して、ベースピラー6及びソースピラー9と電気的に接続される。
次に、本実施形態に係る電力用半導体装置の動作と特徴について説明する。ゲート電極14にソース電極に対して閾値を超える正の電圧が印加されると、ゲート電極14にゲート絶縁膜13を介して隣接するベースピラー6のゲート絶縁膜13との接合面に、反転分布によるチャネル層が形成される。ここで、ドレイン電極にソース電極に対して正の電圧が印加されると、電子がソース電極から、ソースピラー9、ベースピラー6の上記チャネル層、スーパージャンクション層SJのn形ピラー層3、ドレインピラー12、をX方向に沿って流れ、その後、n+形半導体基板1を介してドレイン電極に流れる。この結果、電力用半導体装置はオン状態となる。
ここで、チャネル層のZ方向における幅をチャネル幅といい、チャネル層のX方向における幅(すなわち、X方向におけるソースピラー9とスーパージャンクション層SJとの間隔)をチャネル長という。チャネル幅は、電流経路の断面に相当するので、チャネル幅が大きいほど、電流がチャネル層内を流れやすく、チャネル層の抵抗(チャネル抵抗)は低くなる。本実施形態に係る電力用半導体装置では、チャネル幅がZ方向に沿うようにチャネル層が形成されるので、ドリフト層5を厚くしてチャネル幅を大きくするほど、チャネル抵抗は低減されオン抵抗が低減できる。
本実施形態に係る電力用半導体装置では、ドレインピラー12とベースピラー6とのX方向における間隔よりも、ベースピラー6とn+形半導体基板1とのZ方向における間隔が大きくなるように、ドレインピラー12、ベースピラー6、及びn−形半導体層2が形成される。例えば、ベースピラー6のX方向における周期は8μm〜12μmであり、ソースピラー9はベースピラー6の中央に設けられX方向における幅は1μmである。ベースピラー6のうちソースピラー9とスーパージャンクション層SJに挟まれた部分で最も厚い部分が1μmである。スーパージャンクション層SJは30μmであり、n−形半導体層2の厚さは3μmである。ベースピラー6のn+形半導体基板1側の先端が、スーパージャンクション層SJのp形ピラー層3とn−形半導体層2との接合部付近にあるように、ベースピラー6が形成される。なお、図中のスーパージャンクション層SJ中のp形ピラー層3、n形ピラー層4、及びp形拡散層6aのZ方向における数は、説明を簡単にするための一例で有り、必ずしも実際の物と同じではない。
電力用半導体装置がオフ状態のとき、ドレイン−ソース間電圧がX方向においてベースピラー6とドレインピラー12との間に印加され、この間のスーパージャンクション層SJは完全に空乏化する。同時に、ドレイン−ソース間電圧がZ方向においてベースピラー6とn+形半導体基板1との間に印加され、n−形半導体層2が完全に空乏化する。ここで、上記のように、ドレインピラー12とベースピラー6とのX方向における間隔よりも、ベースピラー6とn+形半導体基板1とのZ方向における間隔が大きいので、Z方向におけるベースピラー6とn+形半導体基板との間よりも、X方向におけるドレインピラー12とベースピラー6との間の方が耐圧が低い。
この結果、X方向におけるドレインピラー12とベースピラー6との間で先にアバランシェ降伏が起こる。Z方向におけるベースピラー6とn+形半導体基板との間でアバランシェ降伏が起きた場合に比べて、アバランシェ降伏により生じた電流によるラッチアップを抑制できる。このため、本実施形態に係る電力用半導体装置では、アバランシェ耐量が高い。
また、本実施形態に係る電力用半導体装置では、ドリフト層5が、n−形半導体層2だけではなく、Z方向に交互にエピタキシャル成長されたp形ピラー層3及びn形ピラー層4により構成されたスーパージャンクション層SJを有する。スーパージャンクション層SJ内では、p形ピラー層3とn形ピラー層4との界面で、p形ピラー層3のp形不純物濃度のプロファイルとn形ピラー層4のn形不純物濃度のプロファイルが急峻であり、且つ、p形ピラー層3及びn形ピラー層4の膜厚の制御性が高い。このため、p形ピラー層3及びn形ピラー層4の薄膜化が可能である。
これにより、X方向におけるドレインピラー12とベースピラー6との間の耐圧を保持しながら、n形ピラー層4のn形不純物濃度を高くすることができるので、ドリフト層5のX方向におけるドリフト抵抗を低減できる。本実施形態に係る電力用半導体装置では、ドリフト抵抗の低減とチャネル抵抗の低減により、大幅にオン抵抗の低減が可能となる。
次に、本実施形態に係る電力用半導体装置の製造方法を、図2〜図6を用いて説明する。図2(a)〜(c)、図3(a)及び(b)、図4(a)及び(b)、図5(a)及び(b)、及び図6は、それぞれ、第1の実施形態に係る電力用半導体装置の製造工程の一部の要部模式斜視図である。
図2(a)に示したように、シリコンよりなるn+形半導体基板1上に、n−形半導体層をCVD(Chemical Vapor Deposition)によりエピタキシャル成長する。続いて、同様にして、p形ピラー層3及びn形ピラー層4を交互に2周期エピタキシャル成長する。p形ピラー層3及びn形ピラー層4を積層方向(Z方向)に交互に有するスーパージャンクション層SJの一部が形成される。
図2(b)に示したように、その後、n形ピラー層4の表面に、所定の開口部を有するマスクM1が形成される。マスクM1は例えばフォトレジストまたはCVDにより形成された酸化シリコンである。開口部は、例えば、n形ピラー層4の表面に平行なY方向に延伸し、Y方向に垂直なX方向に複数個周期的に配列される。次に、イオン注入により、p形不純物がマスクM1の開口部を介して最も上にあるn形ピラー層4中に注入され、最も上のn形ピラー層4中にp形不純物注入層19が形成される。p形不純物は、例えばホウ素(B)であり、イオン注入の加速電圧は、例えば、100keVである。マスクM1の開口部のX方向における開口幅は、例えば、0.5μmである。
次に、図2(c)に示したように、マスクM1を除去後、上記同様にしてスーパージャンクション層SJの一部を、上記最も上のn形半導体層4上に設ける。その後、上記同様に、後から形成したスーパージャンクション層SJの最も上のn形ピラー層4上であって、最初のp形不純物注入層19の直上にマスクM1の開口部が配置されるように、マスクM1を形成する。上記同様に、マスクM1の開口部を介して、最も上のn形ピラー層4中にp形不純物が注入され、新たなp形不純物注入層19が最も上のn形ピラー層4中に形成される。二つ目のp形不純物注入層19は、最初のp形不純物注入層19の直上に配置される。
以上のように、スーパージャンクション層SJの一部を形成後、最上層のn形ピラー層4にイオン注入によりp形不純物を注入しp形不純物層19を形成する、という工程を複数回繰り返して、スーパージャンクション層SJのZ方向における厚さが10μm〜50μmとなるようにスーパージャンクション層SJを形成する。本実施形態の場合は、15回繰り返し、スーパージャンクション層SJの厚さを30μmとした。上記p形不純物注入層19は、後に示すp形不純物拡散層6aになる。ここで、最も上のn形ピラー層4の表面に設けられたp形不純物注入層は、上記複数のp形不純物注入層19の直上にあり、p形不純物注入層19よりも高いドーズ量で形成される。このp形不純物注入層は、後に示すp形コンタクト層6bになる。
または、上記工程を複数回繰り返す代わりに以下のようにして、p形不純物注入層19をZ方向に複数段形成することもできる。先ず、スーパージャンクション層SJの一部を上記の2倍の厚さに形成後、マスクM1の開口部を介して、加速電圧を変えてp形不純物をイオン注入することで、Z方向に2段のp形不純物注入層19を形成する。加速電圧は、例えば、100keVと300keVである。このスーパージャンクション層SJの一部の形成及び2段のp形不純物のイオン注入の工程を繰り返すことにより、上記と同じ厚さのスーパージャンクション層SJ中に同じ複数段のp形不純物注入層19が形成される。
このようにすることで、上記の場合と比べて製造工程を短縮することができる。なお、p形ピラー層3及びn形ピラー層4を何周期積層するごとにイオン注入をするかは、n形ピラー層の厚さ、p形ピラー層の厚さ、及びp形不純物のドーズ量などに、より適宜最適に設定される。
次に、熱処理を実施することにより、図3(a)に示したように、p形不純物注入層のp形不純物が拡散して、スーパージャンクション層SJ中をZ方向に延伸する複数のp形拡散層6a及び最上部のp形コンタクト層6bが形成される。p形拡散層6aのX方向における幅の最大値は約3μmである。複数のp形拡散層6aは、p形不純物の拡散によりZ方向で連結されてベースピラー6を構成する。ベースピラー6は、スーパージャンクション層SJ中をZ方向及びY方向に延伸する。p形コンタクト層6bは、ベースピラー6の最上部に形成され、ソース電極とベースピラー6との電気的接続を良好にする。
次に、図3(b)に示したように、隣り合うベースピラー6の間の中央に、第1のトレンチT1が図示しないマスクを用いてRIEにより形成される。第1のトレンチT1は、Z方向に沿ってスーパージャンクション層SJの上面からスーパージャンクション層SJ及びn−形半導体層2を通り抜けてn+形半導体基板1に到達し、Y方向に沿って延伸する。
次に、図4(a)に示したように、第1のトレンチT1の側壁を構成するスーパージャンクション層SJ上、n−形半導体層2上、及び第1のトレンチT1の底面を構成するn+形半導体基板1上を覆い埋め込むように、CVDによりn+形ドレイン層10を形成する。その後、n+形ドレイン層10を平坦化し、n+形ドレイン層10の上面をスーパージャンクション層SJの上面と揃える。
次に、図4(b)に示したように、ベースピラー6の中央に、X方向における幅が1μmの第2のトレンチT2が図示しないマスクを用いてRIEにより形成される。第2のトレンチは、ベースピラー6の上面からベースピラー6中をZ方向に沿って延伸し、ベースピラー6を突き出ないようにベースピラー6内に形成される。また、第2のトレンチは、ベースピラー6内をY方向に沿って延伸する。
次に、図5(a)に示したように、第2のトレンチT2の側壁及び底面を構成するベースピラー6上を全て覆い埋め込むように、CVDによりn+形ソース層7を形成する。その後、n+形ソース層7を平坦化し、n+形ソース層7の上面をスーパージャンクション層SJの上面と揃える。
次に、図5(b)に示したように、層間絶縁膜15が、n+形ソース層7上、ベースピラー6上、スーパージャンクション層SJ上、及びn+形ドレイン層10上にCVDにより形成される。層間絶縁膜15は、例えば酸化シリコンである。層間絶縁膜15に設けられた開口部を介して、ゲートトレンチが、X方向に沿ってn+形ソース層7中からベースピラー6中を通り、スーパージャンクション層SJ中に延伸し、且つ、Z方向に沿って、n+形ソース層中、ベースピラー6中、及びスーパージャンクション層SJ中を延伸するように、RIEにより形成される。
本実施形態に係るゲートトレンチは、図中のX方向においてn+形ソース層7を介して隣り合うように設けられ、X方向に沿って図中の左右両側に向かってn+形ソース層7からスーパージャンクション層SJに延伸する。図1(b)に示したように、耐圧低下を防ぐため、ゲートトレンチのn+形半導体基板1側の先端は、ベースピラー6の先端よりもn+形半導体基板1から離れていることが望ましい。複数の上記ゲートトレンチが、Y方向に沿って形成される。
次に、熱酸化またはCVDにより、ゲート絶縁膜13がゲートトレンチの側壁及び底面を覆うように形成される。その後、CVDにより導電性のシリコンが、ゲートトレンチ内及び層間絶縁膜15上に成膜された後、リソグラフィー技術及びエッチング技術により、導電性シリコンがパターニングされる。これにより、ゲート電極14が、ゲートトレンチ内にゲート絶縁膜13を介して、導電性シリコンにより形成されるとともに、ゲート配線層16が層間絶縁膜15上に形成される。
その後、図6に示したように、ゲート電極14及びゲート配線層16を覆うように層間絶縁膜17がCVDにより形成される。層間絶縁膜17は、例えば酸化シリコンである。層間絶縁膜17に開口部18a及び開口部18bがRIEにより形成される。層間絶縁膜17の開口部18aは、n+形ソース層7上に沿って形成される。開口部18bは、n+形ドレイン層10上に沿って形成される。
次に、層間絶縁膜の開口部18a及び18bに露出したn+形ソース層7及びn+形ドレイン層10をRIE法によりエッチングする。この結果、n+形ソース層7内にZ方向に沿って後述のソースメタル用のトレンチTSが形成される。同様に、n+形ドレイン層10内にZ方向に沿って後述のドレインメタル用のトレンチTDが形成される。ソースメタル用のトレンチTSが、n+形ソース層7を突き抜けないように、RIE法によるエッチングが行われる。
本実施形態では、ソースメタル用のトレンチTSとドレインメタル用のトレンチTDを同時にRIE法によりエッチングしている。図6中に示したとおり、ドレインメタル用のトレンチTDが、ソースメタル用のトレンチTSよりも深く形成され、n+形ドレイン層10を突き出ないように形成される。これは、例えば、ドレインメタル用のトレンチTDの開口幅18bをソースメタル用のトレンチTSの開口幅18aより大きくすることによって実現できる。開口幅を大きくすることにより、ドレインメタル用のトレンチTDのRIE法のエッチング速度をソースメタル用のトレンチTSのそれよりも大きくすることができるからである。
なお、ソースメタル用のトレンチTSの開口幅18aとドレインメタル用のトレンチTDの開口幅18bが同じ場合は、ドレインメタル用のトレンチTDは、ソースメタル用のトレンチTSと同じ深さに形成される。すなわち、図6に示した場合よりも、ドレインメタル用のトレンチTDの底部に、n+形ドレイン層10がZ方向に厚く残る。この場合でも、本実施形態に係る効果は十分に得ることができる。
次に、CVDによりタングステンが、ソースピラー用のトレンチTS及びドレインピラー用のトレンチTD内に埋め込まれるように形成される。タングステンの原料は、例えば、六弗化タングステン(WF6)が用いられる。その後、余分なタングステンをエッチングして、ソースメタル8が、n+形ソース層7内にZ方向に沿って延伸するように形成される。ドレインメタル11が、n+形ドレイン層10内にZ方向に沿って延伸するように形成される。この結果、ソースピラー9が、n+形ソース層7とソースメタル8とにより構成される。ドレインピラー12が、n+形ドレイン層10とドレインメタル11とにより構成される。
次に、層間絶縁膜17の開口部18a及び開口部18bが層間絶縁膜17により埋め込まれる。この後、図1(b)に示したように、層間絶縁膜17に開口部18がRIEにより形成される。開口部18には、ソースピラー9の上端及びベースピラー6の上端が露出する。図示しないソース電極が層間絶縁膜17上に形成され、層間絶縁膜17の開口部18を介して、ソースピラー9及びbベースピラー6に電気的に接続される。図示しないドレイン電極は、n+形半導体基板1の下面に形成され、n+形半導体基板1と電気的に接続される。
なお、本実施形態では、ソースメタル用のトレンチTS及びドレインメタル用のトレンチTDを同時に形成する。その後、ソースメタル8がソースメタル用のトレンチTS内に形成され、これと同時に、ドレインメタル11がドレインメタル用のトレンチTD内に形成される。しかしながら、ソースメタル8及びドレインメタル11は別々に形成されることが可能である。
すなわち、層間絶縁膜17に開口部18aを形成する。層間絶縁膜17の開口部18aにより、n+形ソース層7内にソースメタル用のトレンチTSを形成後、ソースメタル8がソースメタル用のトレンチTS内に形成される。これとは独立して別の工程で、層間絶縁膜17に開口部18bを形成する。層間絶縁膜17の開口部18bにより、n+形ドレイン層10内にドレインメタル用のトレンチTDを形成後、ドレインメタル11がドレインメタル用のトレンチTD内に形成される。このようにすることによって、ソースメタル用のトレンチTSの開口幅18aとドレインメタル用のトレンチTDの開口幅18bが同じ場合でも、図6に示したように、ドレンメタル11をソースメタル8より深く形成することができる。
以上説明した製造工程を経て、図1(a)及び(b)に示した、本実施形態に係る電力用半導体装置が提供される。
以上説明した製造方法によれば、スーパージャンクション層SJを含んだドリフト層5をn+形半導体基板1上にエピタキシャル成長した後に、ベースピラー6の形成及びドレインピラー12の形成を実施する。このため、スーパージャンクション層SJ中のp形ピラー層3及びn形ピラー層4中のZ方向のそれぞれの不純物濃度のプロファイルが、p形ピラー層3及びn形ピラー層4との界面で急峻である。この結果、p形ピラー層3及びn形ピラー層4が拡散によって形成される場合と比べて、p形ピラー層3及びn形ピラー層4のそれぞれの不純物濃度を高くできるとともに、それぞれの層厚を大幅に薄くできる。それにより、X方向に沿ったドリフト抵抗が大幅に低減できるので、電力用半導体装置のオン抵抗が大幅に低減できる。
また、本製造方法によれば、Z方向におけるベースピラー6とn+形半導体基板1との間隔は、n−形半導体層2のエピタキシャル成長による層厚とスーパージャンクション層SJの形成途中で行うイオン注入により決まる。この間隔は、X方向におけるドレインピラー12とベースピラー6との間隔と独立して調節することが可能である。X方向におけるドレインピラー12とベースピラー6との間隔は、イオン注入の位置及びドレインピラー12形成のための第1のトレンチの位置を、それぞれ決めるリソグラフィーによって決まる。従って、本実施形態に係る製造方法を用いることにより、Z方向におけるベースピラー6とn+形半導体基板1との間隔は、X方向におけるドレインピラー12とベースピラー6との間隔よりも広くすることができる。この結果、本実施形態に係る電力用半導体装置では、ベースピラー底部の耐圧が向上するとともに、アバランシェ耐量が向上する。
これに対して、n+形半導体基板1中にトレンチを設けて、トレンチの中の側壁及び底面に沿ってドリフト層、ベースピラー、及びソースピラーを形成して、本実施形態に係る電力用半導体装置と同様な構造を製造する方法がある。しかしながら、この方法では、Z方向におけるベースピラー6とn+形半導体基板1との間隔と、X方向におけるベースピラー6とドレインピラー12との間隔は、いずれもドリフト層の成膜によって決まるので、概ね同一である。このような電力用半導体装置の製造方法では、本実施形態に係る電力用半導体装置の製造方法と違って、Z方向におけるベースピラー6とn+形半導体基板1との間隔を、X方向におけるベースピラー6とドレインピラー12との間隔から、独立して調節することができない。そのため、このような製造方法で製造された電力用半導体装置では、ベースピラー底部の耐圧が低く、アバランシェ耐量が低い。
また、このような製造方法では、本実施形態に係る電力用半導体装置のスーパージャンクション層SJのように、n+形半導体基板1に平行なp形ピラー層3及びn形ピラー層4をエピタキシャル成長により形成することができない。このため、このような製造方法で製造された電力用半導体装置では、ドリフト層中にスーパージャンクション層を形成することが困難であり、耐圧を維持したままオン抵抗の低減は困難である。
(第2の実施形態)
第2の実施形態に係る電力用半導体装置を図7を用いて説明する。図7は第2の実施形態に係る電力用半導体装置の要部模式斜視図である。図7は、第1の実施形態に係る図1(a)に対応する斜視図である。なお、第1の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第1の実施形態との相異点について主に説明する。
第2の実施形態に係る電力用半導体装置を図7を用いて説明する。図7は第2の実施形態に係る電力用半導体装置の要部模式斜視図である。図7は、第1の実施形態に係る図1(a)に対応する斜視図である。なお、第1の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第1の実施形態との相異点について主に説明する。
第2の実施形態に係る電力用半導体装置では、図7に示したように、ベースピラー6が複数の不純物拡散層により構成されるのではなく、スーパージャンクション層SJを通り抜けてn−形半導体層2に達する第3のトレンチT3内にp形半導体層が埋め込まれて形成される。この点で、本実施形態に係る電力用半導体装置は、第1の実施形態に係る電力用半導体装置とは相異する。
本実施形態に係る電力用半導体装置においても、第1の実施形態に係る電力用半導体装置と同様に、ドレインピラー12とベースピラー6とのX方向における間隔よりも、ベースピラー6とn+形半導体基板1とのZ方向における間隔が大きい。このため、ベースピラー6底部の耐圧が向上し、X方向におけるドレインピラー12とベースピラー6との間で先にアバランシェ降伏が起き、アバランシェ降伏により生じた電流によるラッチアップを抑制できるので、アバランシェ耐量が高い。
さらに、本実施形態に係る電力用半導体装置においても、ドリフト層5が、n−形半導体層2だけではなく、Z方向に交互にエピタキシャル成長されたp形ピラー層3及びn形ピラー層4により構成されたスーパージャンクション層SJを有する。これにより、X方向におけるドレインピラー12とベースピラー6との間の耐圧を保持しながら、n形ピラー層4のn形不純物濃度を高くすることができるので、ドリフト層5のX方向におけるドリフト抵抗を低減できる。
次に本実施形態に係る電力用半導体装置の製造方法において、図8〜図10を用いて説明する。図8(a)及び(b)、図9(a)及び(b)、並びに図10(a)及び(b)は、本実施形態に係る電力用半導体装置の製造工程の一部を示す要部模式斜視図である。第1の実施形態に係る電力用半導体装置の製造工程の一部と同じ部分は、第1の実施形態に係る図を用いて説明する。
図8(a)に示したように、n+形半導体層1の上に、n−形半導体層2、並びに、p形ピラー層3及びn形ピラー層4とが交互に積層されたスーパージャンクション層SJが、CVDにより形成される。本実施形態でも第1の実施形態と同様に、スーパージャンクション層SJは30μmである。その後、ベースピラー6を形成する位置に対応して、第3のトレンチT3が、Z方向に沿ってスーパージャンクション層SJの上面からスーパージャンクション層SJを通り抜けてn−形半導体層2に到達するように、図示しないマスクを用いてRIEにより形成される。第3のトレンチT3は、Y方向に沿ってスーパージャンクション層SJ中を延伸する。また、第3のトレンチT3は、X方向に沿って8μm〜12μmの周期で複数形成される。第3のトレンチの幅は、例えば3μmである。
次に、図8(b)に示したように、CVDによりp形半導体層6を第3のトレンチ内に埋め込むように形成後、表面を平坦化することにより、ベースピラー6の上面がスーパージャンクション層SJの上面と揃う。この結果、ベースピラー6がZ方向に沿ってスーパージャンクション層SJの上面からスーパージャンクションSJを通り抜けてn−形半導体層2に到達するように形成される。また、ベースピラー6はY方向に沿ってスーパージャンクション層SJ中を延伸する。ベースピラー6のp形不純物濃度は、拡散層で形成されている場合と違い、ベースピラー6内でほぼ均一である。p形不純物濃度は、例えば、1×1017/cm3〜1×1018/cm3である。
次に、図9(a)に示したように、隣り合うベースピラー6の間の中央に、第1のトレンチT1が、Z方向に沿ってスーパージャンクション層SJの上面からスーパージャンクション層SJ及びn−形半導体層2を通り抜けてn+形半導体基板1に到達するように、図示しないマスクを用いてRIEにより形成される。また、第1のトレンチT1は、Y方向に沿ってスーパージャンクション層SJ中を延伸する。
次に、図9(b)に示したように、第1のトレンチT1の側壁を構成するスーパージャンクション層SJ上、n−形半導体層2上、及び第1のトレンチT1の底面を構成するn+形半導体基板1上を覆い埋め込むように、CVDによりn+形ドレイン層10を形成する。その後、n+形ドレイン層10を平坦化し、n+形ドレイン層10の上面をスーパージャンクション層SJの上面と揃える。
次に、図10(a)に示したように、ベースピラー6の中央に、幅1μmの第2のトレンチT2が図示しないマスクを用いてRIEにより形成される。第2のトレンチは、ベースピラー6の上面からベースピラー6中をZ方向に沿って延伸し、ベースピラー6を突き出ないようにベースピラー6内に形成される。また、第2のトレンチは、ベースピラー6内をY方向に沿って延伸する。
次に、図10(b)に示したように、第2のトレンチT2の側壁及び底面を構成するベースピラー6上を全て覆い埋め込むように、CVDによりn+形ソース層7を形成する。その後、n+形ソース層7を平坦化し、n+形ソース層7の上面をスーパージャンクション層SJの上面と揃える。
その後は、第1の実施形態に係る電力用半導体装置の製造方法と同様に、ゲートトレンチ内にゲート絶縁膜13を介して形成されたゲート電極14、層間絶縁膜15、ゲート配線層16、層間絶縁膜17、ソースメタル8、ドレインメタル11、ソース電極、及びドレイン電極が形成されて、図7に示した本実施形態に係る電力用半導体装置が提供される。第1の実施形態と同様に、ソースピラー9が、n+形ソース層7とソースメタル8とにより構成される。また、ドレインピラー12が、n+形ドレイン層10とドレインメタル11とにより構成される。
本実施形態に係る電力用半導体装置の製造方法においても、第1の実施形態に係る電力用半導体装置の製造方法と同様に、スーパージャンクション層SJを含んだドリフト層をn+形半導体基板上にエピタキシャル成長した後に、ベースピラー6の形成及びドレインピラー12の形成を実施する。これにより、p形ピラー層3及びn形ピラー層4のそれぞれの不純物濃度を高くできるとともに、それぞれの層厚を大幅に薄くできるので、X方向に沿ったドリフト抵抗が大幅に低減できる。
またさらに、本実施形態に係る電力用半導体装置の製造方法においても、Z方向におけるベースピラー6とn+形半導体基板1との間隔を、X方向におけるドレインピラー12とベースピラー6との間隔から独立して制御することができ、X方向におけるドレインピラー12とベースピラー6との間隔よりも広くすることができる。この結果、本実施形態に係る電力用半導体装置においても、ベースピラー6底部の耐圧が向上するとともに、アバランシェ耐量が向上する。
(第3の実施形態)
第3の実施形態に係る電力用半導体装置の製造方法を図11〜12を用いて説明する。図11(a)及び(b)、並びに図12(a)及び(b)は、本実施形態に係る電力用半導体装置の製造工程の一部を示す要部模式斜視図である。なお、第2の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第2の実施形態との相異点について主に説明する。
第3の実施形態に係る電力用半導体装置の製造方法を図11〜12を用いて説明する。図11(a)及び(b)、並びに図12(a)及び(b)は、本実施形態に係る電力用半導体装置の製造工程の一部を示す要部模式斜視図である。なお、第2の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第2の実施形態との相異点について主に説明する。
本実施形態に係る電力用半導体装置は、図7に示した、第2の実施形態に係る電力用半導体装置において以下の点で相異する。すなわち、本実施形態に係る電力用半導体装置では、図示は省略するが、ドレインピラー12は、n+形ドレイン層層10だけを有し、ドレインメタル11を有しない。この点を除いては、本実施形態に係る電力用半導体装置は、第2の実施形態に係る電力用半導体装置と同じ構造であるので、詳細な説明は省略する。主に本実施形態に係る電力用半導体装置の製造方法に関して説明する。
本実施形態に係る電力用半導体装置の製造方法では、第2の実施形態に係る電力用半導体装置の製造方法と同様に、図8(b)に示した工程まで実施する。すなわち、n+形半導体基板1上に、n−形半導体層2、及びスーパージャンクション層SJが形成され、スーパージャンクション層SJ中に形成された第3のトレンチT3内に、p形半導体層6が埋め込まれて、ベースピラー6が形成される。
次に、図11(a)に示したように、ベースピラー6の中央に、幅1μmの第2のトレンチT2が図示しないマスクを用いてRIEにより形成される。第2のトレンチT2は、ベースピラー6の上面からベースピラー6中をZ方向に沿って延伸し、ベースピラー6を突き出ないようにベースピラー6内に形成される。また、第2のトレンチT2は、ベースピラー6内をY方向に沿って延伸する。
次に、図11(b)に示したように、第2のトレンチT2を埋め込むように、CVDによりn+形半導体層7を成膜する。その後、n+形半導体層7の表面を平坦化して、n+形半導体層7の上面をスーパージャンクション層SJの上面に揃える。この結果、n+形ソース層7が、ベースピラー6中をZ方向に延伸し、且つY方向に延伸するように形成される。
なお、上記図8(b)のように、第2のトレンチ内をp形半導体層6で埋め込み、p形半導体層6の表面を平坦化する代わりに、以下のようにしてもよい。すなわち、図8(a)に示したように、第3のトレンチT3をスーパージャンクション層SJ中に形成後、CVDにより、p形半導体層6を第3のトレンチT3の側壁を構成するスーパージャンクション層上、及び第3のトレンチT3の底面を構成するn−形半導体層2上を覆うように成膜する。これにより、図11(a)に示したように、p形半導体層6には、第3のトレンチT3の形状を反映する第2のトレンチT2が形成される。
その後、続けて、p形半導体層6上に第2のトレンチT2を埋め込むようにn+形半導体層7が成膜される。その後、n+形半導体層7及びp形半導体層6の表面を平坦化し、n+形半導体層7の上面及びp形半導体層6の上面をスーパージャンクション層SJの上面に揃える。この結果、図11(b)に示したように、Z方向に沿ってスーパージャンクション層SJの上面からスーパージャンクション層SJ中を通り抜けてn−形半導体層2に到達し、且つY方向に沿って延伸するベースピラー6が形成される。同時に、ベースピラー6の上面からZ方向に沿ってベースピラー6中を延伸し、且つY方向に沿ってベースピラー6中を延伸するn+形ソース層7が形成される。
次に、図12(a)に示したように、隣り合うベースピラー6の間の中央に、第1のトレンチT1が、Z方向に沿ってスーパージャンクション層SJの上面からスーパージャンクション層SJ及びn−形半導体層2を通り抜けてn+形半導体基板1に到達するように、図示しないマスクを用いてRIEにより形成される。また、第1のトレンチT1は、Y方向に沿ってスーパージャンクション層SJ中を延伸する。
次に、図12(b)に示したように、第1のトレンチT1の側壁を構成するスーパージャンクション層SJ上、n−形半導体層2上、及び第1のトレンチT1の底面を構成するn+形半導体基板1上を覆い埋め込むように、CVDによりn+形ドレイン層10を形成する。その後、n+形ドレイン層10を平坦化し、n+形ドレイン層10の上面をスーパージャンクション層SJの上面に揃える。
その後は、第1の実施形態に係る電力用半導体装置の製造方法と同様に、ゲートトレンチ内にゲート絶縁膜13を介して形成されたゲート電極14、層間絶縁膜15、ゲート配線層16、層間絶縁膜17、ソースメタル8、ソース電極、及びドレイン電極が形成されて、本実施形態に係る電力用半導体装置が提供される。ただし、第1の実施形態に係る層間絶縁膜17に開口部18bの形成、ドレインメタル用のトレンチTDの形成、及びドレンメタル用のトレンチTD内にドレインメタル11の形成は、実施されない。ソースピラー9は、n+形ソース層7とソースメタル8により構成される。ドレインピラー12は、n+形ドレイン層10のみにより構成される。
本実施形態に係る電力用半導体装置の製造方法においても、第1の実施形態に係る電力用半導体装置の製造方法と同様に、スーパージャンクション層SJを含んだドリフト層をn+形半導体基板上にエピタキシャル成長した後に、ベースピラー6の形成及びドレインピラー12の形成を実施する。これにより、p形ピラー層3及びn形ピラー層4のそれぞれの不純物濃度を高くできるとともに、それぞれの層厚を大幅に薄くできるので、X方向に沿ったドリフト抵抗が大幅に低減できる。
またさらに、本実施形態に係る電力用半導体装置の製造方法においても、Z方向におけるベースピラー6とn+形半導体基板1との間隔を、X方向におけるドレインピラー12とベースピラー6との間隔から独立して制御することができ、X方向におけるドレインピラー12とベースピラー6との間隔よりも広くすることができる。この結果、本実施形態に係る電力用半導体装置においても、ベースピラー6底部の耐圧が向上するとともに、アバランシェ耐量が向上する。
(第4の実施形態)
第4の実施形態に係る電力用半導体装置を図13を用いて説明する。図13は第4の実施形態に係る電力用半導体装置の要部模式斜視図である。図13は、第1の実施形態に係る図1(a)に対応する斜視図である。なお、第1の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第1の実施形態との相異点について主に説明する。
第4の実施形態に係る電力用半導体装置を図13を用いて説明する。図13は第4の実施形態に係る電力用半導体装置の要部模式斜視図である。図13は、第1の実施形態に係る図1(a)に対応する斜視図である。なお、第1の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第1の実施形態との相異点について主に説明する。
第1の実施形態に係る電力用半導体装置では、ドレインピラー12は、スーパージャンクション層SJの上面からスーパージャンクション層SJ及びn−形半導体層2を通り抜けてn+形半導体基板1に到達していた。本実施形態に係る電力用半導体装置では、Z方向におけるドレインピラー12とn+形半導体基板1との間隔は、Z方向におけるソースピラー9とn+形半導体基板1との間隔と同じになるように、ドレインピラー12は、スーパージャンクション層SJ中をZ方向に沿って延伸して設けられる。ドレインピラー12とn+形半導体基板1とは、接続層20により電気的に接続される。
接続層20は、スーパージャンクション層SJのn+形半導体基板1側の一部からn−形半導体層2を通り抜けn+形半導体基板1に延伸するn+形半導体層により構成される。接続層20のn形不純物の濃度は、1×1018/cm3〜1×1020/cm3である。本実施形態では、接続層20は、2つのn形拡散層20aがZ方向に沿って連結して構成されるが、これに限られない。接続層20は、スーパージャンクション層SJのn+形半導体基板1側の一部からn−形半導体層2を通り抜けn+形半導体基板1に達するトレンチの中にCVDにより埋め込まれたn+形半導体層により構成されてもよい。
次に本実施形態に係る電力用半導体装置の製造方法について図14〜図18を用いて説明する。図14(a)及び(b)、図15(a)及び(b)、図16、図17、並びに図18は、本実施形態に係る電力用半導体装置の製造工程の一部を示す要部模式斜視図である。
図14(a)に示したように、n+形半導体基板1の表面に、Y方向に延伸する開口部を複数有するマスクM2を形成する。X方向における開口部の幅は、例えば0.5μmであり、開口部は、等間隔にX方向に沿って配置される。マスクM2は、例えば酸化シリコンである。マスクM2の開口部を介してn+形半導体基板1の上面に、n形不純物がイオン注入され、n+形半導体基板1の上面にY方向に延伸するn形不純物注入層21が形成される。n形不純物は、例えばリン(P)である。
次に、図14(b)に示したように、n+形半導体基板1上のマスクM2を除去した後に、CVDによりn−形半導体層2をエピタキシャル成長する。n−形半導体層2の上面に、上記と同じ開口部を有するマスクM2を形成する。開口部が、n+形半導体基板1中に形成されたn形不純物注入層21の直上にくるようにマスクM2を形成する。マスクM2の開口部を介して、n−形半導体層2の上面にn形不純物が上記同様にイオン注入され、n−形半導体層2の上面にY方向に延伸するn形不純物注入層21が形成される。この結果、n+形半導体基板1の上面に形成されたn形不純物注入層21の直上に、n−形半導体層2の上面に形成されたn形不純物注入層21が配置される。
次に、図15(a)に示したように、マスクM2を除去後、CVDによりn−形半導体層2の上にp形ピラー層3及びn形ピラー層4を交互に2周期積層してスーパージャンクション層SJの一部を形成する。最上層のn形ピラー層4の上面に、開口部を有するマスクM1を第1の実施形態と同様に形成する。ただし、マスクM1の開口部が、上記n−形半導体層2の上面に形成されたX方向において隣り合うn形不純物注入層21の間の中央に配置されるように、マスクM1を形成する。その後、マスクM1の開口部を介して、最上層のn形ピラー層4の上面に、第1の実施形態同様に、p形不純物がイオン注入されて、最上層のn形ピラー層4の上面にY方向に沿って延伸するp形不純物注入層19が形成される。
次に、マスクM1を除去した後に、図15(b)に示したように、第1の実施形態と同様にして、CVDにより再びp形ピラー層3とn形ピラー層4を交互に2周期積層したスーパージャンクション層SJの一部を、上記p形不純物注入層19が形成された最上層のn形ピラー層4の上に形成する。その後、上記p形不純物注入層19の直上にマスクM1の開口部が配置されるように、上記新たに形成されたスーパージャンクション層SJの一部の最上層のn形ピラー層4の上面にマスクM1を形成する。マスクM1の開口部を介して、p形不純物が新たに形成されたスーパージャンクション層SJの一部の最上層のn形ピラー層4の上面にイオン注入されて、上記同様にp形不純物注入層19が最上層のn形ピラー層4の上面にY方向に延伸して形成される。
このスーパージャンクション層SJの一部を形成し、最上層のn形ピラー層4の上面にp形不純物注入層19を形成する工程を、第1の実施形態と同様に繰り返すことにより、図16に示したようにスーパージャンクション層SJが形成される。この後、熱処理を実施して、n形不純物注入層21中のn形不純物及びp形不純物注入層19中のp形不純物を拡散させる。この結果、2つのn形拡散層20aがZ方向に沿って連結して、スーパージャンクション層SJの下側の一部からn−形半導体層2を通り抜けてn+形半導体基板1中へ達するように、接続層20が構成される。また、複数のp形不純物拡散層6aがZ方向に沿って連結して、スーパージャンクション層SJの上面からスーパージャンクション層SJ中を通り最下部のp形ピラー層に少なくとも達するように、ベースピラー6が形成される。ベースピラー6の上端には、ソース電極との電気的接続を良好にするために、p形コンタクト層6bが形成される。
次に、図17に示したように、スーパージャンクション層SJの上面からスーパージャンクション層SJ中をZ方向に沿って延伸し、且つY方向に沿って延伸し、接続層20の中に到達するように第1のトレンチT1が、RIEにより形成される。これと同時に、ベースピラー6の中央に、ベースピラー6の上端からベースピラー6中をZ方向に沿ってベースピラー6から突き出ないように延伸し、且つY方向に延伸する第2のトレンチが形成される。本実施形態では、第1のトレンチT1と第2のトレンチT2のX方向における幅を同じにした。
次に、図18に示したように、第1のトレンチT1の側壁を構成するスーパージャンクション層SJ及び第1のトレンチT1の底面を構成する接続層20を全て覆い、且つ、第2のトレンチT2の側壁及び底面を構成するベースピラー6を全て覆い埋め込むように、CVDによりn+形半導体層が成膜される。
その後、n+形半導体層の表面を平坦化して、n+形半導体層の上面をスーパージャンクション層SJの上面に揃える。この結果、第1のトレンチの側壁を構成するスーパージャンクション層SJ及び第1のトレンチの底面を構成する接続層20を覆うn+形ドレイン層10が形成される。これと同時に、第2のトレンチの側壁及び底面を構成するベースピラー6上を覆うn+形ソース層7が形成される。
その後は、第1の実施形態に係る電力用半導体装置の製造方法と同様に、ゲートトレンチ内にゲート絶縁膜13を介して形成されたゲート電極14、層間絶縁膜15、ゲート配線層16、層間絶縁膜17、ソースメタル8、ドレインメタル11、ソース電極、及びドレイン電極が形成されて、図13に示した本実施形態に係る電力用半導体装置が提供される。第1の実施形態と同様に、ソースピラー9が、n+形ソース層7とソースメタル8とにより構成される。また、ドレインピラー12が、n+形ドレイン層10とドレインメタル11とにより構成される。
本実施形態に係る電力用半導体装置では、Z方向におけるドレインピラー12とn+形半導体基板1との間隔と、Z方向におけるソースピラー9とn+形半導体基板との間隔が同じである。このため、本実施形態に係る電力用半導体装置の製造工程で説明したように、ドレインピラー12を形成するための第1のトレンチT1及びソースピラー9を形成するための第2のトレンチT2のスーパージャンクション層SJの上面からの深さが同じなので、第1のトレンチT1及び第2のトレンチT2をRIEにより同時に形成することが可能である。このため、本実施形態に係る電力用半導体装置は、第1の実施形態に係る電力用半導体装置と比べて、生産効率が極めて高い。
本実施形態に係る電力用半導体装置においても、第1の実施形態に係る電力用半導体装置と同様に、ドレインピラー12とベースピラー6とのX方向における間隔よりも、ベースピラー6とn+形半導体基板1とのZ方向における間隔が大きい。このため、ベースピラー6底部の耐圧が向上するので、X方向におけるドレインピラー12とベースピラー6との間で先にアバランシェ降伏が起き、アバランシェ降伏により生じた電流によるラッチアップを抑制できるので、アバランシェ耐量が高い。
さらに、本実施形態に係る電力用半導体装置においても、ドリフト層5が、n−形半導体層2だけではなく、Z方向に交互にエピタキシャル成長されたp形ピラー層3及びn形ピラー層4により構成されたスーパージャンクション層SJを有する。これにより、X方向におけるドレインピラー12とベースピラー6との間の耐圧を保持しながら、n形ピラー層4のn形不純物濃度を高くすることができるので、ドリフト層5のX方向におけるドリフト抵抗を低減できる。
本実施形態に係る電力用半導体装置の製造方法においても、第1の実施形態に係る電力用半導体装置の製造方法と同様に、スーパージャンクション層SJを含んだドリフト層をn+形半導体基板上にエピタキシャル成長した後に、ベースピラー6の形成及びドレインピラー12の形成を実施する。これにより、p形ピラー層3及びn形ピラー層4のそれぞれの不純物濃度を高くできるとともに、それぞれの層厚を大幅に薄くできるので、X方向に沿ったドリフト抵抗が大幅に低減できる。
またさらに、本実施形態に係る電力用半導体装置の製造方法においても、Z方向におけるベースピラー6とn+形半導体基板1との間隔は、X方向におけるドレインピラー12とベースピラー6との間隔と独立して制御することができ、X方向におけるドレインピラー12とベースピラー6との間隔よりも広くすることができる。この結果、本実施形態に係る電力用半導体装置の製造方法で提供された電力用半導体装置においても、ベースピラー6底部の耐圧が向上するとともに、アバランシェ耐量が向上する。
(第5の実施形態)
第5の実施形態に係る電力用半導体装置の製造方法を図19を用いて説明する。図19は、本実施形態に係る電力用半導体装置の製造工程の一部を示す要部模式斜視図である。なお、第1の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第1の実施形態との相異点について主に説明する。本実施形態に係る電力用半導体装置は、第1の実施形態に係る電力用半導体装置とは、X方向において、ドレインピラー12の幅がソースピラー9の幅よりも広い点で相異し、さらに、n−形半導体層のZ方向における厚さを3μmから7μmとした。その他は同じである。そのため、本実施形態に係る電力用半導体装置の説明は省略し、本実施形態に係る製造方法について説明する。
第5の実施形態に係る電力用半導体装置の製造方法を図19を用いて説明する。図19は、本実施形態に係る電力用半導体装置の製造工程の一部を示す要部模式斜視図である。なお、第1の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第1の実施形態との相異点について主に説明する。本実施形態に係る電力用半導体装置は、第1の実施形態に係る電力用半導体装置とは、X方向において、ドレインピラー12の幅がソースピラー9の幅よりも広い点で相異し、さらに、n−形半導体層のZ方向における厚さを3μmから7μmとした。その他は同じである。そのため、本実施形態に係る電力用半導体装置の説明は省略し、本実施形態に係る製造方法について説明する。
本実施形態に係る電力用半導体装置の製造方法では、第1の実施形態に係る製造方法と同様にして、図2(a)〜(c)、及び図3(a)に示した工程が実施される。その後、図19に示したように、図示しないマスクを用いて第1のトレンチT1と第2のトレンチT2が同時にRIEにより形成される。
ここで、第1のトレンチT1のX方向における幅が、第2のトレンチのX方向における幅よりも広くなるように、マスクの開口部の開口幅を設定する。前述のように、RIEのエッチング速度は、トレンチの幅が広いほど速い傾向がある。本実施形態に係る電力用半導体装置の製造方法ではこの特徴を利用する。
RIEにより第1のトレンチT1と第2のトレンチT2とを同時に形成する。第1のトレンチT1がスーパージャンクション層SJ中をn+形半導体基板1側に向かって伸びていきn+形半導体基板1に到達したところでRIEを停止する。このとき、第2のトレンチT2の底がベースピラー6を突き出ないで、第2のトレンチT2がベースピラー6中をZ方向に沿って延伸して形成されるように、X方向における第1のトレンチT1の幅と第2のトレンチT2の幅の関係を予め調べておく。
本実施形態に係る電力用半導体装置においては、Z方向におけるn−形半導体層2の厚さが7μmの例で説明しているので、第1のトレンチT1と第2のトレンチT2のRIEによる深さの差が約7μm程度となる。また、スーパージャンクション層SJのZ方向における厚さが30μmの例で説明している。RIEの条件により左右されるが、30μmのエッチングで7μm程度の深さの差を生じさせる一例として、第2のトレンチT2の幅を1.5μmとし、第1の第1のトレンチT1の幅を2.5μmとした。
本実施形態に係る電力用半導体装置では、第1の実施形態に係る電力用半導体装置と比べて、第1のトレンチT1の幅と第2のトレンチT2の幅が変わっている。そのため、X方向におけるドレインピラー12とベースピラー6との間隔及びスーパージャンクション層SJとソースピラー9とに挟まれたベースピラーの幅が一定となるように、X方向におけるベースピラー6の周期及び幅を適切に調整する。
以後は、第1の実施形態に係る電力用半導体装置の製造方法と同じ工程を実施することにより、第1の実施形態に係る電力用半導体装置を得ることができる。
本実施形態に係る電力用半導体装置の製造方法では、第1の実施形態に係る電力用半導体装置の製造法と比べて、第1のトレンチT1及び第2のトレンチT2を同時にRIEにより形成することができるので、電力用半導体装置の生産効率が極めて高い。
本実施形態に係る電力用半導体装置の製造方法においても、第1の実施形態に係る電力用半導体装置の製造方法と同様に、スーパージャンクション層SJを含んだドリフト層をn+形半導体基板上にエピタキシャル成長した後に、ベースピラー6の形成及びドレインピラー12の形成を実施する。これにより、p形ピラー層3及びn形ピラー層4のそれぞれの不純物濃度を高くできるとともに、それぞれの層厚を大幅に薄くできるので、X方向に沿ったドリフト抵抗が大幅に低減できる。
またさらに、本実施形態に係る電力用半導体装置の製造方法においても、Z方向におけるベースピラー6とn+形半導体基板1との間隔を、X方向におけるドレインピラー12とベースピラー6との間隔から独立して制御することができ、X方向におけるドレインピラー12とベースピラー6との間隔よりも広くすることができる。この結果、本実施形態に係る電力用半導体装置の製造方法により提供された電力用半導体装置においても、ベースピラー底部の耐圧が向上するとともに、アバランシェ耐量が向上する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1 n+形半導体基板
2 n−形半導体層
3 p形ピラー層
4 n形ピラー層
5 ドリフト層
6 ベースピラー
6a p形拡散層
6b p形コンタクト層
7 n+形ソース層
8 ソースメタル
9 ソースピラー
10 n+形ドレイン層
11 ドレインメタル
12 ドレインピラー
13 ゲート絶縁膜
14 ゲート電極
15、17 層間絶縁膜
16 ゲート配線層
18、18a、18b コンタクトホール
19 p形不純物注入層
20 n形接続層
20a n形拡散層
21 n形不純物注入層
M1、M2 マスク
SJ スーパージャンクション層
2 n−形半導体層
3 p形ピラー層
4 n形ピラー層
5 ドリフト層
6 ベースピラー
6a p形拡散層
6b p形コンタクト層
7 n+形ソース層
8 ソースメタル
9 ソースピラー
10 n+形ドレイン層
11 ドレインメタル
12 ドレインピラー
13 ゲート絶縁膜
14 ゲート電極
15、17 層間絶縁膜
16 ゲート配線層
18、18a、18b コンタクトホール
19 p形不純物注入層
20 n形接続層
20a n形拡散層
21 n形不純物注入層
M1、M2 マスク
SJ スーパージャンクション層
Claims (19)
- 第1導電形の半導体基板と、
前記半導体基板の上に設けられ、前記半導体基板より第1導電形不純物の濃度が低い第1導電形の第1の半導体層と、
前記第1の半導体層上に設けられ、前記半導体基板に垂直な第1の方向に沿って第2導電形の第2の半導体層と第1導電形の第3半導体層とを交互に有するスーパージャンクション層と、
前記第2の半導体層及び前記第3の半導体層を通り抜けて前記スーパージャンクション層中を前記第1の方向に沿って延伸し第2導電形の半導体より構成されるベースピラーと、
前記第1の方向に直交する第2の方向において、前記スーパージャンクション層を介して前記ベースピラーと向かい合い、前記スーパージャンクション層中を前記第1の方向に沿って延伸し、前記半導体基板と電気的に接続され、前記第1の半導体層よりも第1導電形の不純物の濃度が高い第1導電形の半導体より構成されるドレイン層を有するドレインピラーと、
前記ベースピラー内に設けられ、前記第1の方向に沿って延伸し、前記第1の半導体層よりも第1導電形不純物の濃度が高い第1導電形の半導体より構成されるソース層を有するソースピラーと、
前記第2の方向に沿って延伸し、ゲート絶縁膜を介して、前記ソースピラー中から、前記ベースピラー中を通り、前記スーパージャンクション層中に至る、ゲート電極と、
前記半導体基板に電気的に接続された第1の電極と、
前記ソース層及び前記ベースピラーに電気的に接続された第2の電極と、
を備え、
前記ドレイン層は、さらに、前記第1の半導体層を前記第1の方向に沿って通り抜けて前記半導体基板に達し、
前記ドレインピラーの前記第2の方向における幅は、前記ソースピラーの前記第2の方向における幅よりも広く、
前記ドレインピラーは、前記ドレイン層内に前記第1の方向に沿って延伸し金属より構成されるドレインメタルを、さらに有し、
前記ソースピラーは、前記ソース層内に前記第1の方向に沿って延伸し金属より構成されるソースメタルを、さらに有し、
前記ベースピラーは、前記第1の方向に沿って前記スーパージャンクション層中に設けられた複数の第2導電形の不純物拡散層より構成される電力用半導体装置。 - 第1導電形の半導体基板と、
前記半導体基板の上に設けられ、前記半導体基板より第1導電形不純物の濃度が低い第1導電形の第1の半導体層と、
前記第1の半導体層上に設けられ、前記半導体基板に垂直な第1の方向に沿って第2導電形の第2の半導体層と第1導電形の第3半導体層とを交互に有するスーパージャンクション層と、
前記スーパージャンクション層中を前記第1の方向に沿って延伸し第2導電形の半導体より構成されるベースピラーと、
前記第1の方向に直交する第2の方向において、前記スーパージャンクション層を介して前記ベースピラーと向かい合い、前記スーパージャンクション層中を前記第1の方向に沿って延伸し、前記半導体基板と電気的に接続され、前記第1の半導体層よりも第1導電形の不純物の濃度が高い第1導電形の半導体より構成されるドレイン層を有するドレインピラーと、
前記ベースピラー内に設けられ、前記第1の方向に沿って延伸し、前記第1の半導体層よりも第1導電形不純物の濃度が高い第1導電形の半導体より構成されるソース層を有するソースピラーと、
前記第2の方向に沿って延伸し、ゲート絶縁膜を介して、前記ソースピラー中から、前記ベースピラー中を通り、前記スーパージャンクション層中に至る、ゲート電極と、
前記半導体基板に電気的に接続された第1の電極と、
前記ソース層及び前記ベースピラーに電気的に接続された第2の電極と、
を備えた電力用半導体装置。 - 前記ドレイン層は、さらに、前記第1の半導体層を前記第1の方向に沿って通り抜けて前記半導体基板に達する請求項2記載の電力用半導体装置。
- 前記ドレインピラーの前記第2の方向における幅は、前記ソースピラーの前記第2の方向における幅よりも広い請求項3記載の電力用半導体装置。
- 第1導電形の半導体より構成される接続層を前記第1の半導体層中にさらに備え、前記ドレイン層は前記接続層を介して前記半導体基板に電気的に接続される請求項2記載の電力用半導体装置。
- 前記接続層は、前記第1の方向に沿って前記第1の半導体層中に設けられた複数の第1導電形の拡散層により構成される請求項5記載の電力用半導体装置。
- 前記ドレインピラーは、前記ドレイン層内に前記第1の方向に沿って延伸し金属より構成されるドレインメタルを、さらに有する請求項2〜6のいずれか1つに記載の電力用半導体装置。
- 前記ソースピラーは、前記ソース層内に前記第1の方向に沿って延伸し金属より構成されるソースメタルを、さらに有する請求項2〜7のいずれか1つに記載の電力用半導体装置。
- 前記ベースピラーは、前記第1の方向に沿って前記スーパージャンクション層中に設けられた複数の第2導電形の不純物拡散層より構成される請求項2〜8のいずれか1つに記載の電力用半導体装置。
- 前記ベースピラーと前記半導体基板との前記第1の方向における間隔は、前記ベースピラーと前記ドレインピラーとの前記第2の方向における間隔より広い請求項2〜9のいずれか1つに記載の電力用半導体装置。
- 前記第1の半導体層の前記第1の方向における厚さは、前記ベースピラーと前記ドレインピラーとの前記第2の方向における間隔よりも大きい請求項2〜10のいずれか1つに記載の電力用半導体装置。
- 第1導電形の半導体基板の上に、前記半導体基板より第1導電形不純物の濃度が低い第1導電形の第1の半導体層を有するドリフト層を形成する工程と、
前記ドリフト層中に前記半導体基板に垂直な第1の方向に沿って延伸し第2導電形の半導体より構成されるベースピラーを形成する工程と、
前記ドリフト層中を前記第1の方向に沿って延伸し、前記第1の方向と直交する第2の方向において前記ドリフト層を介して前記ベースピラーと向かい合うように、第1のトレンチを形成する工程と、
前記第1のトレンチ内に、前記第1の半導体層より第1導電形の不純物の濃度が高い第1導電形の半導体より構成され前記半導体基板に電気的に接続されるドレイン層、を有するドレインピラーを形成する工程と、
前記ベースピラー内に前記第1の方向に沿って延伸する第2のトレンチを形成する工程と、
前記第2のトレンチ内に、前記第1の半導体層より第1導電形の不純物の濃度が高い第1導電形の半導体より構成されたソース層、を有するソースピラーを形成する工程と、
前記第2の方向に沿って延伸し、前記ソースピラー中から、前記ベースピラー中を通り、前記ドリフト層中に至るように、ゲートトレンチを形成する工程と、
前記ゲートトレンチ内にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体基板に電気的に接続された第1の電極を形成する工程と、
前記ソース層及び前記ベースピラーに電気的に接続された第2の電極を形成する工程と、
を備えた電力用半導体装置の製造方法。 - 前記ドリフト層は、
前記第1の半導体層と、
前記第1の半導体層上に設けられ、前記第1の方向に沿って第2導電形の第2の半導体層と第1導電形の第3の半導体層とを交互に有するスーパージャンクション層と、
により構成され、
前記ドリフト層を形成する前記工程は、
前記半導体基板の上に前記第1の半導体層を形成する工程と、
前記第1の半導体層上に、前記第2の半導体層と前記第3の半導体層とを交互に積層して、前記スーパージャンクション層を形成する工程と、
を有し、
前記ベースピラーは、前記スーパージャンクション層中を前記第1の方向に沿って延伸し、
前記第1のトレンチは、前記スーパージャンクション層中を前記第1の方向に沿って延伸し、前記第2の方向において前記スーパージャンクション層を介して前記ベースピラーと向かい合い、
前記ゲートトレンチは、前記第2の方向に沿って延伸し、前記ソースピラー中から、前記ベースピラー中を通り、前記スーパージャンクション層中に至る、
請求項12記載の電力用半導体装置の製造方法。 - 前記第1のトレンチは、前記第1の半導体層を通り抜けて前記半導体基板に到達するように形成され、
前記ドレイン層は前記第1のトレンチ内の前記半導体基板上、前記第1の半導体層上、及び前記スーパージャンクション層上を覆うように形成された、請求項13記載の電力用半導体装置の製造方法。 - 前記第1の半導体層中に前記半導体基板に到達し前記第1の半導体層よりも前記第1導電形の不純物の濃度が高い第1導電形の半導体より構成される接続層を形成する工程をさらに備え、
前記第1のトレンチは前記接続層に到達するように形成される請求項13記載の電力用半導体装置の製造方法。 - 前記接続層を形成する工程は、前記第1の半導体層に第1導電形不純物をイオン注入する工程と、熱処理により前記第1導電形不純物を拡散させる工程とを、有する請求項15記載の電力用半導体装置の製造方法。
- 前記第1のトレンチの前記第2の方向における幅は、前記第2のトレンチの前記第2の方向における幅よりも広く、
前記第1のトレンチ及び前記第2のトレンチは同時に異方性エッチングにより形成され、
前記第1のトレンチが前記半導体基板に到達した時に、前記異方性エッチングを停止すると、前記第2のトレンチは前記ベースピラーから突き出ることなく前記ベースピラー内に形成され、
前記第1のトレンチ内に前記ドレインピラーが形成されることと同時に、前記第2のトレンチ内に前記ソースピラーが同時に形成される、請求項13〜16のいずれか1つに記載の電力用半導体装置の製造方法。 - 前記ベースピラーを形成する前記工程は、
前記スーパージャンクション層を形成する前記工程において、前記スーパージャンクション層の形成を中断して、前記スーパージャンクション層の表面の前記ベースピラー層を形成する位置に第2導電形不純物をイオン注入する工程を、複数有し、
熱処理により前記第2導電形不純物を拡散させる工程を有する、
請求項13〜17のいずれか1つに記載の電力用半導体装置の製造方法。 - 前記ベースピラーを形成する前記工程は、
前記スーパージャンクション層中の前記ベースピラー層を形成する位置に前記第1の方向に沿って前記スーパージャンクション層中を延伸する第3のトレンチを形成する工程と、
前記第3のトレンチ内に前記ベースピラーを成膜する工程と、
前記ベースピラーを平坦化して、前記ベースピラーの表面と前記スーパージャンクション層の表面とを揃える工程と、
を有する、請求項13〜17のいずれか1つに記載の電力用半導体装置の製造方法。
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JP2012206069A JP2014060360A (ja) | 2012-09-19 | 2012-09-19 | 電力用半導体装置及びその製造方法 |
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JP2014060360A true JP2014060360A (ja) | 2014-04-03 |
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Application Number | Title | Priority Date | Filing Date |
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JP2012206069A Pending JP2014060360A (ja) | 2012-09-19 | 2012-09-19 | 電力用半導体装置及びその製造方法 |
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