JP2014036285A - 受信装置 - Google Patents
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Abstract
【解決手段】10GPONとGPONに対応した10GPON対応受信装置であって、バースト信号をそのままGPON対応受信装置に通過させる経路を備えるとともに、ACカップリング用の時定数を10GPON用とGPON用に適宜設定できる入力回路220を備える。その入力回路220は、10GPONのバーストに対しては10GPON用の短い時定数を設定し、GPONのバーストに対してはGPONのバーストが崩れない長い時定数を設定してそのままGPON対応受信装置に送る。入力回路220がGPON用の時定数を設定するか否かは、バーストに含まれている“1”と“0”の存在割合をモニタしてDCバランスが所定の範囲内に収まっているか否かで決定する。
【選択図】図1
Description
請求項2にかかる発明は、請求項1にかかる発明において、前記入力回路が、(B)前記DCレベルの調整に要する時間を短縮する処理が有効にされたときに、(B1)前記第1のステップの開始直後に、前記所定の時定数を、前記第1の時定数より短い第2の時定数に設定し、その後、前記第1の時定数よりは短いが前記第2の時定数よりも長い、前記受信信号に含まれる前記第1のバーストデータ信号および第2のバーストデータ信号のプリアンブル部の波形を維持できるが、前記受信信号に含まれる前記第2のバーストデータ信号のペイロード部の波形を維持できない第3の時定数に設定するか、(B2)前記第1のステップの開始直後に、前記所定の時定数を、前記第1の時定数より短い第2の時定数に設定し、その後、該第2の時定数よりも長い、前記受信信号に含まれる前記第1のバーストデータ信号および第2のバーストデータ信号のプリアンブル部およびペイロード部の波形を維持できる第4の時定数に設定するか、(B3)前記第1のステップの開始直後から、前記前記第1の時定数より短く、前記受信信号に含まれる前記第1のバーストデータ信号および第2のバーストデータ信号のプリアンブル部の波形を維持ができるが、前記受信信号に含まれる前記第2のバーストデータ信号のペイロード部の波形を維持できない第5の時定数に設定するか、のいずれかを行うことを特徴とする。
請求項3にかかる発明は、請求項1または2にかかる発明において、前記第1の時定数が、前記受信信号に含まれる前記第1のバーストデータ信号のプリアンブル部の波形を維持できる時定数であることを特徴とする。
請求項4にかかる発明は、請求項1ないし3のいずれかにかかる発明において、前記DCレベルの調整に要する時間を短縮する処理を有効にした後に、最初に、前記パターン検出回路が前記特定ビットパターンを検出せず、かつ、前記DCバランス検出回路が、前記再生データ信号のDCバランスが前記第1の範囲内であることを検出したときには、前記入力回路が前記DCレベルの調整に要する時間を短縮する処理を有効にしたまま前記第1のステップを再度行い、次に、(3−1)前記パターン検出回路が前記特定ビットパターンを検出せず、かつ、前記DCバランス検出回路が、前記再生データ信号のDCバランスが前記第1の範囲よりも狭い第2の範囲外であることを検出したときには、前記入力回路が前記DCレベルの調整に要する時間を短縮する処理を有効にしたまま前記第1のステップを再度行い、(3−2)前記パターン検出回路が前記特定ビットパターンを検出せず、かつ、前記DCバランス検出回路が、前記再生データ信号のDCバランスが前記第2の範囲内であることを検出したときには、前記入力回路が前記DCレベルの調整に要する時間を短縮する処理を無効にしてから前記第1のステップを再度行うことを特徴とする。
請求項5にかかる発明は、請求項1ないし4のいずれかにかかる発明において、前記DCバランス検出回路が、前記再生データ信号に含まれる”1”のビットの頻度と”0”のビットの頻度との差に基づいて前記DCバランスを検出することを特徴とする。
請求項6にかかる発明は、請求項1ないし5のいずれかにかかる発明において、前記入力回路は、前記受信信号が受信される受信端子と増幅回路の入力端子との間を容量素子を介して接続した交流カップリング型入力回路であり、前記所定の時定数が、前記容量素子の容量値と、前記入力端子を所定の電圧に充電する抵抗素子の抵抗値とによって決まることを特徴とする。
200,200A,200B:受信装置、210:光電変換部、211:光電変換ブロック、212:出力バッファ、220,220A、220B:入力回路、221,224:デカップリング容量ユニット、222:入力バッファ、223:出力端子、230,230B:CDR回路、240:デシリアライザ、250:パターン検出回路、260,260A:制御回路、261,262:自動発見ステートマシン、270:DCバランス検出回路
410−1,410−2:ONU機器、500:OLT機器、510:アップグレード機能付き基本OLTパッケージ、511:光電変換部、512:トランスインピーダンスアンプ、513:CDR回路、520:受信装置、521:CDR回路
Claims (6)
- 2つの異なる規格に沿ってそれぞれ生成された、プリアンブル部およびペイロード部を有する第1および第2のバーストデータ信号を受信する受信装置であって、
前記第1および第2のバーストデータ信号を時分割で含む受信信号のDCレベルを所定の時定数で調整し、該DCレベルを調整した受信信号から受信データ信号を生成する入力回路と、
前記受信データ信号を前記第2のバーストデータ信号を処理する処理回路に出力する出力端子と、
前記受信データ信号から再生データ信号を生成するデータ再生回路と、 前記再生データ信号から、前記第1のバーストデータ信号のプリアンブル部の特定ビットパターンを検出するパターン検出回路と、 前記再生データ信号のDCバランスを検出するDCバランス検出回路と、
制御回路とを備え、該制御回路が、
(0)前記入力回路が前記DCレベルの調整に要する時間を短縮する処理を有効にして、
(1)前記受信データ信号を前記データ再生回路に入力し、前記再生データ信号を生成する第1のステップを行い、
(2−1)前記パターン検出回路が前記特定ビットパターンを検出せず、かつ、前記DCバランス検出回路が、前記再生データ信号のDCバランスが前記受信装置が前記第2のバーストデータ信号を受信したときに予想される第1の範囲外であることを検出したときに、前記DCレベルの調整に要する時間を短縮する処理を有効にしたまま前記第1のステップを再度行い、
(2−2)前記パターン検出回路が前記特定ビットパターンを検出せず、かつ、前記DCバランス検出回路が、前記再生データ信号のDCバランスが前記第1の範囲内であることを検出したときに、前記DCレベルの調整に要する時間を短縮する処理を無効にしてから前記第1のステップを再度行う、
制御を行い、
前記入力回路が、
(A)前記DCレベルの調整に要する時間を短縮する処理が無効にされたときには、前記第1のステップの期間の全体にわたって、前記所定の時定数を、最短でも、前記受信信号に含まれる前記第2のバーストデータ信号のプリアンブル部およびペイロード部の波形を維持できる第1の時定数に設定し、前記生成した受信データ信号を前記出力端子に出力し、
(B)前記DCレベルの調整に要する時間を短縮する処理が有効にされたときには、前記第1のステップの期間の少なくとも一部において、前記所定の時定数を、前記第1の時定数より短い、前記受信信号に含まれる前記第2のバーストデータ信号のペイロード部の波形を維持できない時定数に設定する
ことを特徴とする受信装置。 - 前記入力回路が、(B)前記DCレベルの調整に要する時間を短縮する処理が有効にされたときに、 (B1)前記第1のステップの開始直後に、前記所定の時定数を、前記第1の時定数より短い第2の時定数に設定し、その後、前記第1の時定数よりは短いが前記第2の時定数よりも長い、前記受信信号に含まれる前記第1のバーストデータ信号および第2のバーストデータ信号のプリアンブル部の波形を維持できるが、前記受信信号に含まれる前記第2のバーストデータ信号のペイロード部の波形を維持できない第3の時定数に設定するか、
(B2)前記第1のステップの開始直後に、前記所定の時定数を、前記第1の時定数より短い第2の時定数に設定し、その後、該第2の時定数よりも長い、前記受信信号に含まれる前記第1のバーストデータ信号および第2のバーストデータ信号のプリアンブル部およびペイロード部の波形を維持できる第4の時定数に設定するか、
(B3)前記第1のステップの開始直後から、前記前記第1の時定数より短く、前記受信信号に含まれる前記第1のバーストデータ信号および第2のバーストデータ信号のプリアンブル部の波形を維持ができるが、前記受信信号に含まれる前記第2のバーストデータ信号のペイロード部の波形を維持できない第5の時定数に設定するか、
のいずれかを行うことを特徴とする請求項1記載の受信装置。 - 前記第1の時定数が、前記受信信号に含まれる前記第1のバーストデータ信号のプリアンブル部の波形を維持できる時定数であることを特徴とする請求項1または2記載の受信回路。
- 前記DCレベルの調整に要する時間を短縮する処理を有効にした後に、最初に、前記パターン検出回路が前記特定ビットパターンを検出せず、かつ、前記DCバランス検出回路が、前記再生データ信号のDCバランスが前記第1の範囲内であることを検出したときには、前記入力回路が前記DCレベルの調整に要する時間を短縮する処理を有効にしたまま前記第1のステップを再度行い、次に、
(3−1)前記パターン検出回路が前記特定ビットパターンを検出せず、かつ、前記DCバランス検出回路が、前記再生データ信号のDCバランスが前記第1の範囲よりも狭い第2の範囲外であることを検出したときには、前記入力回路が前記DCレベルの調整に要する時間を短縮する処理を有効にしたまま前記第1のステップを再度行い、
(3−2)前記パターン検出回路が前記特定ビットパターンを検出せず、かつ、前記DCバランス検出回路が、前記再生データ信号のDCバランスが前記第2の範囲内であることを検出したときには、前記入力回路が前記DCレベルの調整に要する時間を短縮する処理を無効にしてから前記第1のステップを再度行うことを特徴とする請求項1ないし3のいずれかに記載の受信装置。 - 前記DCバランス検出回路が、前記再生データ信号に含まれる”1”のビットの頻度と”0”のビットの頻度との差に基づいて前記DCバランスを検出することを特徴とする請求項1ないし4のいずれかに記載の受信装置。
- 前記入力回路は、前記受信信号が受信される受信端子と増幅回路の入力端子との間を容量素子を介して接続した交流カップリング型入力回路であり、前記所定の時定数が、前記容量素子の容量値と、前記入力端子を所定の電圧に充電する抵抗素子の抵抗値とによって決まることを特徴とする請求項1ないし5のいずれかに記載の受信装置。
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Non-Patent Citations (2)
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JPN6016020677; 原 弘 他: '10G-EPON OLT用トランスインピーダンスアンプ' 電子情報通信学会技術研修報告 光通信システム Vol.110 No.392 Vol.110 No.392, 20110127, pp.73-76 * |
JPN6016020679; 野田 雅樹 他: 'C-3-72 10G-EPON OLT用TIAのバースト受信時間高速化に関する一検討' 電子情報通信学会2012年エレクトロニクスソサイエティ大会講演論文集1 , 20120911, p.189 * |
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