JP2014036285A - 受信装置 - Google Patents

Abstract

【課題】 １０ＧＰＯＮ対応の受信装置において、その入力回路をＧＰＯＮのバーストデータ信号が通過できるようにする。
【解決手段】１０ＧＰＯＮとＧＰＯＮに対応した１０ＧＰＯＮ対応受信装置であって、バースト信号をそのままＧＰＯＮ対応受信装置に通過させる経路を備えるとともに、ＡＣカップリング用の時定数を１０ＧＰＯＮ用とＧＰＯＮ用に適宜設定できる入力回路２２０を備える。その入力回路２２０は、１０ＧＰＯＮのバーストに対しては１０ＧＰＯＮ用の短い時定数を設定し、ＧＰＯＮのバーストに対してはＧＰＯＮのバーストが崩れない長い時定数を設定してそのままＧＰＯＮ対応受信装置に送る。入力回路２２０がＧＰＯＮ用の時定数を設定するか否かは、バーストに含まれている“１”と“０”の存在割合をモニタしてＤＣバランスが所定の範囲内に収まっているか否かで決定する。
【選択図】図１

Description

本発明は、２つの異なる規格に沿ってそれぞれ生成された、プリアンブル部およびペイロード部を有する第１および第２のバーストデータ信号を受信する受信装置に関する。

ＰＯＮ（Passive Optical Network）では、局側のＯＬＴ(Optical Line Terminal)機器に対して加入者側の複数のＯＮＵ（Optical Network Unit)機器からデータ信号が送信されるので、ＯＬＴ機器はバーストデータ信号を受信可能でなければならない。また、データ信号を送信してくるＯＮＵ機器をＯＬＴ機器が識別可能にするために、事前に、各ＯＮＵ機器をＯＬＴ機器に登録することが行われる。この処理は発見処理とよばれ、発見期間ウインドウ中にＯＮＵ機器の登録が行われる。ＯＮＵ機器からのメッセージは、バイナリー列を構成するデータ信号として送信される。バイナリー列は、プリアンブル部と、区切り部と、ペイロード部と、バースト終了部とを順次含む。プリアンブル部は、ＯＬＴ機器がバーストデータ信号に位相同期できる個数のバイナリービット（通常は０１０１の繰り返し）を含む。

このようなＰＯＮのＯＬＴ機器として使用されるデータ送受信装置について、特許文献１に記載がある。このデータ送受信装置３００Ａは、図７に示すように、送信装置１００と受信装置２００Ａとで構成されている。

送信装置１００は、送信モジュール１１０と出力バッファ１２０を備える。入力された送信データ信号は、送信モジュール１１０のシリアライザ１１１によってパラレル信号からシリアル信号に変換されて出力バッファ１２０に送られ、この出力バッファ１２０の後段の電光変換部（図示せず）で光信号に変換されて、光ファイバ（図示せず）に送出される。なお、送信モジュール１１０は、送信データ信号のクロック信号に基づいて基準データ信号を生成する基準信号生成回路１１２を有する。

受信装置２００Ａにおいて、光電変換部２１０は、光ファイバから入力した光信号を電気信号に変換する。入力回路２２０Ａは、後記するバースト状態時に、デカップリング容量ユニット２２４によって、光電変換部２１０から出力する電気信号に対して、ＤＣカット（ＡＣカップリング）を行うとともに所定の時定数で立上り促進を行ってから、入力バッファ２２２を経由して入力データ信号として後段に出力する。ＣＤＲ（Clock Data Recovery）回路２３０は、基準信号生成回路１１２で生成された基準データ信号と入力回路２２０Ａから出力する入力データ信号のどちらか一方をＳＥＴＩＤＬＥ信号に応じて選択するセレクタ２３１と、位相比較ブロック２３２、ループ制御回路２３３および発振器２３４で構成されるＰＬＬループとを備える。ループ制御回路２３３は後記するＢＭＥＮ信号によってＰＬＬループのループゲイン、フィルタゲイン等の動作パラメータが設定される。デシリアライザ２４０は、ＣＤＲ回路２３０で再生されたシリアルの再生データ信号をパラレルの再生データ信号に変換する。パターン検出回路２５０は、入力したバーストデータ信号のプリアンブル部の特定のビットパターンを基準パターンと比較するパターンマッチングを行い、パターンマッチングが成功したときはＳＤ信号を“１”に設定する。制御回路２６０Ａは、自動発見ステートマシン２６２を備え、ＡＵＴＯ＿ＤＣＶＲＹ＝“１”になることによって、まずアイドル状態（ＳＥＴＩＤＬＥ＝“１”）を設定し、続けてバースト状態（ＢＭＥＮ＝“１”）を設定し、続けてパターンマッチング状態を設定し、パターンマッチング状態においてパターンマッチングが成功してＳＤ＝“１”になると、データ再生状態を設定する。アイドル状態→バースト状態→パターンマッチング状態は、ＳＤ＝“１”になるまで繰り返される。

図８に図７のデータ送受信装置３００Ａのバーストデータ信号再生処理の一例のフローチャートを示す。制御回路２６０Ａの自動発見ステートマシン２６２によって発見ウインドウが開始すると、アイドル状態となり、ＳＥＴＩＤＬＥ＝“１”に設定され、基準データ信号がセレクタ２３１で選択されてＣＤＲ回路２３０のＰＬＬループに供給される。これにより、ＣＤＲ回路２３０の発振器２３４の発振クロック信号が基準データ信号に位相ロックする（Ｓ１１）。

次に、バースト状態となり、ＳＥＴＩＤＬＥ＝“０”に設定され、入力回路２２０Ａから出力する入力データ信号がセレクタ２３１で選択されてＣＤＲ回路２３０のＰＬＬループに供給される。このとき同時に、ＢＭＥＮ＝“１”に設定され、ループ制御回路２３３でＰＬＬループのループゲイン等が調整される。これにより、ＣＤＲ回路２３０の発振器２３４の発振クロック信号が入力データ信号に位相ロックする（Ｓ１２）。発振器２３４の発振クロック信号が入力データ信号に位相ロックしたとき、そのクロック信号に基づいて入力データ信号からデータ信号を再生することできる。

次に、パターンマッチング状態となり、パターン検出回路２５０により、入力データ信号から再生した再生データ信号中のプリアンブル部を検出することを試みる（Ｓ１３）。プリアンブル部が発見されると、ＳＤ＝“１”となり、データ信号再生が継続される（Ｓ１４）。プリアンブル部が発見されない場合は、ステップＳ１６に進む。ステップＳ１６では、発見ウインドウが終了したか否かを判断する。終了していないときには、ステップＳ１１に戻り、アイドル状態→バースト状態→パターンマッチング状態が繰り返される。

制御回路２６０ＡはＢＭＥＮ信号を上記した入力回路２２０Ａのデカップリング容量ユニット２２４にも送る。このデカップリング容量ユニット２２４は、図９に示すように、光電変換部２１０の光電変換ブロック２１１の後段の出力バッファ２１２の電源電圧３．３Ｖと入力回路２２０Ａの入力バッファ２２２の電源電圧１．２Ｖとの相違を考慮して、その間をＤＣカットする容量Ｃｄを有する。また、時定数を決める抵抗Ｒ１，Ｒ２，Ｒ３と、バースト状態（ＢＭＥＮ＝“１”）になったとき切り替わるスイッチＳＷ１，ＳＷ２と、バイアス電源Ｖｂを有する。抵抗Ｒ１，Ｒ２，Ｒ３の値は、Ｒ１＜Ｒ２＜Ｒ３の関係に設定されている。抵抗Ｒ１は容量Ｃｄとで時定数ＴＣ１を設定し、抵抗Ｒ２は容量Ｃｄとで時定数ＴＣ２を設定し、抵抗Ｒ３は容量Ｃｄとで時定数ＴＣ３を設定する。

光電変換部２１０の出力バッファ２１２が、入力したバーストデータ信号に対応する電気信号の出力を開始するとき、その出力バッファ２１２の出力端子の平均電圧（ＤＣレベル）が変化する。これにより、入力回路２２０Ａの入力バッファ２２２の入力端子のＤＣレベルも変化する。例えば、入力回路２２０Ａの入力バッファ２２２が、正相入力端子の電位と逆相入力端子の電位との比較によって入力したバーストデータの論理値を決定する差動入力バッファである場合、正相入力端子に受信される正相受信信号のＤＣレベルと、逆相入力端子に受信される逆相入力信号のＤＣレベルとの間にＤＣオフセットが発生する。ＤＣオフセットが大きい間は、バーストデータの論理値を正しく判断することができない。従って、入力バッファ２２２が受信する受信信号のＤＣレベルの調整が十分に行われるまで、すなわち、デカップリング容量ユニット２２４の充電が十分に行われて、ＤＣオフセットが解消されるまで、入力バッファ２２２は正しく動作できない。

この、ＤＣオフセットの解消に要する時間が長くなると、プリアンブル部の検出に要する時間が長くなる。すなわち、プリアンブル部の期間を長くしないと、バーストデータを検出し、受信することができない。そこで、前記した時定数ＴＣ１，ＴＣ２，ＴＣ３の適宜切り替えにより、入力バッファ２２２が受信する受信信号のＤＣレベルを調整するために要する時間を短くする処理が行われる。このとき、時定数ＴＣ１は、ＤＣオフセットを高速で補償できるような最小の値に設定される。時定数ＴＣ２は、プリアンブル部の受信が可能で、かつ残余のＤＣオフセットをキャンセルできるような中程度の値に設定される。時定数ＴＣ３は、プリアンブル部およびペイロード部の受信が可能な最大の値に設定される。

そして、図１０に示すように、アイドル状態（ＢＭＥＮ＝“０”）ではスイッチＳＷ１、ＳＷ２をＯＦＦさせ、抵抗Ｒ３により大きな時定数ＴＣ３に設定しておく。次に、ステーマシンがアイドル状態からバースト状態（ＢＭＥＮ＝“１”）に変化すると、所定の期間だけ、スイッチＳＷ１のみをＯＮさせ抵抗Ｒ１により最小の時定数ＴＣ１に設定する。これにより、デカップリング容量Ｃｄを大きな電流で充電（プリチャージ）し、入力回路２２０Ａを短時間で安定化させる。そして、ＢＭＥＮ＝“１”である期間は、その後も、スイッチＳＷ１をＯＦＦしスイッチＳＷ２をＯＮして抵抗Ｒ２により中程度の時定数ＴＣ２に設定し、残余のＤＣオフセットを解消する。次に、パターンマッチング状態（ＢＭＥＮ＝“０”）になったら、プリアンブル部、およびそれに続くペイロード部を受信するためにスイッチＳＷ２をＯＦＦする。この期間にも、抵抗Ｒ３により最大の時定数ＴＣ３（最小の電流）で充電を続け、受信信号のＤＣレベルを維持する。

なお、入力回路２２０Ａでは、ＤＣカット（ＡＣカップリング）を行った前記した構成とは異なって、ＤＣカップリングを行った構成も可能である。この構成において、無信号状態からバースト信号が入力されたときに、正相と逆相のＤＣレベルを同じ電圧に素早く近付けるために、ローパスフィルタの時定数を切り替える処理行うことが可能である。この場合には、例えば、正相側入力に逆相側出力の平均レベルを、逆相側入力に正相側出力の平均レベルを、ローパスフィルタを介してフィードバックするレベル調整部を備える（非特許文献１）。

ところで、低速ＰＯＮと高速ＰＯＮで上がり波長を共通化し、低速ＯＮＵ機器と高速ＯＮＵ機器からのバーストデータ信号の光信号をＯＬＴ機器の共通の光電変換部で受ける場合がある。この場合に、電気信号に変換されたバーストデータ信号を増幅した後に２分岐し、低速のＯＮＵ機器からのバーストデータ信号を第１のＣＤＲ回路で処理し、高速のＯＮＵ機器からのバーストデータ信号を第２のＣＤＲ回路で処理する技術として、特許文献２に記載がある。

この特許文献２では、図１１に示すように、ＧＰＯＮ用（ＧはデータレートがＧｂｐｓクラスを示す）の第１のＯＮＵ機器４１０−１から到来する波長λのバーストデータ信号の光信号を、光ケーブル４２１および光スプリッタ４２２を経由して、ＯＬＴ機器５００のＧＰＯＮ用のアップグレード機能付き基本ＯＬＴパッケージ５１０に入力する。そして、光電変換部５１１から出力した電流信号をトランスインピーダンスアンプ５１２で電圧信号に変換・増幅し、第１のＣＤＲ回路５１３に入力してクロック信号とデータ信号を抽出する構成が記載されている。この構成に対して、１０ＧＰＯＮ（１０Ｇはデータレートが１０Ｇｂｐｓクラスを示す）の受信装置５２０を追加し、１０ＧＰＯＮ用の第２のＯＮＵ機器４１０−２から到来する前記波長λと同じ波長の光信号を、同じパッケージ５１０に入力する。そして、光電変換部５１１から出力した電流信号をトランスインピーダンスアンプ５１２で電圧信号に変換・増幅した後、電気分岐部５１４から、追加した受信装置５２０の第２のＣＤＲ回路５２１に入力する。そこでクロック信号とデータ信号を抽出する。

異なる通信速度のＧＥ-ＰＯＮと１０Ｇ-ＥＰＯＮの共存技術について、下り信号については光の波長を異ならせるものの、上り信号については同一波長の光を使用することが非特許文献１に記載されている。ＧＥ-ＰＯＮと１０Ｇ-ＥＰＯＮはＩＥＥＥの規格であり、実際のデータ信号レートは、１．２５Ｇｂｐｓおよび１０．３１２５Ｇｂｐｓである。類似のデータ信号レートを持つ規格として、ＩＴＵ−Ｔの規格であるＧＰＯＮ（データ信号レートが２．４８８３２Ｇｂｐｓ又は１．２４４１６Ｇｂｐｓ）、ＸＧＰＯＮ（下りデータ信号レートが９．９５３２８Ｇｂｐｓ、上りデータ信号レートが２．４８８３２Ｇｂｐｓ）がある。現状では、ＸＧＰＯＮ／ＧＰＯＮの１０Ｇ／１Ｇの共存の規格は制定されていないが、将来的には行われる可能性がある。

特開２０１１−０１５３９８号公報 特開２００９−０７７３２３号公報

河野正史、他４名、「１０Ｇｂｉｔ／ｓバーストモード受信ＩＣ技術」、ＮＴＴジャーナル、２０１１年１月、３１頁〜３５頁。

ＧＰＯＮと１０ＧＰＯＮのように、異なる２つの通信速度の上りバーストデータ信号の処理が可能なＯＬＴ機器を構築することを考える。ＧＰＯＮ対応の機器が安価に入手可能な現状を考慮すると、図１１で説明したように、既存のＧＰＯＮ対応のパッケージ５１０に、１０ＧＰＯＮ対応の第２のＣＤＲ回路５２１を備えたデータ受信装置５２０を追加する、もしくは逆に、１０ＧＰＯＮ対応のために新たに構成した機器に、既存のＧＰＯＮ対応ＣＤＲ回路を追加することが、コスト的に有利であると考えられる。

図１１のトランスインピーダンスアンプ５１２（もしくは、その後段に設けられるアンプ）は、ＧＰＯＮのバーストデータ信号と１０ＧＰＯＮのバーストデータ信号の両方に対して求められる性能を満たす必要がある。しかし、その実現は容易ではない。現実には、図１１の構成では、ＧＰＯＮのバーストデータ信号を前提として設計されたトランスインピーダンスアンプ５１２で１０ＧＰＯＮのバーストデータ信号を処理することは不可能である。従って、第１のＣＤＲ回路５１３を備えたアップグレード機能付き基本ＯＬＴパッケージ５１０は、１０ＧＰＯＮのバーストデータ信号の処理を前提として設計されたものである必要があり、ＧＰＯＮ対応の安価な機器をそのまま利用することはできない。

これに対して、図１２に示すように、図７で説明した受信装置２００Ａの光電変換部２１０、入力回路２２０ＡおよびＣＤＲ回路２３０により１０ＧＰＯＮ対応の受信装置を構成し、これに対して、入力回路２２０ＢおよびＣＤＲ回路２３０Ｂを有する安価なＧＰＯＮ対応の受信装置２００Ｂを追加する構成を実現できるかもしれない。

しかしながら、図７、図８で説明したように、入力回路２２０Ａでは、短時間で１０ＧＰＯＮのバーストデータ信号のプリアンブル部の受信を検出するために、バースト状態（ＢＭＥＮ＝“１”）になったときに、入力回路２２０Ａの時定数を３段階（ＴＣ１→ＴＣ２→ＴＣ３）に切り替える操作が行われる。ＧＰＯＮのバーストデータ信号を受信したときには、１０ＧＰＯＮのプリアンブル部が検出されることはない。このため、図７のバーストデータ信号受信回路２００Ａは、入力回路２２０Ａの時定数を、周期的にＴＣ１→ＴＣ２→ＴＣ３→ＴＣ１→・・・と切り替える動作を継続する。この切り替え動作のため、ＧＰＯＮのバーストデータ信号をＧＰＯＮのデータ信号受信装置の受信装置２００Ｂに転送することはできない。

ここで、図７のデータ送受信装置３００Ａの受信装置２００Ａを１０Ｇ-ＥＰＯＮ対応の受信装置とする。この場合、６４Ｂ／６６Ｂコード化された、バーストデータ信号のペイロード部の連続同一ビットＣＩＤ（Consecutive Identical Digits)は最大、６６ビットである。これを受信するために、時定数ＴＣ３は６．６ｎｓよりも十分大きな値に設定される。また、時定数ＴＣ２は、最大ＣＩＤが６ビットであるプリアンブル部を受信するため時間０．６ｎｓよりも十分大きな、例えば１６ｎｓに設定される。時定数ＴＣ１は、ＴＣ２，ＴＣ３よりも短い、例えば１ｎｓに設定される。

しかし、これら時定数ＴＣ１，ＴＣ２は、ＧＰＯＮのバーストデータ信号のペイロード部を受信するためには短すぎ、そのペイロード部の信号波形に崩れを生じさせる。このため、図１２において、１０ＧＰＯＮの受信装置２００Ａの入力回路２２０Ａに、前記した値の時定数ＴＣ１，ＴＣ２をそのまま利用したのでは、ＧＰＯＮのペイロード部の信号波形を維持した受信信号を受信することができない。従って、入力回路２２０Ａは、ＧＰＯＮのペイロード部のデータを含む受信データ信号を生成することができない。すなわち、受信装置２００Ａは、ＧＰＯＮのバーストデータ受信信号のペイロード部を通過させて、ＧＰＯＮ用の受信装置２００Ｂの入力回路２２０ＢおよびＣＤＲ回路２３０Ｂに入力することができない。

本発明の目的は、１０ＧＰＯＮ等の高速のバーストデータ信号に対応した受信装置の入力回路が、高速のバーストデータ信号の他に、ＧＰＯＮ等の低速のバーストデータ信号を通過させることができるようにして、図１２に記載したようなシステムを構築可能にすることである。

上記目的を達成するために、請求項１にかかる発明は、２つの異なる規格に沿ってそれぞれ生成された、プリアンブル部およびペイロード部を有する第１および第２のバーストデータ信号を受信する受信装置であって、前記第１および第２のバーストデータ信号を時分割で含む受信信号のＤＣレベルを所定の時定数で調整し、該ＤＣレベルを調整した受信信号から受信データ信号を生成する入力回路と、前記受信データ信号を前記第２のバーストデータ信号を処理する処理回路に出力する出力端子と、前記受信データ信号から再生データ信号を生成するデータ再生回路と、前記再生データ信号から、前記第１のバーストデータ信号のプリアンブル部の特定ビットパターンを検出するパターン検出回路と、前記再生データ信号のＤＣバランスを検出するＤＣバランス検出回路と、制御回路とを備え、該制御回路が、（０）前記入力回路が前記ＤＣレベルの調整に要する時間を短縮する処理を有効にして、（１）前記受信データ信号を前記データ再生回路に入力し、前記再生データ信号を生成する第１のステップを行い、（２−１）前記パターン検出回路が前記特定ビットパターンを検出せず、かつ、前記ＤＣバランス検出回路が、前記再生データ信号のＤＣバランスが前記受信装置が前記第２のバーストデータ信号を受信したときに予想される第１の範囲外であることを検出したときに、前記ＤＣレベルの調整に要する時間を短縮する処理を有効にしたまま前記第１のステップを再度行い、（２−２）前記パターン検出回路が前記特定ビットパターンを検出せず、かつ、前記ＤＣバランス検出回路が、前記再生データ信号のＤＣバランスが前記第１の範囲内であることを検出したときに、前記ＤＣレベルの調整に要する時間を短縮する処理を無効にしてから前記第１のステップを再度行う、制御を行い、前記入力回路が、（Ａ）前記ＤＣレベルの調整に要する時間を短縮する処理が無効にされたときには、前記第１のステップの期間の全体にわたって、前記所定の時定数を、最短でも、前記受信信号に含まれる前記第２のバーストデータ信号のプリアンブル部およびペイロード部の波形を維持できる第１の時定数に設定し、前記生成した受信データ信号を前記出力端子に出力し、（Ｂ）前記ＤＣレベルの調整に要する時間を短縮する処理が有効にされたときには、前記第１のステップの期間の少なくとも一部において、前記所定の時定数を、前記第１の時定数より短い、前記受信信号に含まれる前記第２のバーストデータ信号のペイロード部の波形を維持できない時定数に設定することを特徴とする。
請求項２にかかる発明は、請求項１にかかる発明において、前記入力回路が、（Ｂ）前記ＤＣレベルの調整に要する時間を短縮する処理が有効にされたときに、（Ｂ１）前記第１のステップの開始直後に、前記所定の時定数を、前記第１の時定数より短い第２の時定数に設定し、その後、前記第１の時定数よりは短いが前記第２の時定数よりも長い、前記受信信号に含まれる前記第１のバーストデータ信号および第２のバーストデータ信号のプリアンブル部の波形を維持できるが、前記受信信号に含まれる前記第２のバーストデータ信号のペイロード部の波形を維持できない第３の時定数に設定するか、（Ｂ２）前記第１のステップの開始直後に、前記所定の時定数を、前記第１の時定数より短い第２の時定数に設定し、その後、該第２の時定数よりも長い、前記受信信号に含まれる前記第１のバーストデータ信号および第２のバーストデータ信号のプリアンブル部およびペイロード部の波形を維持できる第４の時定数に設定するか、（Ｂ３）前記第１のステップの開始直後から、前記前記第１の時定数より短く、前記受信信号に含まれる前記第１のバーストデータ信号および第２のバーストデータ信号のプリアンブル部の波形を維持ができるが、前記受信信号に含まれる前記第２のバーストデータ信号のペイロード部の波形を維持できない第５の時定数に設定するか、のいずれかを行うことを特徴とする。
請求項３にかかる発明は、請求項１または２にかかる発明において、前記第１の時定数が、前記受信信号に含まれる前記第１のバーストデータ信号のプリアンブル部の波形を維持できる時定数であることを特徴とする。
請求項４にかかる発明は、請求項１ないし３のいずれかにかかる発明において、前記ＤＣレベルの調整に要する時間を短縮する処理を有効にした後に、最初に、前記パターン検出回路が前記特定ビットパターンを検出せず、かつ、前記ＤＣバランス検出回路が、前記再生データ信号のＤＣバランスが前記第１の範囲内であることを検出したときには、前記入力回路が前記ＤＣレベルの調整に要する時間を短縮する処理を有効にしたまま前記第１のステップを再度行い、次に、（３−１）前記パターン検出回路が前記特定ビットパターンを検出せず、かつ、前記ＤＣバランス検出回路が、前記再生データ信号のＤＣバランスが前記第１の範囲よりも狭い第２の範囲外であることを検出したときには、前記入力回路が前記ＤＣレベルの調整に要する時間を短縮する処理を有効にしたまま前記第１のステップを再度行い、（３−２）前記パターン検出回路が前記特定ビットパターンを検出せず、かつ、前記ＤＣバランス検出回路が、前記再生データ信号のＤＣバランスが前記第２の範囲内であることを検出したときには、前記入力回路が前記ＤＣレベルの調整に要する時間を短縮する処理を無効にしてから前記第１のステップを再度行うことを特徴とする。
請求項５にかかる発明は、請求項１ないし４のいずれかにかかる発明において、前記ＤＣバランス検出回路が、前記再生データ信号に含まれる”１”のビットの頻度と”０”のビットの頻度との差に基づいて前記ＤＣバランスを検出することを特徴とする。
請求項６にかかる発明は、請求項１ないし５のいずれかにかかる発明において、前記入力回路は、前記受信信号が受信される受信端子と増幅回路の入力端子との間を容量素子を介して接続した交流カップリング型入力回路であり、前記所定の時定数が、前記容量素子の容量値と、前記入力端子を所定の電圧に充電する抵抗素子の抵抗値とによって決まることを特徴とする。

本発明によれば、入力回路の時定数が、第１のバーストデータ信号のプリアンブル部のビットパターンの検出結果と再生データのＤＣバランス値の検出結果との組み合わせに応じて切り替えられる。これにより、第２のバーストデータ信号が入力したときは、入力回路が第２のバーストデータ信号のプリアンブル部およびペイロード部の信号波形を維持して出力端子から出力させることができる。よって、例えば、１０ＧＰＯＮのバーストデータ信号とＧＰＯＮのバーストデータ信号を受信する受信装置を図１２に示したように構成して、ＧＰＯＮのバーストデータ信号の受信装置に従来の安価な装置をそのまま使用することが可能となる。

本発明の実施例のデータ送受信装置のブロック図である。 図１のデータ送受信装置の光電変換部２１０と入力回路２２０の具体的な回路図である。 図２の入力回路２２０の動作のタイミングチャートである。 図１のデータ送受信装置のＤＣバランス検出回路２７０のブロック図とタイミングチャートである。 図１のデータ送受信装置の制御回路２６０の動作のフローチャートである。 図１のデータ送受信装置の動作のタイミングチャートである。 特許文献１のデータ送受信装置のブロック図である。 図７のデータ送受信装置の制御回路２６０Ａの動作のフローチャートである。 図７のデータ送受信装置の光電変換部２１０と入力回路２２０Ａの具体的な回路図である。 図９の入力回路２２０Ａの動作のタイミングチャートである。 特許文献２のＯＮＵ機器とＯＬＴ機器の構成図である。 １０ＧＰＯＮの受信装置の一部をＧＰＯＮの受信装置に兼用する構成を示す図である。

本発明では、図７で説明したデータ送受信装置を１０ＧＰＯＮのバーストデータ信号が受信できるよう設定したとき、さらに、１０ＧＰＯＮとＧＰＯＮの両方のバーストデータ信号を受信することを可能とする。このために、ＧＰＯＮのバーストデータ信号を受信したときにそのペイロード部の信号波形が崩れることがないように、１０ＧＰＯＮの入力回路の時定数を切替制御できるようにする。具体的には、１０ＧＰＯＮの入力回路が、バースト状態における時定数をＴＣ１とＴＣ２の２段に切り替える構成である場合には、ＧＰＯＮのバーストデータ信号を受信するときには、時定数ＴＣ１を設定しない。また、時定数ＴＣ２については、ＧＰＯＮのバーストデータ信号のプリアンブル部とペイロード部の波形のいずれもが崩れない新しい時定数ＴＣ２Ａ（ＴＣ２＜ＴＣ２Ａ＜ＴＣ３）に置き換える。

さらに、発見期間ウインドウ中のように、ＯＮＵ機器からのバーストデータ信号が受信されるタイミングが予測できない場合にも、１０ＧＰＯＮとＧＰＯＮの両方のバーストデータ信号を受信することを可能とするために、１０ＧＰＯＮのＣＤＲ回路の後段にＧＰＯＮのバーストデータ信号の受信を検出する機能を追加し、その検出結果を利用して入力回路の時定数を制御する。具体的には、顕著な回路規模の増大をまねくことなくＧＰＯＮのバーストデータ信号の受信を検出するため、１０ＧＰＯＮのＣＤＲ回路で再生された再生データ信号のＤＣバランスの検出結果に応じて時定数を制御する。

ＤＣバランスの検出は、アナログ回路を利用すること無く、デジタル的に行うことが好ましい。具体的には、パラレル変換後のデータ信号の“０”の個数と“１”の個数との比率に基づいてバランスを検出できる。“０”と“１”の繰り返しパターンを有するＧＰＯＮバーストデータ信号のプリアンブル部を受信しているときには、この比率は１：１になる。８Ｂ／１０Ｂでコード化されたＧＰＯＮバーストデータ信号のペイロード部を受信しているときも、適切な期間にわたる平均値を算出すれば、０と１との比率は１：１に近くなる。

具体的には、入力回路の時定数をアイドル状態→バースト状態→パターンマッチング状態と切り替えて、パターンマッチング結果に応じて、アイドル状態に戻るか、もしくは、再生状態に移行する制御を行う。このとき、パターンマッチング結果に応じた制御に、ＤＣバランス検出結果に応じた制御を追加する。

この制御を可能にするため、受信装置に、ＤＣバランス検出回路を追加し、その検出結果を、制御回路による制御に利用する。また、制御回路による入力回路のデカップリング容量ユニットの時定数制御を追加し、バースト状態（ＢＭＥＮ＝“１”）において、時定数ＴＣ１でプリチャージを行うか否か、時定数ＴＣ２をそのままとするか、より大きな時定数ＴＣ２Ａにするかの制御を、ＤＣバランスの検出結果に応じて行う。以下詳しく説明する。

図１に本発明の実施例のデータ送受信装置を示す。本実施例のデータ送受信装置は、１０ＧＰＯＮ対応であり、送信装置１００と受信装置２００を備える。送信装置１００は図７で説明したものと同じである。受信装置２００は、光電変換部２１０、入力回路２２０、ＣＤＲ回路２３０、デシリアライザ２４０、パターン検出回路２５０、制御回路２６０、およびＤＣバランス検出回路２７０を備える。光電変換部２１０、ＣＤＲ回路２３０、デシリアライザ２４０、パターン検出回路２５０は図７で説明したものと同じであるので詳しい説明は省略する。

入力回路２２０は、デカップリング容量ユニット２２１が、図２に示すように、デカップリング容量Ｃｄ、抵抗Ｒ１，Ｒ２，Ｒ２Ａ，Ｒ３、スイッチＳＷ１，ＳＷ２，ＳＷ２Ａ、およびバイアス電源Ｖｂから構成されている。そして、スイッチＳＷ１がＯＮしたときは容量Ｃｄと抵抗Ｒ１による時定数ＴＣ１（＝Ｃｄ・Ｒ１）に、スイッチＳＷ２がＯＮしたときは容量Ｃｄと抵抗Ｒ２による時定数ＴＣ２（＝Ｃｄ・Ｒ２）に、スイッチＳＷ２ＡがＯＮしたときは容量Ｃｄと抵抗Ｒ２Ａによる時定数ＴＣ２Ａ（＝Ｃｄ・Ｒ２Ａ）に、スイッチＳＷ１，ＳＷ２，ＳＷ２ＡがすべてＯＦＦのときは容量Ｃｄと抵抗Ｒ３による時定数ＴＣ３（＝Ｃｄ・Ｒ３）に、それぞれ設定される。各時定数は、ＴＣ１＜ＴＣ２＜ＴＣ２Ａ＜ＴＣ３の関係にある。２２３は、ＧＰＯＮ対応のデータ送受信装置にバーストデータ信号を出力するための出力端子である。

時定数ＴＣ１は、１０ＧＰＯＮのバーストデータ信号の受信開始時に、入力回路２２０が光電変換部２１０から受信する受信信号のＤＣレベルを高速に調整し、ＤＣオフセットを補償するために、最も小さい値、例えば、１ｎｓに設定されている。この時定数ＴＣ１では、１０ＧＰＯＮおよびＧＰＯＮのいずれのバーストデータ信号でも波形が崩れてしまう。時定数ＴＣ２は、残余のＤＣオフセットを補償するために、例えば、１６ｎｓに設定されている。これは、最大ＣＩＤが６ビットである、６４Ｂ／６６Ｂコード化された１０Ｇ−ＥＰＯＮのプリアンブル部の信号波形が崩れない時定数である。時定数ＴＣ３は、例えば、６００ｎｓに設定されている。最大ＣＩＤが６６ビットである１０Ｇ−ＥＰＯＮのバーストデータのペイロード部の信号波形が崩れない時定数である。

ところで、ＧＥ-ＰＯＮのバーストデータ信号のプリアンブル部は、１０１０・・・のパターンを有する。その最大ＣＩＤは１ビットであり、その期間は（１／１．２５Ｇｂｐｓ）×１ｂｉｔ＝０．８ｎｓである。その信号波形を崩さないためには、最低でもこの期間の１０倍の８ｎｓの時定数が必要になる。前記した時定数ＴＣ２（＝１６ｎｓ），ＴＣ３（＝６００ｎｓ）は８ｎｓ以上であり、ＧＥ−ＰＯＮのプリアンブル部を、入力回路２２０を通過させて、出力端子２２３からＧＰＯＮのデータ送受信装置に転送することに支障は生じない。

しかし、８Ｂ／１０Ｂコード化されたＧＥ−ＰＯＮのペイロード部の最大ＣＩＤは５ビットであり、その期間は（１／１．２５Ｇｂｐｓ）×５ｂｉｔ＝４ｎｓである。その信号波形を崩さないためには、この期間の３０倍の１２０ｎｓ程度以上の時定数に設定することが好ましい。ところが、前記した時定数ＴＣ２（＝１６ｎｓ）は１２０ｎｓ以下である。このため、ＧＥ−ＰＯＮのバーストデータ信号を、入力回路２２０を通過させて、出力端子２２３からＧＰＯＮのデータ送受信装置に転送するとき、ペイロード部の信号波形が崩れてしまう。

そこで本実施例では、ＧＰＯＮのバーストデータ信号を受信したとき、それを出力端子２２３からＧＰＯＮのデータ送受信装置に支障なく転送できるようにするために、定数ＴＣ２に代えて時定数ＴＣ２Ａを新たに設定できるようにしている。この時定数ＴＣ２Ａは前記したように、１２０ｎｓに設定している。

以上のことから、本実施例の入力回路２２０の時定数は、１０ＧＰＯＮのバーストデータ信号を受信する際には、図３（ａ）に示すように、制御回路２６０から出力するＰＣＨＥＮ信号をＰＣＨＥＮ＝“１”（有効）にセットして、時定数ＴＣ１，ＴＣ２，ＴＣ３が使用されるようにする。また、ＧＰＯＮのバーストデータ信号を通過させる際には、図３（ｂ）に示すように、ＰＣＨＥＮ＝“０”（無効）にセットして、時定数ＴＣ２Ａ，ＴＣ３が使用されるようにする。

ＤＣバランス検出回路２７０は、図４（ａ）に示すように、デシリアライザ２４０から出力する複数ビットのパラレルデータの内の“１”のデータを加算器２７１で加算し、さらに、１個のパラレルデータの“１”の加算値をｎ個のパラレルデータ分だけ累算器２７２で累算する。その累算値を比較器２７３の第１閾値（中央値±Ａ）、第２閾値（中央値±Ｂ）と比較して、その比較結果を出力する。Ｂ＜Ａである。その比較結果は、中央値±Ａの範囲外、中央値±Ａの範囲内で且つ中央値±Ｂの範囲外、中央値±Ｂの範囲内の３種に分かれる。パラレルデータの“０”と“１”の数が１：１のときは、中央値±Ｂの範囲内を示す比較結果が得られる。これらの比較結果はＤＣバランスを示す値としてレジスタ２７４に格納される。なお、累算器２７３とレジスタ２７４は、タイマ２７５によってｎサイクル毎にアップデート（更新）される。図４（ｂ）に動作タイミングを示した。ＤＣバランスの値としてＣ０，Ｃｎ等が得られている。受信装置２００ＡのＣＤＲ回路２３０は、１０ＧＰＯＮのバーストデータ信号からクロック信号およびデータ信号を再生するように設計されたものである。従って、ＧＰＯＮのバーストデータ信号が受信されたときには、正確にクロック信号およびデータ信号を再生することができない可能性もある。この場合でも、ＤＣバランス検出回路２７０によるＤＣバランスの検出は可能である。すなわち、適切な期間にわたる平均値を算出すれば、ＧＰＯＮバーストデータ受信時には、１：１に近いＤＣバランス値を得ることができる。

制御回路２６０は、図５に示すように、発見処理が開始されると、まず、ＰＣＨＥＮ信号が“１”（有効）になる（Ｓ１）。そして、所定時間だけアイドル状態（ＳＥＴＩＤＬＥ＝“１”）となる（Ｓ２）。その期間中は基準データ信号がＣＤＲ回路２３０に入力してＰＬＬループが基準データ信号に同期する。その後、バースト状態（ＢＭＥＮ＝“１”）になる（Ｓ３）。このバースト状態では、前記のようにＰＣＨＥＮ＝“１”であるので、入力回路２２０では、まず時定数がＴＣ１にセットされて受信信号のＤＣレベルの調整が高速化される。続けて時定数がＴＣ２にセットされて残余のＤＣオフセットが補償され、最後にパターンマッチング状態（ＳＥＴＩＤＬＥ＝“０”、ＢＭＥＮ＝“０”）となって時定数がＴＣ３にセットされる（図３（ａ））。これにより、ＤＣレベルが十分に調整された受信信号にもとづいて入力回路２２０が生成した受信データ信号がＣＤＲ回路２３０に入力する。ＣＤＲ回路２３０で再生されたシリアルデータは、デシリアライザ２４０でパラレルデータに変換され、パターン検出回路２５０とＤＣバランス検出回路２７０に入力する。パターン検出回路２５０では、１０ＧＰＯＮのバーストデータ信号のプリアンブル部の検出がパターンマッチングで試みられる（Ｓ４）。これにより１０ＧＰＯＮのプリアンブル部が検出されたとき（Ｓ４−ＹＥＳ）は、１０ＧＰＯＮのペイロード部のデータ再生が行われる（Ｓ５）。１０ＧＰＯＮのバーストデータ信号の受信終了後に発見ウインドウを終了する。図８に示されたように、１つのＯＮＵ機器からのバーストデータの受信を完了した後も、発見ウインドウが終了していない場合には、ステップＳ１に戻って次のバーストデータの受信を待つことも可能である。

１０ＧＰＯＮのプリアンブル部が検出されないとき（Ｓ４−ＮＯ）はステップＳ７に移る。ここでは、ＤＣバランス検出回路２７０によるＤＣバランスが検出結果がチェックされる。検出されたＤＣバランス値が中央値±Ａの範囲外のとき（Ｓ７−ＮＯ）は、再度、ステップＳ１に戻る。ＤＣバランス値が中央値±Ａの範囲内にあるとき（Ｓ７−ＹＥＳ）は、ステップＳ８，Ｓ９，Ｓ１０によりステップＳ２，Ｓ３，Ｓ４と同じ処理（アイドル状態→バースト状態→パターンマッチング状態）が行われる。ステップＳ１０で１０ＧＰＯＮのプリアンブル部が検出されれば（Ｓ１０−ＹＥＳ）、前記したステップＳ５に移る。

１０ＧＰＯＮのプリアンブル部が検出されないとき（Ｓ１０−ＹＥＳ）は、再度、ＤＣバランス値が中央値±Ｂの範囲内にあるか否かが確認される（Ｓ１１）。範囲外のときは、再度ステップＳ１に戻る（Ｓ１１−ＮＯ）。

一方、ＤＣバランス値が中央値±Ｂの範囲内にあるとき（Ｓ１１−ＹＥＳ）は、ＰＣＨＥＮ＝“０”（無効）にされる（Ｓ１２）。その後、ステップＳ８，Ｓ９に戻り、前記したように、アイドル状態→バースト状態が行われる。しかし、今回のステップＳ９、つまりバースト状態（ＢＭＥＮ＝“１”）では、ＰＣＨＥＮ＝“０”になっているので、図３（ｂ）に示したように、時定数ＴＣ１はセットされず、ＴＣ２Ａ→ＴＣ３の順序で時定数が切り替わる。ＴＣ２Ａは、ＧＰＯＮのバーストデータ信号が入力したときに、その信号波形が崩れることなく、出力端子２２３からＧＰＯＮ用のデータ送受信装置に転送できる時定数である。

この後、次のステップＳ１０で１０ＧＰＯＮのバーストデータ信号のプリアンブル部が検出されず、ステップＳ１１でＤＣバランス値が中央値±Ｂの範囲内にあることが判定されれている間は、ＰＣＨＥＮ＝“０”が続き、入力回路２２０は図３（ｂ）で示した時定数に設定された状態が継続する。この間、出力端子２２３から出力されたＧＰＯＮのバーストデータ信号が、ＧＰＯＮ用受信装置によって受信される。その後、ＧＰＯＮのバーストデータ信号が終了すると、ＤＣバランス値が中央値±Ｂの範囲から外れ（Ｓ１１−ＮＯ）、ステップＳ１に戻る。１０ＧＰＯＮのバーストデータ信号のプリアンブル部が検出されたとき（Ｓ１０−ＹＥＳ）は、ステップＳ５に移り、１０ＧＰＯＮのバーストデータ再生を行う。

図６に以上説明した動作のタイムチャートを示した。ＤＣバランス値はステップＳ１１の判定結果を示している。“１”が図５のＳ１１−ＹＥＳ、“０”がＳ１１−ＮＯのときである。ＰＣＨＥＮ＝“１”になって、１０ＧＰＯＮのバーストデータ信号が入力したときは、アイドル状態（ＳＥＴＩＤＬＥ＝“１”）→バースト状態（ＢＭＥＮ＝“１”）→パターンマッチング状態（ＳＥＴＩＤＬＥ＝“０”、ＢＭＥＮ＝“０”）が繰り返される。そして、パターンマッチング状態で１０ＧＰＯＮのバーストデータ信号のプリアンブル部が検出（ＳＤ＝“１”）されると、ペイロード部のデータの再生が行われている。

ＧＰＯＮのバーストデータ信号が入力したときは、アイドル状態→バースト状態→パターンマッチング状態の繰り返しにおいて、１０ＧＰＯＮのバーストデータ信号のプリアンブル部は検出されない。しかし、ＤＣバランス値が“１”を示したときに、ＰＣＨＥＮ＝“０”になる。これ以降は、バースト状態（ＢＭＥＮ＝“１”）のときに、入力回路２２０が時定数が一時的にＴＣ２Ａに設定され、それ以外はＴＣ３に設定される。このため、入力しているＧＰＯＮのバーストデータ信号は出力端子２２３からそのまま出力され、ＧＰＯＮ用の受信装置２００Ｂで処理される。なお、前述のように、バーストデータ信号を含む受信信号の入力回路２２０Ａへの入力が開始されたときには、入力バッファ２２２の入力端子のＤＣレベルが大きく変化する。このため、最短の時定数ＴＣ１に設定し、続いてＴＣ２に設定して、受信信号のＤＣレベルを短時間で調整することが望ましい。バーストデータ信号がＧＰＯＮの信号であった場合でも同様である。しかし、ＤＣバランス値が“１”になった時には、既に、受信信号のＤＣレベルの調整は完了している。従って、その後、ＧＰＯＮのバーストデータ信号の入力が継続される間は、時定数をＴＣ１もしくはＴＣ２に設定する必要は無い。

前記実施例では、入力回路２２０の時定数を、ＰＣＨＥＮ＝“１”になったとき、バースト状態（ＢＭＥＮ＝“１”）において、ＴＣ２Ａ（請求項の第１の時定数）より短いＴＣ１（請求項の第２の時定数）に設定し、その後、ＴＣ２Ａよりは短いがＴＣ１よりは長いＴＣ２（請求項の第３の時定数）に設定するようにした。この時定数ＴＣ２は、第１および第２のバーストデータ信号である１０ＧＰＯＮおよびＧＰＯＮのバーストデータ信号のプリアンブル部の信号波形を維持できるが、ＧＰＯＮバーストデータ信号のペイロード部の信号波形を維持できない値であった。

例えば、時定数ＴＣ２は、１０ＧＰＯＮおよびＧＰＯＮのバーストデータ信号のプリアンブル部およびペイロード部の信号波形を維持できる時定数（請求項の第４の時定数）であってもよい。この場合には、ＰＣＨＥＮ＝”０”になったときにも、ＴＣ２をより長い時定数に置き換える必要は無い。すなわち、請求項の第４の時定数は、第１の時定数と同一であってもよい。また、ＢＭＥＮ＝“１”になった直後から、時定数ＴＣ２を設定（時定数ＴＣ１は設定せず）し、その時定数ＴＣ２を、１０ＧＰＯＮおよびＧＰＯＮのバーストデータ信号のプリアンブル部の信号波形を維持できるが、第２のバーストデータ信号のペイロード部の信号波形を維持できない時定数（請求項の第５の時定数）にしてもよい。この場合には、ＰＣＨＥＮ＝“０”になったときに、ＴＣ２をＴＣ２Ａに置き換える必要がある。しかし、ＰＣＨＥＮの状態に応じてＴＣ１への設定を許可／禁止する制御は不要である。

また、ＰＣＨＥＮ＝“０”になったときに設定される時定数ＴＣ２Ａは、１０ＧＰＯＮのバーストデータ信号のプリアンブル部の信号波形を維持できる値であってもよい。これにより、パターンマッチング状態における１０ＧＰＯＮのバーストデータ信号のプリアンブル部の検出（Ｓ１０−ＹＥＳ）が、ＰＣＨＥＮ＝“０”にした後でも、可能となる。

１００：送信装置、１１０：送信モジュール、１１１：シリアライザ、１１２：基準信号生成回路、１２０：送信バッファ
２００，２００Ａ，２００Ｂ：受信装置、２１０：光電変換部、２１１：光電変換ブロック、２１２：出力バッファ、２２０，２２０Ａ、２２０Ｂ：入力回路、２２１，２２４：デカップリング容量ユニット、２２２：入力バッファ、２２３：出力端子、２３０，２３０Ｂ：ＣＤＲ回路、２４０：デシリアライザ、２５０：パターン検出回路、２６０，２６０Ａ：制御回路、２６１，２６２：自動発見ステートマシン、２７０：ＤＣバランス検出回路
４１０−１，４１０−２：ＯＮＵ機器、５００：ＯＬＴ機器、５１０：アップグレード機能付き基本ＯＬＴパッケージ、５１１：光電変換部、５１２：トランスインピーダンスアンプ、５１３：ＣＤＲ回路、５２０：受信装置、５２１：ＣＤＲ回路

Claims (6)

1. ２つの異なる規格に沿ってそれぞれ生成された、プリアンブル部およびペイロード部を有する第１および第２のバーストデータ信号を受信する受信装置であって、
   前記第１および第２のバーストデータ信号を時分割で含む受信信号のＤＣレベルを所定の時定数で調整し、該ＤＣレベルを調整した受信信号から受信データ信号を生成する入力回路と、
   前記受信データ信号を前記第２のバーストデータ信号を処理する処理回路に出力する出力端子と、
   前記受信データ信号から再生データ信号を生成するデータ再生回路と、 前記再生データ信号から、前記第１のバーストデータ信号のプリアンブル部の特定ビットパターンを検出するパターン検出回路と、 前記再生データ信号のＤＣバランスを検出するＤＣバランス検出回路と、
   制御回路とを備え、該制御回路が、
   （０）前記入力回路が前記ＤＣレベルの調整に要する時間を短縮する処理を有効にして、
   （１）前記受信データ信号を前記データ再生回路に入力し、前記再生データ信号を生成する第１のステップを行い、
   （２−１）前記パターン検出回路が前記特定ビットパターンを検出せず、かつ、前記ＤＣバランス検出回路が、前記再生データ信号のＤＣバランスが前記受信装置が前記第２のバーストデータ信号を受信したときに予想される第１の範囲外であることを検出したときに、前記ＤＣレベルの調整に要する時間を短縮する処理を有効にしたまま前記第１のステップを再度行い、
   （２−２）前記パターン検出回路が前記特定ビットパターンを検出せず、かつ、前記ＤＣバランス検出回路が、前記再生データ信号のＤＣバランスが前記第１の範囲内であることを検出したときに、前記ＤＣレベルの調整に要する時間を短縮する処理を無効にしてから前記第１のステップを再度行う、
   制御を行い、
   前記入力回路が、
   （Ａ）前記ＤＣレベルの調整に要する時間を短縮する処理が無効にされたときには、前記第１のステップの期間の全体にわたって、前記所定の時定数を、最短でも、前記受信信号に含まれる前記第２のバーストデータ信号のプリアンブル部およびペイロード部の波形を維持できる第１の時定数に設定し、前記生成した受信データ信号を前記出力端子に出力し、
   （Ｂ）前記ＤＣレベルの調整に要する時間を短縮する処理が有効にされたときには、前記第１のステップの期間の少なくとも一部において、前記所定の時定数を、前記第１の時定数より短い、前記受信信号に含まれる前記第２のバーストデータ信号のペイロード部の波形を維持できない時定数に設定する
   ことを特徴とする受信装置。
2. 前記入力回路が、（Ｂ）前記ＤＣレベルの調整に要する時間を短縮する処理が有効にされたときに、 （Ｂ１）前記第１のステップの開始直後に、前記所定の時定数を、前記第１の時定数より短い第２の時定数に設定し、その後、前記第１の時定数よりは短いが前記第２の時定数よりも長い、前記受信信号に含まれる前記第１のバーストデータ信号および第２のバーストデータ信号のプリアンブル部の波形を維持できるが、前記受信信号に含まれる前記第２のバーストデータ信号のペイロード部の波形を維持できない第３の時定数に設定するか、
   （Ｂ２）前記第１のステップの開始直後に、前記所定の時定数を、前記第１の時定数より短い第２の時定数に設定し、その後、該第２の時定数よりも長い、前記受信信号に含まれる前記第１のバーストデータ信号および第２のバーストデータ信号のプリアンブル部およびペイロード部の波形を維持できる第４の時定数に設定するか、
   （Ｂ３）前記第１のステップの開始直後から、前記前記第１の時定数より短く、前記受信信号に含まれる前記第１のバーストデータ信号および第２のバーストデータ信号のプリアンブル部の波形を維持ができるが、前記受信信号に含まれる前記第２のバーストデータ信号のペイロード部の波形を維持できない第５の時定数に設定するか、
   のいずれかを行うことを特徴とする請求項１記載の受信装置。
3. 前記第１の時定数が、前記受信信号に含まれる前記第１のバーストデータ信号のプリアンブル部の波形を維持できる時定数であることを特徴とする請求項１または２記載の受信回路。
4. 前記ＤＣレベルの調整に要する時間を短縮する処理を有効にした後に、最初に、前記パターン検出回路が前記特定ビットパターンを検出せず、かつ、前記ＤＣバランス検出回路が、前記再生データ信号のＤＣバランスが前記第１の範囲内であることを検出したときには、前記入力回路が前記ＤＣレベルの調整に要する時間を短縮する処理を有効にしたまま前記第１のステップを再度行い、次に、
   （３−１）前記パターン検出回路が前記特定ビットパターンを検出せず、かつ、前記ＤＣバランス検出回路が、前記再生データ信号のＤＣバランスが前記第１の範囲よりも狭い第２の範囲外であることを検出したときには、前記入力回路が前記ＤＣレベルの調整に要する時間を短縮する処理を有効にしたまま前記第１のステップを再度行い、
   （３−２）前記パターン検出回路が前記特定ビットパターンを検出せず、かつ、前記ＤＣバランス検出回路が、前記再生データ信号のＤＣバランスが前記第２の範囲内であることを検出したときには、前記入力回路が前記ＤＣレベルの調整に要する時間を短縮する処理を無効にしてから前記第１のステップを再度行うことを特徴とする請求項１ないし３のいずれかに記載の受信装置。
5. 前記ＤＣバランス検出回路が、前記再生データ信号に含まれる”１”のビットの頻度と”０”のビットの頻度との差に基づいて前記ＤＣバランスを検出することを特徴とする請求項１ないし４のいずれかに記載の受信装置。
6. 前記入力回路は、前記受信信号が受信される受信端子と増幅回路の入力端子との間を容量素子を介して接続した交流カップリング型入力回路であり、前記所定の時定数が、前記容量素子の容量値と、前記入力端子を所定の電圧に充電する抵抗素子の抵抗値とによって決まることを特徴とする請求項１ないし５のいずれかに記載の受信装置。

Images