JP2012004701A - Ponシステムの局側装置、クロックデータ再生回路及びクロック再生方法 - Google Patents
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Abstract
【課題】 想定外の伝送レートの入力信号が入力されても、次の入力信号に対するクロックとデータの再生を適切かつ高速に行えるようにする。
【解決手段】 本発明は、位相ロックループと周波数ロックループのうちのいずれか一方に切り替え可能なデュアルループ方式のクロックデータ再生回路50に関する。この再生回路50は、各ループのうちのいずれか一方を選択的に動作させるセレクタ53と、各ループにおいてそれぞれ制御電圧を発生させ、周波数ロックループの動作中に制御電圧をいったん入力信号の到来前の中立状態に戻す電圧発生回路54と、を備える。
【選択図】 図4
【解決手段】 本発明は、位相ロックループと周波数ロックループのうちのいずれか一方に切り替え可能なデュアルループ方式のクロックデータ再生回路50に関する。この再生回路50は、各ループのうちのいずれか一方を選択的に動作させるセレクタ53と、各ループにおいてそれぞれ制御電圧を発生させ、周波数ロックループの動作中に制御電圧をいったん入力信号の到来前の中立状態に戻す電圧発生回路54と、を備える。
【選択図】 図4
Description
本発明は、複数の宅側装置と光ファイバ網で結ばれるPON(Passive Optical Network)システムの局側装置と、これに好適に用いられるクロックデータ再生回路及びクロック再生方法に関する。
PONシステムは、P2MP(Point to Multi Point)の接続形態における光分岐を無電力で行う光通信システムのことをいい、集約局としての局側装置と、複数の加入者宅に設置された宅側装置とを、一本の光ファイバから光カプラを介して複数の光ファイバに分岐する光ファイバ網によって接続したものである(例えば、特許文献1及び2参照)。
このPONシステムにおいては、半導体レーザ等の光源を直接或いは外部変調したNRZ(Non-Return to Zero)光信号を伝送し、情報を送受信する。
このPONシステムにおいては、半導体レーザ等の光源を直接或いは外部変調したNRZ(Non-Return to Zero)光信号を伝送し、情報を送受信する。
局側装置が送信する下り光信号は各宅側装置に放送形式で伝送され、各宅側装置は自分宛の信号のみを受信する。逆に、宅側装置からの上り光信号は、衝突を防止すべく局側装置によって時分割多重方式で管理されており、局側装置は各宅側装置からの上り光信号をバースト的に受信する。
この場合、伝送距離、光ファイバの曲げ半径及び外部温度等の外乱により、各宅側装置からの上り光信号の強度が大きく異なるので、局側装置は強度が相違する上り光信号を正確に受信する必要がある。
この場合、伝送距離、光ファイバの曲げ半径及び外部温度等の外乱により、各宅側装置からの上り光信号の強度が大きく異なるので、局側装置は強度が相違する上り光信号を正確に受信する必要がある。
そこで、局側装置のPON側受信部は、トランスインピーダンスアンプ(TIA:Transimpedance Amplifier)やリミティングアンプ(LIA:Limiting Amplifier)等よりなる増幅器を備え、この増幅器で信号強度を均一化する。
また、局側装置のPON側受信部では、増幅器の次段にクロックデータ再生(Clock and Data Recovery :以下、「CDR」と略記することがある。)回路を備えており、このCDR回路において、送信側の伝送レートと同期したクロックを再生し、この再生クロックを用いて受信データを再生する。
また、局側装置のPON側受信部では、増幅器の次段にクロックデータ再生(Clock and Data Recovery :以下、「CDR」と略記することがある。)回路を備えており、このCDR回路において、送信側の伝送レートと同期したクロックを再生し、この再生クロックを用いて受信データを再生する。
一方、上り光信号をバースト的に受信する局側装置では、電圧制御型発振器(Voltage Controlled Oscillator:以下、「VCO」と略記することがある。)の発信周波数が仕様範囲から大きく逸脱するのを防止すべく、デュアルループ方式のCDR回路を採用している(例えば、特許文献3参照)。
上記デュアルループ方式のCDR回路は、再生クロックと入力信号との位相差に対応する制御電圧をVCOに入力する位相ロックループと、再生クロックを分周した分周クロックと参照クロックとの周波数差に対応する制御電圧をVCOに入力する周波数ロックループと、そのうちの一方を選択的に動作させるセレクタとを備える。
上記デュアルループ方式のCDR回路は、再生クロックと入力信号との位相差に対応する制御電圧をVCOに入力する位相ロックループと、再生クロックを分周した分周クロックと参照クロックとの周波数差に対応する制御電圧をVCOに入力する周波数ロックループと、そのうちの一方を選択的に動作させるセレクタとを備える。
そして、入力信号がある有信号期間では、セレクタで位相ロックループを選択して、VCOを入力信号に対して位相同期させるとともに、入力信号がない無信号期間では、セレクタで周波数ロックループを選択して、VCOの発信周波数を参照クロックと同期させることにより、データ受信中以外の時間帯において、VCOの発信周波数が仕様範囲から逸脱するのを防止するようになっている。
上記デュアルループ方式のCDR回路において、例えばある宅側装置の上りバースト信号の伝送レートが、宅側装置の故障等によって規格から大きくずれていると、位相ロックループの動作中に、VCOが誤った伝送レートの入力信号に同期して発振周波数がずれることになる。
従って、この場合、次の上りバースト信号に対応する入力信号がCDR回路に到来するまでの間に、周波数ロックループでの周波数調整によってVCOの発信周波数を仕様範囲内に復帰させる必要がある。
従って、この場合、次の上りバースト信号に対応する入力信号がCDR回路に到来するまでの間に、周波数ロックループでの周波数調整によってVCOの発信周波数を仕様範囲内に復帰させる必要がある。
しかし、周波数ロックループでは、通常、VCOの再生クロックを分周した狭い動作帯域の分周クロックを用いて周波数の比較を行うため、VCOの発振周波数を復帰させるのに比較的長い時間を要する場合がある。
すなわち、VCOの発振周波数の誤差を所定値以下に収めるためのセトリング時間は、分周比に比例するが、例えば10G−EPONでは分周比が比較的大きいので(例えば、M=64〜66程度)、VCOの発振周波数を仕様範囲(10.3125GHz±200ppm)内に収めるには、数μ秒程度のセトリング時間が必要となる。
すなわち、VCOの発振周波数の誤差を所定値以下に収めるためのセトリング時間は、分周比に比例するが、例えば10G−EPONでは分周比が比較的大きいので(例えば、M=64〜66程度)、VCOの発振周波数を仕様範囲(10.3125GHz±200ppm)内に収めるには、数μ秒程度のセトリング時間が必要となる。
このため、従来のデュアルループ方式のCDR回路を用いた局側装置では、上り方向の光バースト信号の送信スケジュールを余り稠密に割り当てると、規格外の入力信号によってVCOの発振周波数がずれた場合に、次の入力信号が到達するまでの間に、CDR回路におけるVCOの発振周波数の復帰が間に合わず、次の入力信号の受信に失敗する恐れがあった。
なお、かかる不都合を解消するには、比較的長いセトリング時間を確保できるように上り方向の送信スケジュールを割り当てればよいが、これでは、上り方向の通信帯域を有効活用できないという問題がある。
なお、かかる不都合を解消するには、比較的長いセトリング時間を確保できるように上り方向の送信スケジュールを割り当てればよいが、これでは、上り方向の通信帯域を有効活用できないという問題がある。
本発明は、以上の問題点に鑑み、想定外の伝送レートの入力信号が入力されても、次の入力信号に対するクロックとデータの再生を適切かつ高速に行えるクロックデータ再生回路等を提供することを目的とする。
(1) 本発明のCDR回路は、バースト的に到来する入力信号からクロックとデータの再生を行うクロックデータ再生回路であって、電圧制御型の発振器が再生した再生クロックと前記入力信号との位相差に対応する制御電圧を、前記発振器に入力する位相ロックループと、前記再生クロックを分周した分周クロックと参照クロックとの周波数差に対応する制御電圧を、前記発振器に入力する周波数ロックループと、前記各ループが選択対象として含まれているセレクタと、前記各ループにおいてそれぞれ前記制御電圧を発生させ、前記周波数ロックループの動作中に前記制御電圧をいったん前記入力信号の到来前の中立状態に戻す電圧発生回路と、を備えていることを特徴とする。
本発明のCDR回路によれば、上記電圧発生回路が、各ループにおいてそれぞれVCOに対する制御電圧を発生させるとともに、周波数ロックループの動作中においてその制御電圧をいったん入力信号の到来前の中立状態に戻すので、想定外の伝送レートの入力信号が入力された場合でも、次の入力信号に対するクロックとデータの再生を適切かつ高速に行うことができる。
(2) 本発明のCDR回路において、制御電圧を中立状態に戻す動作の開始時期は、周波数ロックループの動作中であれば特に問題はないが、前記電圧発生回路は、前記入力信号の終了と同時に前記制御電圧を前記中立状態に戻す動作を開始することが好ましい。
この場合、上記開始時期が入力信号の終了と同時であるから、この開始時期を入力信号の終了よりも遅らせる場合に比べて、VCOの制御電圧をより早く中立状態に戻すことができ、次の入力信号を取り込む時期を最大限に短縮できる。従って、本発明のCDR回路を例えばPONシステムの局側装置に採用した場合には、上り方向の通信帯域を有効に活用することができる。
この場合、上記開始時期が入力信号の終了と同時であるから、この開始時期を入力信号の終了よりも遅らせる場合に比べて、VCOの制御電圧をより早く中立状態に戻すことができ、次の入力信号を取り込む時期を最大限に短縮できる。従って、本発明のCDR回路を例えばPONシステムの局側装置に採用した場合には、上り方向の通信帯域を有効に活用することができる。
(3) 本発明のCDR回路において、前記電圧発生回路は、具体的には、相補的に動作する一対のチャージポンプ及びループフィルタと、一対の前記ループフィルタの出力側を短絡させて前記制御電圧を中間値に相殺する短絡スイッチとから構成できる。
この場合、上記短絡スイッチが一対のループフィルタの出力側を短絡させて制御電圧を中間値に相殺するので、位相ロックループの動作中に想定外の伝送レートの入力信号が入力されることで、VCOの発振周波数が大きくずれても、制御電圧をその入力信号の到来前の中間値(中立状態)に瞬時に戻すことができる。
この場合、上記短絡スイッチが一対のループフィルタの出力側を短絡させて制御電圧を中間値に相殺するので、位相ロックループの動作中に想定外の伝送レートの入力信号が入力されることで、VCOの発振周波数が大きくずれても、制御電圧をその入力信号の到来前の中間値(中立状態)に瞬時に戻すことができる。
また、上記構成の電圧発生回路によれば、相補的に動作する一対のチャージポンプ及びループフィルタのうち、正式な制御電圧を生成する主経路を常にVCOに接続した回路構成を採用することができる。このため、主経路の出力側がVCOの入力側に対してオン・オフを繰り返すことによって、VCOの制御電圧が不安定化するのを防止できるという利点もある。
(4) 本発明のCDR回路において、前記電圧発生回路は、一対の前記チャージポンプが生成するチャージポンプ電流の絶対値に差がある場合にその差を校正する電流校正部を、更に有することが好ましい。
この場合、上記電流校正部が、一対のチャージポンプが生成するチャージポンプ電流の絶対値に差がある場合にその差を校正するので、製品品質のバラツキや温度環境等によってチャージポンプ電流の絶対値に差があっても、一対のループフィルタの出力側の短絡による制御電圧の相殺を正確に行うことができる。
この場合、上記電流校正部が、一対のチャージポンプが生成するチャージポンプ電流の絶対値に差がある場合にその差を校正するので、製品品質のバラツキや温度環境等によってチャージポンプ電流の絶対値に差があっても、一対のループフィルタの出力側の短絡による制御電圧の相殺を正確に行うことができる。
(5) 本発明のCDR回路において、前記発振器でのオフセット周波数が所定範囲に収まるまでに要するセトリング時間が350ナノ秒以下となるように、前記再生回路の回路定数を設定することが好ましい。
この場合、本発明のCDR回路を10G−EPONの規格に準拠した局側装置のPON受信部に実装することができる。
この場合、本発明のCDR回路を10G−EPONの規格に準拠した局側装置のPON受信部に実装することができる。
(6) 本発明の局側装置は、複数の宅側装置が送信する上り方向の光バースト信号を時分割多重方式で受信するPONシステムの局側装置であって、前記光バースト信号を電気信号に変換する光電変換素子と、変換後の前記電気信号がバースト的に入力される、位相ロックループ及び周波数ロックループを択一的に選択可能な動作ループとして含むクロックデータ再生回路と、前記再生回路が前記周波数ロックループで動作している間に、当該再生回路に設けられた電圧制御型の発振器に対する制御電圧をいったん今回の入力信号の到来前の中立状態に戻すための通知を行う受信スケジューラと、を備えていることを特徴とする。
本発明の局側装置によれば、上記受信スケジューラが、再生回路が周波数ロックループで動作している間に、当該再生回路に設けられた電圧制御型の発振器に対する制御電圧をいったん今回の入力信号の到来前の中立状態に戻すための通知を行うので、想定外の伝送レートの光バースト信号がある宅側装置から送信された場合でも、次の光バースト信号に対するクロックとデータの再生を適切かつ高速に行うことができる。
(7) 本発明のクロック再生方法は、位相ロックループ及び周波数ロックループを択一的に選択可能な動作ループとして含むクロックデータ再生回路が行うクロック再生方法であって、バースト的に到来する入力信号の到来を契機として前記位相ロックループを動作させる第1のステップと、今回の前記入力信号の終了時から次の前記入力信号の到来までの間に前記周波数ロックループを動作させる際に、電圧制御型の発振器に対する制御電圧をいったん今回の前記入力信号の到来前の中立状態に戻す第2のステップと、を含むことを特徴とする。
本発明のクロック再生方法によれば、上記第2のステップにおいて、今回の入力信号の終了時から次の入力信号の到来までの間に周波数ロックループを動作させる際に、電圧制御型の発振器に対する制御電圧をいったん今回の入力信号の到来前の中立状態に戻すようにしたので、想定外の伝送レートの入力信号が入力された場合でも、次の入力信号に対するクロックとデータの再生を適切かつ高速に行うことができる。
以上の通り、本発明によれば、想定外の伝送レートの入力信号が入力されても、次の入力信号に対するクロックとデータの再生を適切かつ高速に行うことができる。
以下、図面に基づいて、本発明の実施形態を説明する。
〔PONシステムの全体構成〕
図1は、本発明の実施形態に係るPONシステムの概略構成図である。
図1において、局側装置1は、複数の宅側装置2〜4に対する集約局として電話局等に設置される。宅側装置2〜4はそれぞれ、PONシステムの加入者宅に設置される。
〔PONシステムの全体構成〕
図1は、本発明の実施形態に係るPONシステムの概略構成図である。
図1において、局側装置1は、複数の宅側装置2〜4に対する集約局として電話局等に設置される。宅側装置2〜4はそれぞれ、PONシステムの加入者宅に設置される。
局側装置1に接続された伝送路である一本の光ファイバ5(幹線)は、受動光分岐ノードとして機能する光カプラ6を介して複数の光ファイバ(支線)7〜9に分岐している。このように分岐して構成された光ファイバ網の各分岐した光ファイバ7〜9の終端に、それぞれ宅側装置2〜4が接続されている。
更に、局側装置1は上位ネットワーク11と接続され、宅側装置2〜4はそれぞれのユーザネットワーク12〜14と接続されている。
更に、局側装置1は上位ネットワーク11と接続され、宅側装置2〜4はそれぞれのユーザネットワーク12〜14と接続されている。
なお、図1では3個の宅側装置2〜4を示しているが、一つの光カプラ6から例えば32分岐して32個の宅側装置を接続することが可能である。また、図1では、光カプラ6を1個だけ使用しているが、光カプラ6を縦列に複数段設けることにより、さらに多くの宅側装置2〜4を局側装置1と接続することもできる。
図1において、各宅側装置2〜4から局側装置1への上り方向には波長λ1でデータが送信され、局側装置1から宅側装置2〜4への下り方向には波長λ2でデータが送信される。本実施形態では、例えば10G−EPONの標準規格(IEEE 802.3av)に則ったPONシステムを想定しており、この場合、上り方向及び下り方向の波長λ1及びλ2は、以下の範囲の値とすることができる。
1260nm≦λ1≦1280nm
1575nm≦λ2≦1580nm
1260nm≦λ1≦1280nm
1575nm≦λ2≦1580nm
また、本実施形態では、上り下りの伝送レートが同じである対称型の10G−EPONシステムを想定している。従って、宅側装置2,3,4による上り方向通信の伝送レートL[Gbps]は10.3125であり、局側装置1による下り方向通信の伝送レートD[Gbps]も10.3125である。
もっとも、下り方向通信の伝送レートについては、1G(正確には1.25Gbps)であってもよく、この場合は非対称型の10G−EPONシステムとなる。
もっとも、下り方向通信の伝送レートについては、1G(正確には1.25Gbps)であってもよく、この場合は非対称型の10G−EPONシステムとなる。
〔局側装置の構成〕
図2は、局側装置1の内部構成の概略を示すブロック図である。
図2において、上位ネットワーク11からの下り方向に送信すべき下りフレームは、上位側受信部101により受信され、いったん下り用バッファ102に送られる。この下り用バッファ102は、管理系通信処理部108の指示に基づいて、後段のPON側送信部103へフレームを渡す。
図2は、局側装置1の内部構成の概略を示すブロック図である。
図2において、上位ネットワーク11からの下り方向に送信すべき下りフレームは、上位側受信部101により受信され、いったん下り用バッファ102に送られる。この下り用バッファ102は、管理系通信処理部108の指示に基づいて、後段のPON側送信部103へフレームを渡す。
PON側送信部103は、物理層符号化部105、電気光変換素子106及び送信スケジューラ107を備えている。
物理層符号化部105は、下り用バッファ102からのフレームに所定の方法で符号化を施すとともに、シリアルなビット信号として電気光変換素子106に出力する。
送信スケジューラ107は、管理系通信処理部108が決定した送信タイミングで物理層符号化部105にビットデータを出力させ、下り信号の送信時期を制御する。
物理層符号化部105は、下り用バッファ102からのフレームに所定の方法で符号化を施すとともに、シリアルなビット信号として電気光変換素子106に出力する。
送信スケジューラ107は、管理系通信処理部108が決定した送信タイミングで物理層符号化部105にビットデータを出力させ、下り信号の送信時期を制御する。
また、電気光変換素子106は、符号化されたビットデータ(電気信号)を光信号に変換し、変換された下り方向の光信号(波長λ2及び伝送レートD[Gbps])は、合分波部104を介して宅側装置2〜4に送信される。
一方、宅側装置2〜4(図1)から上り方向に送信された光信号(波長λ1及び伝送レートL[Gbps])は、合分波部104を通過してPON側受信部109で受信される。
一方、宅側装置2〜4(図1)から上り方向に送信された光信号(波長λ1及び伝送レートL[Gbps])は、合分波部104を通過してPON側受信部109で受信される。
このPON側受信部109は、光電変換素子110、増幅器111、クロックデータ再生部112、物理層復号化部113及びフレーム再生部114を内部に備えている。
このうち、光電変換素子110は、フォトダイオードやアバランシェフォトダイオード等の半導体受光素子であり、受光量に応じた電気信号を出力する。
増幅器112は、トランスインピーダンスアンプ(TIA)やリミティングアンプ(LIA)等よりなり、変換された電気信号をほぼ均一に増幅して出力する。その出力信号は後段のクロックデータ再生部112に入力される。
このうち、光電変換素子110は、フォトダイオードやアバランシェフォトダイオード等の半導体受光素子であり、受光量に応じた電気信号を出力する。
増幅器112は、トランスインピーダンスアンプ(TIA)やリミティングアンプ(LIA)等よりなり、変換された電気信号をほぼ均一に増幅して出力する。その出力信号は後段のクロックデータ再生部112に入力される。
このクロックデータ再生部112は、増幅器111から受けた電気信号に同期してタイミング成分(クロック)とデータとを再生する。この再生部112の詳細については、後述する。
物理層復号化部113は、再生されたデータに施されている符号を復号する。フレーム再生部114は、復号されたデータからフレームの境界を検出して、例えば、イーサネット(登録商標)フレームを復元する。
物理層復号化部113は、再生されたデータに施されている符号を復号する。フレーム再生部114は、復号されたデータからフレームの境界を検出して、例えば、イーサネット(登録商標)フレームを復元する。
フレーム種別判定部115は、フレーム再生部114で再生されたフレームのヘッダ部分を読み取ることにより、受信した上りフレームがデータフレームであるか、或いは、宅側装置2〜4とのメディアアクセス制御のための制御フレームであるかを判定する。
なお、上記制御フレームの例として、PONシステム特有のMPCP(Multi-point Control Protocol)フレームや、機器の保守管理のためのOAM(Operations, Administration and Maintenance)フレーム等を挙げることができる。
なお、上記制御フレームの例として、PONシステム特有のMPCP(Multi-point Control Protocol)フレームや、機器の保守管理のためのOAM(Operations, Administration and Maintenance)フレーム等を挙げることができる。
局側装置1が宅側装置2〜4に対して上り方向データの送出開始時刻と送出許可量を指示する制御フレームであるグラントや、宅側装置2〜4が局側装置1に対して上り方向データの蓄積量に関する値を通知するための制御フレームであるレポートは、上記MPCPフレームの一種である。
フレーム種別判定部115は、判定結果がデータフレームであれば、これを上り用バッファ116のデータ用キューに蓄積させる。このデータ用キューに蓄積された上りのデータフレームは、上位側送信部117に送られ、この送信部117においてヘッダ情報の変更等の所定の処理が行われたあと、上位ネットワーク11へ送出される。
フレーム種別判定部115は、判定結果がデータフレームであれば、これを上り用バッファ116のデータ用キューに蓄積させる。このデータ用キューに蓄積された上りのデータフレームは、上位側送信部117に送られ、この送信部117においてヘッダ情報の変更等の所定の処理が行われたあと、上位ネットワーク11へ送出される。
一方、フレーム種別判定部115は、判定結果がレポート等の制御フレームであれば、これを上り用バッファ116の制御用キューに蓄積させる。この制御用キューに蓄積された制御フレームは、管理系通信処理部108に送られる。
管理系通信処理部108は、上記制御フレームを、その種別に対応して動的帯域割当部118又はOAM処理部119に送る。例えば、制御フレームがMPCPフレームの一種であるレポートの場合、管理系通信処理部108は、そのレポートを動的帯域割当部118に送る。
管理系通信処理部108は、上記制御フレームを、その種別に対応して動的帯域割当部118又はOAM処理部119に送る。例えば、制御フレームがMPCPフレームの一種であるレポートの場合、管理系通信処理部108は、そのレポートを動的帯域割当部118に送る。
動的帯域割当部118は、レポートでの帯域要求に基づいて、所定の帯域割当アルゴリズムを実行して制御情報としてのグラントを生成する。
管理系通信処理部108は、上記グラントを下り用バッファ102の制御用キューにいったん蓄積させるとともに、そのグラントの送信タイミングをPON側送信部103の送信スケジューラ107に指示し、これによってグラントが合分波部104を介して下り方向に送信される。
管理系通信処理部108は、上記グラントを下り用バッファ102の制御用キューにいったん蓄積させるとともに、そのグラントの送信タイミングをPON側送信部103の送信スケジューラ107に指示し、これによってグラントが合分波部104を介して下り方向に送信される。
また、管理系通信処理部108は、上記グラントを、PON側受信部109の受信スケジューラ120にも転送する。この受信スケジューラ120は、宅側装置2〜4のLLIDを記憶しており、これに基づいて次に受信するバースト時期判定機能を有している。
すなわち、受信スケジューラ120は、上記グラントに基づいて、各宅側装置2〜4から受ける上りバースト信号の受信時期を特定する。PON側受信部109のクロックデータ再生部112及び物理層復号化部113は、当該受信スケジューラ120が特定する受信時期に合わせて作動する。
すなわち、受信スケジューラ120は、上記グラントに基づいて、各宅側装置2〜4から受ける上りバースト信号の受信時期を特定する。PON側受信部109のクロックデータ再生部112及び物理層復号化部113は、当該受信スケジューラ120が特定する受信時期に合わせて作動する。
より具体的には、本実施形態の受信スケジューラ120は、各上りバースト信号のプリアンブルのうち、クロックデータ再生部112が同期する第2の同期パターン(図6のSync Pattern 2)の開始時点にオンとなり、当該上りバースト信号のペイロードの終了時点でオフとなる検出信号(Signal Detected )SDを生成し、この検出信号SDをクロックデータ再生部112に通知する。
また、受信スケジューラ120は、各上りバースト信号のペイロードの終了時点にオンとなり、次の上りバースト信号の開始時点までの期間よりも短い所定時間T0の経過後にオフとなる終了信号(End of Data )EoBを生成し、この終了信号EoBをクロックデータ再生部112に通知する。
また、受信スケジューラ120は、各上りバースト信号のペイロードの終了時点にオンとなり、次の上りバースト信号の開始時点までの期間よりも短い所定時間T0の経過後にオフとなる終了信号(End of Data )EoBを生成し、この終了信号EoBをクロックデータ再生部112に通知する。
更に、管理系通信処理部108は、制御フレームがOAMフレームである場合、そのOAMフレームをOAM処理部119に送り、OAM処理部119はOAMフレームの内容に則った所定の処理(例えば、障害通知、ループバック試験及びリンク監視等)を行う。
管理系通信処理部108は、上記OAMフレームを下り用バッファ102の制御用キューにいったん蓄積させるとともに、そのOAMフレームの送信タイミングをPON側送信部103の送信スケジューラ107に指示し、これによってOAMフレームが合分波部104を介して下り方向に送信される。
管理系通信処理部108は、上記OAMフレームを下り用バッファ102の制御用キューにいったん蓄積させるとともに、そのOAMフレームの送信タイミングをPON側送信部103の送信スケジューラ107に指示し、これによってOAMフレームが合分波部104を介して下り方向に送信される。
〔宅側装置の構成〕
図3は、宅側装置2〜4の内部構成の概略を示すブロック図である。
図3において、局側装置1(図1)から下り方向に送信されて来る光信号は、合分波部201を通過して、光受信部202により電気信号に変換され、さらに、この電気信号はPON側受信部204により受信される。
図3は、宅側装置2〜4の内部構成の概略を示すブロック図である。
図3において、局側装置1(図1)から下り方向に送信されて来る光信号は、合分波部201を通過して、光受信部202により電気信号に変換され、さらに、この電気信号はPON側受信部204により受信される。
PON側受信部204は、受信した下りフレームのヘッダ部分(プリアンブル部分を含む。)を読み取ることにより、当該フレームが自己宛(ここでは、自己又は自己の配下のユーザネットワーク12内の装置宛を意味する。)であるか否かを判定する。
判定の結果、自己宛であれば当該フレームを取り込み、そうでなければ当該フレームを廃棄する。例えば、上記の宛先判定を行うためのヘッダ情報の例として、IEEE規格802.3ah−2004に記載の論理リンク識別子(LLID)を挙げることができる。
判定の結果、自己宛であれば当該フレームを取り込み、そうでなければ当該フレームを廃棄する。例えば、上記の宛先判定を行うためのヘッダ情報の例として、IEEE規格802.3ah−2004に記載の論理リンク識別子(LLID)を挙げることができる。
更に、PON側受信部204は、下りフレームのヘッダ部分を読み取ることにより、受信したフレームがデータフレームであるか、又は、グラント等の制御フレームであるかを判定する。判定の結果、データフレームであれば、PON側受信部204はこれをデータ中継処理部207に送る。
データ中継処理部207は、ユーザネットワーク側送信部208に対する送信制御等の所定の中継処理を行い、処理後のフレームはユーザネットワーク側送信部208からユーザネットワーク12へ送出される。
データ中継処理部207は、ユーザネットワーク側送信部208に対する送信制御等の所定の中継処理を行い、処理後のフレームはユーザネットワーク側送信部208からユーザネットワーク12へ送出される。
また、上記判定の結果、フレームがグラントであれば、PON側受信部204はこれを制御信号処理部206に転送する。制御信号処理部206は、グラントに基づいて上り方向の送出タイミングと送出量をデータ中継処理部207に指示する。
一方、ユーザネットワーク12からのフレームはユーザネットワーク側受信部209により受信され、データ中継処理部207に転送される。転送されたフレームはデータ中継処理部207内のバッファメモリに一旦蓄積され、また、そのデータ量が制御信号処理部206に通知される。
一方、ユーザネットワーク12からのフレームはユーザネットワーク側受信部209により受信され、データ中継処理部207に転送される。転送されたフレームはデータ中継処理部207内のバッファメモリに一旦蓄積され、また、そのデータ量が制御信号処理部206に通知される。
制御信号処理部206は、PON側送信部205に対して送信制御を行い、所定のタイミングで、バッファメモリに蓄積されているフレームをPON側送信部205に出力させるとともに、通知されたバッファメモリ内のデータ蓄積量に基づいてレポートを生成してPON側送信部205に出力させる。
PON側送信部203の出力は、光送信部203で光信号に変換され、波長λ1、伝送レートL[Gbps]の信号として、合分波部201を介して上り方向に送信される。
PON側送信部203の出力は、光送信部203で光信号に変換され、波長λ1、伝送レートL[Gbps]の信号として、合分波部201を介して上り方向に送信される。
〔局側装置のクロックデータ再生部〕
〔第1実施形態〕
図4は、第1実施形態のクロックデータ再生部112を示す機能ブロック図である。また、図5は、そのクロックデータ再生部112内に設けられた電圧発生回路54の回路構成図である。
図4に示すように、本実施形態のクロックデータ再生部112は、シリアル信号よりなる入力信号からクロックとデータの再生を行うクロックデータ再生(CDR)回路50よりなる。
〔第1実施形態〕
図4は、第1実施形態のクロックデータ再生部112を示す機能ブロック図である。また、図5は、そのクロックデータ再生部112内に設けられた電圧発生回路54の回路構成図である。
図4に示すように、本実施形態のクロックデータ再生部112は、シリアル信号よりなる入力信号からクロックとデータの再生を行うクロックデータ再生(CDR)回路50よりなる。
このCDR回路50は、位相同期方式によってクロックとデータを高精度に再生するPLL回路よりなり、電圧制御型発信器55のゲインを増加させなくても、広帯域の位相同期が得られるようにデュアルループ方式のPLL回路を採用している。
すなわち、本実施形態のCDR回路50は、電圧制御型発振器55が再生した再生クロックRCCと入力信号IDとの位相差に対応する制御電圧Vcntを、発振器55に入力する位相ロックループと、再生クロックRCCを分周した分周クロックと参照クロックRFCとの周波数差に対応する制御電圧Vcnt を、発振器55に入力する周波数ロックループと、その各ループのうちのいずれか一方を選択的に動作させるセレクタ53と、その各ループにおいてそれぞれ制御電圧Vcntを発生させる電圧発生回路54と、を備えている。
すなわち、本実施形態のCDR回路50は、電圧制御型発振器55が再生した再生クロックRCCと入力信号IDとの位相差に対応する制御電圧Vcntを、発振器55に入力する位相ロックループと、再生クロックRCCを分周した分周クロックと参照クロックRFCとの周波数差に対応する制御電圧Vcnt を、発振器55に入力する周波数ロックループと、その各ループのうちのいずれか一方を選択的に動作させるセレクタ53と、その各ループにおいてそれぞれ制御電圧Vcntを発生させる電圧発生回路54と、を備えている。
より具体的には、当該CDR回路50は、前段側(図4の左側)から後段側(図4の右側)に向かって、位相比較器(以下、「PD」と略記することがある。)51と、位相周波数比較器(以下、「PFD」と略記することがある。)52と、セレクタ53と、電圧発生回路54と、電圧制御型発振器(VCO:VCXOでもよい。)55と、分周器56と、リタイマ回路57とを備えている。
上記電圧発生回路54は、2つの比較器51,52のうちのいずれかの出力信号に基づいて、VCO55に入力する制御電圧を発生させるものであり、本実施形態では、当該回路54内の入力側で並列に配置された一対のチャージポンプ58A,58Bと、その後段に接続された一対のループフィルタ59A,59Bとを備えている。
また、電圧発生回路54は、チャージポンプ58Bの前段に設けられたインバータ(NOT回路)60と、各ループフィルタ59A,59Bの出力側を短絡させる短絡スイッチ61とを備えている。
また、電圧発生回路54は、チャージポンプ58Bの前段に設けられたインバータ(NOT回路)60と、各ループフィルタ59A,59Bの出力側を短絡させる短絡スイッチ61とを備えている。
上記2つの比較器51,52のうち、位相比較器51には、PON側受信部109の増幅器111からの入力データID(=10.3125 Gbps)が入力される。
この位相比較器51は、その後段のセレクタ53、電圧発生回路54(具体的には、回路54内のチャージポンプ58A,58Bとループフィルタ59A,59B)及びVCO55とともに、上り信号に対するクロック及びデータの再生を行う「位相ロックループ」(Fine Loop )を構成している。
この位相比較器51は、その後段のセレクタ53、電圧発生回路54(具体的には、回路54内のチャージポンプ58A,58Bとループフィルタ59A,59B)及びVCO55とともに、上り信号に対するクロック及びデータの再生を行う「位相ロックループ」(Fine Loop )を構成している。
他方、位相周波数比較器52には、局側装置1内のローカルクロックである参照クロックRFC(=161 MHz)が入力される。
この位相周波数比較器52は、その後段のセレクタ53、電圧発生回路54(具体的には、回路54内のチャージポンプ58A,58Bとループフィルタ59A,59B)、発振器55及び分周器56とともに、VCO55の発振周波数を参照クロックRFCに同期させる「周波数ロックループ」(Coarse Loop )を構成している。
この位相周波数比較器52は、その後段のセレクタ53、電圧発生回路54(具体的には、回路54内のチャージポンプ58A,58Bとループフィルタ59A,59B)、発振器55及び分周器56とともに、VCO55の発振周波数を参照クロックRFCに同期させる「周波数ロックループ」(Coarse Loop )を構成している。
セレクタ53は、CDR回路50の動作ループを上記各ループのいずれか一方に選択するためのスイッチング素子よりなる。このセレクタ53は、MACLSIに含まれる前記受信スケジューラ120が出力する検出信号SD(図2参照)に基づいて動作ループを選択する。
すなわち、セレクタ53は、検出信号SDがオンの期間中は、入力元をPD51側に切り替えて「位相ロックループ」を選択し、検出信号SDがオフの期間中は、入力元をPFD52側に切り替えて「周波数ロックループ」を選択する。
すなわち、セレクタ53は、検出信号SDがオンの期間中は、入力元をPD51側に切り替えて「位相ロックループ」を選択し、検出信号SDがオフの期間中は、入力元をPFD52側に切り替えて「周波数ロックループ」を選択する。
PD51は、VCO55の再生クロックRCCの位相と、PON受信信号である入力データIDの位相とを比較し、その比較結果に基づいてアップ信号Su又はダウン信号Sd(図5参照)を出力する。
この場合、PD51は、再生クロックRCCの位相が入力データIDの位相よりも遅れている場合はアップ信号Suを出力し、進んでいる場合はダウン信号Sdを出力する。なお、位相比較器51には、入力データIDから再生データRD(Rec.Data)を外部に出力する、Dフリップフロップ等よりなるリタイマ回路57が接続されている。
この場合、PD51は、再生クロックRCCの位相が入力データIDの位相よりも遅れている場合はアップ信号Suを出力し、進んでいる場合はダウン信号Sdを出力する。なお、位相比較器51には、入力データIDから再生データRD(Rec.Data)を外部に出力する、Dフリップフロップ等よりなるリタイマ回路57が接続されている。
一方、PFD52は、VCO55の再生クロックRCCを所定の分周比M(本実施形態ではM=64)で分周された分周クロックの位相及び周波数と、参照クロックRFCの位相及び周波数とを比較し、その比較結果に基づいてアップ信号Su又はダウン信号Sd(図5参照)を出力する。なお、分周比Mは、局側装置1で使用する参照クロックRFCの周波数によって異なり、例えばM=66になる場合もある。
PFD52は、1サイクル以内の差分の場合は、位相比較を行って位相差に比例した制御信号を発生する位相比較機能と、1サイクル以上の差分については、周波数比較を行って周波数差に比例した制御信号を発生する周波数比較機能とを併有する。
PFD52は、1サイクル以内の差分の場合は、位相比較を行って位相差に比例した制御信号を発生する位相比較機能と、1サイクル以上の差分については、周波数比較を行って周波数差に比例した制御信号を発生する周波数比較機能とを併有する。
従って、PFD52は、周波数差が1サイクル以内である場合において、分周クロックの位相が参照クロックRFCの位相よりも遅れている時はアップ信号Suを出力し、進んでいる時はダウン信号Sdを出力する。
また、PFD52は、周波数差が1サイクルを超えている場合において、分周クロックの周波数が参照クロックRFCの周波数よりも低い時はアップ信号Suを出力し、高い時はダウン信号Sdを出力する。
また、PFD52は、周波数差が1サイクルを超えている場合において、分周クロックの周波数が参照クロックRFCの周波数よりも低い時はアップ信号Suを出力し、高い時はダウン信号Sdを出力する。
〔電圧発生回路の回路構成〕
図4及び図5に示すように、電圧発生回路54は、セレクタ53の後段において分岐する第1経路(Path_A )と第2経路(Path_B )よりなり、第1経路AはVCO55に対する正規の制御電圧Vcnt_Aを生成するものであり、第2経路Bはその反転電圧Vcnt_Bを生成するものである。
すなわち、電圧発生回路54は、相補的に動作する一対のチャージポンプ58A,58Bと、その後段にそれぞれ接続されたループフィルタ59A,59Bとを有している。
図4及び図5に示すように、電圧発生回路54は、セレクタ53の後段において分岐する第1経路(Path_A )と第2経路(Path_B )よりなり、第1経路AはVCO55に対する正規の制御電圧Vcnt_Aを生成するものであり、第2経路Bはその反転電圧Vcnt_Bを生成するものである。
すなわち、電圧発生回路54は、相補的に動作する一対のチャージポンプ58A,58Bと、その後段にそれぞれ接続されたループフィルタ59A,59Bとを有している。
両経路A,Bのうち、第1経路Aのチャージポンプ58Aの入力側は、セレクタ53の出力側に直結され、当該第1経路のループフィルタ59Aの出力側は、VCO55の入力側に直結されている。
一方、第2経路Bのチャージポンプ58Bの入力側は、インバータ(NOT回路)60を介してセレクタ53の出力側に接続され、当該第2経路のループフィルタ59Bの出力側は、短絡スイッチ61を介してVCO55の入力側に接続されている。
一方、第2経路Bのチャージポンプ58Bの入力側は、インバータ(NOT回路)60を介してセレクタ53の出力側に接続され、当該第2経路のループフィルタ59Bの出力側は、短絡スイッチ61を介してVCO55の入力側に接続されている。
図5に示すように、第1経路Aのチャージポンプ58Aは、アップ信号Su又はダウン信号Sdによって動作する各スイッチを連動して切り替えることで、チャージポンプ電流Ipを生成するものであり、例えば、複数のコンデンサとスイッチを組み合わせたスイッチトキャパシタ回路等よりなる。
また、第2経路Bのチャージポンプ58Bも、第1経路Aのチャージポンプ58Aと同様の回路素子及び回路構成が採用されており、アップ信号Su又はダウン信号Sdに対応してチャージポンプ電流Ipを生成する。
また、第2経路Bのチャージポンプ58Bも、第1経路Aのチャージポンプ58Aと同様の回路素子及び回路構成が採用されており、アップ信号Su又はダウン信号Sdに対応してチャージポンプ電流Ipを生成する。
もっとも、第2経路Bでは、前段にインバータ60が設けられているため、第2経路Bのチャージポンプ58Bが出力するチャージポンプ電流Ipは、第1経路Aのチャージポンプ58Aが出力する同電流Ipとは正負が逆転したものとなる。
第1及び第2経路A,Bの各ループフィルタ59A,59Bは、チャージポンプ58A,58Bの出力側にそれぞれ設けられた、直列接続の抵抗とコンデンサを含むローパスフィルタよりなる。
この各ループフィルタ59A,59Bは、前段のチャージポンプ58A,58Bが生成したチャージポンプ電流Ipをそれぞれ積分し、制御電圧Vcnt_A,Vcnt_Bを出力する。従って、第1及び第2経路A,Bの各ループフィルタ59A,59Bが出力する制御電圧Vcnt_A,Vcnt_Bは絶対値が同じで正負が逆転している。
この各ループフィルタ59A,59Bは、前段のチャージポンプ58A,58Bが生成したチャージポンプ電流Ipをそれぞれ積分し、制御電圧Vcnt_A,Vcnt_Bを出力する。従って、第1及び第2経路A,Bの各ループフィルタ59A,59Bが出力する制御電圧Vcnt_A,Vcnt_Bは絶対値が同じで正負が逆転している。
前記した通り、本実施形態の電圧発生回路54では、ループフィルタ59Bの出力側に短絡スイッチ61が設けられている。
このため、短絡スイッチ61がオフの期間中は、VCO55は、第1経路Aのループフィルタ59Aが出力する制御電圧Vcnt_Aに応じて発振周波数を制御し、所定の位相差を持つ複数のクロック信号(再生クロックRCC)を発振して出力する。
このため、短絡スイッチ61がオフの期間中は、VCO55は、第1経路Aのループフィルタ59Aが出力する制御電圧Vcnt_Aに応じて発振周波数を制御し、所定の位相差を持つ複数のクロック信号(再生クロックRCC)を発振して出力する。
逆に、短絡スイッチ61がオンの期間中は、第1経路Aのループフィルタ59Aが出力する制御電圧Vcnt_Aと、第2経路Bのループフィルタ59Bが出力する反転電圧Vcnt_Bが、VCO55の入力側においてその中間値の制御電圧Vcnt に相殺される。
このとき、VCO55は、相殺された制御電圧Vcnt によって発振周波数を制御し、所定の位相差を持つ複数のクロック信号(再生クロックRCC)を発振して出力する。
このとき、VCO55は、相殺された制御電圧Vcnt によって発振周波数を制御し、所定の位相差を持つ複数のクロック信号(再生クロックRCC)を発振して出力する。
VCO55が出力する再生クロックRCCは、位相比較器51に対しては直接フィードバックされ、位相周波数比較器52に対しては、分周器56によって所定周波数に分周されてフィードバックされる。
そして、上記位相比較器51が、再生クロックRCCの位相と入力データIDの位相とを比較して、位相差に対応するアップ信号Su又はダウン信号Sdを出力することで、位相同期方式によるフィードバック制御(位相ロックループ)が行われる。
そして、上記位相比較器51が、再生クロックRCCの位相と入力データIDの位相とを比較して、位相差に対応するアップ信号Su又はダウン信号Sdを出力することで、位相同期方式によるフィードバック制御(位相ロックループ)が行われる。
また、上記周波数位相比較器52が、分周クロックの周波数及び位相と参照クロックRFCの周波数及び位相とを比較して、周波数差に対応するアップ信号Su又はダウン信号Sdを出力することにより、周波数同期方式によるフィードバック制御(周波数ロックループ)が行われる。
〔クロック再生方法とその効果〕
図6(a)は、上りバースト信号、検出信号SD及び終了信号EoBのタイムチャートであり、図6(b)は、上りバースト信号に含まれる各種時間帯の種類と値を示す表である。以下、この図6を参照しつつ、本実施形態のCDR回路50で行われるクロック再生方法を説明する。
図6(a)は、上りバースト信号、検出信号SD及び終了信号EoBのタイムチャートであり、図6(b)は、上りバースト信号に含まれる各種時間帯の種類と値を示す表である。以下、この図6を参照しつつ、本実施形態のCDR回路50で行われるクロック再生方法を説明する。
なお、図6(a)における各時間帯の意味は、それぞれ次の通りである。
Tbt :バースト信号を終了させる時間
Toff :送信側(宅側装置)の発光素子をオフするのに要する時間
Tdark :無信号時間
Ton :送信側(宅側装置)の発光素子をオンするのに要する時間
Tbt :バースト信号を終了させる時間
Toff :送信側(宅側装置)の発光素子をオフするのに要する時間
Tdark :無信号時間
Ton :送信側(宅側装置)の発光素子をオンするのに要する時間
Trxset :受信側(局側装置)の光受信部が安定化するのに要する時間
Tcdr :CDR回路のロック時間
Tpcs :コードグループの整列時間
Tdata :実データ時間
Tdz :デッドゾーン時間(=Toff +Tdark)
Tsync :同期時間(=Trxset +Tcdr +Tpcs )
Tcdr :CDR回路のロック時間
Tpcs :コードグループの整列時間
Tdata :実データ時間
Tdz :デッドゾーン時間(=Toff +Tdark)
Tsync :同期時間(=Trxset +Tcdr +Tpcs )
また、図6(b)の表中において、Tcdr の最大値「Tcdr_10G 」は、IEEEの標準規格では400ナノ秒以下と定められているが、実際にはこれよりも大幅に短くても良く、例えばTcdr_10G =50ナノ秒程度に設定することができる。
図6(a)に示すように、本実施形態のCDR回路50では、検出信号SDがオンとなる入力データIDの受信期間中は、「位相ロックループ」(Fine Loop )により入力データIDに対するクロック及びデータの再生が行われるが、検出信号SDがオフである入力データIDの非受信期間中は、「周波数ロックループ」(Coarse Loop )によりVCO55の発振周波数が参照クロックRFCに同期する。
このため、CDR回路50に対して入力データIDがない期間は、「周波数ロックループ」によってVCO55の発信周波数が仕様範囲から逸脱することがなく、発振周波数を安定化することができる。
このため、CDR回路50に対して入力データIDがない期間は、「周波数ロックループ」によってVCO55の発信周波数が仕様範囲から逸脱することがなく、発振周波数を安定化することができる。
もっとも、かかるデュアルループ方式のCDR回路50においても、ある宅側装置2〜4の上りバースト信号の伝送レートが故障等によって規格から大きくずれていると、位相ロックループにおいて、VCO55は誤った伝送レートの入力信号に同期する。
従って、この場合、次の上りバースト信号がCDR回路50に到来するまでの間に、周波数ロックループの周波数調整によってVCO55の発信周波数を仕様範囲内に復帰させないと、次の上りバースト信号についても正確なクロック及びデータの再生が行えなくなる。
従って、この場合、次の上りバースト信号がCDR回路50に到来するまでの間に、周波数ロックループの周波数調整によってVCO55の発信周波数を仕様範囲内に復帰させないと、次の上りバースト信号についても正確なクロック及びデータの再生が行えなくなる。
しかし、周波数ロックループにおいては、VCO55の再生クロックRCCを分周した狭い動作帯域の分周クロックを用いてPFD52にフィードバックをかけるため、VCO55の発振周波数を復帰させるのに比較的長い時間を要することがある。
すなわち、VCO55の発振周波数の誤差を所定値以下に収めるためのセトリング時間tsは、分周比に比例するが、本実施形態のような10G−EPONでは分周比がかなり大きく(本実施形態ではM=64)、この場合、VCO55の発振周波数を仕様範囲(10.3125GHz±200ppm)内に収めるには、数μ秒程度のセトリング時間tsが必要となる。
すなわち、VCO55の発振周波数の誤差を所定値以下に収めるためのセトリング時間tsは、分周比に比例するが、本実施形態のような10G−EPONでは分周比がかなり大きく(本実施形態ではM=64)、この場合、VCO55の発振周波数を仕様範囲(10.3125GHz±200ppm)内に収めるには、数μ秒程度のセトリング時間tsが必要となる。
従って、かかる数μ秒という長いセトリング時間tsを確保できるように上り方向の送信スケジュールを割り当てると、上り方向の通信帯域を有効活用できなくなる。
一方、周波数ロックループでの分周比をより小さい値に設定すれば、セトリング時間tsが短縮して周波数ロックループでの動作時間が短くなるが、これでは、局側装置1内で通常使用されているものに比べて高い周波数の参照クロックを別途生成する回路が必要(例えば、M=4の場合には2.58GHzの参照クロックが必要)となり、回路の高コスト化を招くことになる。
一方、周波数ロックループでの分周比をより小さい値に設定すれば、セトリング時間tsが短縮して周波数ロックループでの動作時間が短くなるが、これでは、局側装置1内で通常使用されているものに比べて高い周波数の参照クロックを別途生成する回路が必要(例えば、M=4の場合には2.58GHzの参照クロックが必要)となり、回路の高コスト化を招くことになる。
そこで、本実施形態では、上りバースト信号のデータ終了時点でオンとなり、その後所定時間T0が経過した後にオフとなる終了信号EoBを受信スケジューラ120に生成させるとともに、この終了信号EoBを用いて、電圧発生回路54の短絡スイッチ61を制御して第1及び第2経路A,Bの制御電圧Vcnt_A,Vcnt_Bを中間値Vcnt に相殺することにより、周波数ロックループの動作中において、電圧発生回路54の制御電圧をいったん入力信号の到来前の中立状態に戻すようにした。
このため、仮に、宅側装置2〜4の故障等のために規格から大きくずれた伝送レートの上りバースト信号を受信したことにより、想定外の伝送レートの入力データIDがCDR回路50に入力された場合でも、次の入力データIDに対するクロックとデータの再生を適切かつ高速に行うことができる。
〔電圧制御型発振器のセトリング時間〕
ところで、CDR回路50のVCO55は、所定の時定数(ζ×ωn)−1で周波数オフセットに追従する。
この時定数を決定するパラメータζ,ωnのうち、「ζ」は減数定数(Damping Factor)であり、「ωn」は自然周波数(Natural Frequency )であるが、これらのパラメータは、CDR回路50内の回路定数(例えば、チャージポンプ電流Ip、ループフィルタの抵抗値や静電容量等)によって決定される。
ところで、CDR回路50のVCO55は、所定の時定数(ζ×ωn)−1で周波数オフセットに追従する。
この時定数を決定するパラメータζ,ωnのうち、「ζ」は減数定数(Damping Factor)であり、「ωn」は自然周波数(Natural Frequency )であるが、これらのパラメータは、CDR回路50内の回路定数(例えば、チャージポンプ電流Ip、ループフィルタの抵抗値や静電容量等)によって決定される。
また、CDR回路50のVCO55の周波数がオフセットされたところから、要求される所定の規定値(10G−EPONでは、10.3125GHz±200ppm)に収まるまでに要するセトリング時間tsは、次式によって表現することができる。
一方、図6(a)に示すように、今回のバースト信号を受信してから次のバースト信号を受信するまでに、CDR回路50において待機状態に復帰するのに使える時間(周波数ロックループの動作可能時間)を「Tcoarse」とすると、Tcoarse=Toff+Tdark+Ton+Trxsetとなる。そして、Toff とTonについては、「0」の場合があり得ることを想定すると、Tcoarse=約350ナノ秒となる。
従って、上記の式で表現されるセトリング時間tsが350ナノ秒以下となるように、CDR回路50内の回路素子の回路定数を適切に設定すれば、本実施形態のCDR回路50を、10G−EPONの局側装置1に問題なく実装できるようになる。
なお、この場合、前記終了信号EoBを継続させる所定時間T0は、次式の範囲に設定すればよい。
ts<T0<Tcoarse(=約350ナノ秒)
なお、この場合、前記終了信号EoBを継続させる所定時間T0は、次式の範囲に設定すればよい。
ts<T0<Tcoarse(=約350ナノ秒)
〔終了信号の開始時点について〕
上記第1実施形態では、図6(a)に示すように、終了信号EoBの開始時点を検出信号SDの終了時点(上りバースト信号のペイロードの終了時点)と一致させているが、この開始時点は、必ずしも検出信号SDの終了時点と一致する必要はなく、当該終了時点よりも若干遅れていてもよい。
上記第1実施形態では、図6(a)に示すように、終了信号EoBの開始時点を検出信号SDの終了時点(上りバースト信号のペイロードの終了時点)と一致させているが、この開始時点は、必ずしも検出信号SDの終了時点と一致する必要はなく、当該終了時点よりも若干遅れていてもよい。
もっとも、終了信号EoBの開始時期を検出信号SDの終了時点と同時に設定する方が、当該開始時期を検出信号SDの終了時点から遅らせる場合に比べて、VCO55の制御電圧V_cntAをより早く中立状態に戻すことができる。
従って、次の入力信号(上りバースト信号)をCDR回路50に取り込む時期を最大限に短縮することができ、PONシステムにおける上り方向の通信帯域を有効に活用することができる。
従って、次の入力信号(上りバースト信号)をCDR回路50に取り込む時期を最大限に短縮することができ、PONシステムにおける上り方向の通信帯域を有効に活用することができる。
〔第1実施形態の変形例〕
また、上記第1実施形態において、第1経路Aのチャージポンプ58A及びループフィルタ59Aに対して相補的に動作する第2経路Bのチャージポンプ58B及びループフィルタ59Bの代わりに、VCO55を所定周波数に戻す基準電圧を生成する基準電源(図示せず)を別途設けることにしてもよい。
また、上記第1実施形態において、第1経路Aのチャージポンプ58A及びループフィルタ59Aに対して相補的に動作する第2経路Bのチャージポンプ58B及びループフィルタ59Bの代わりに、VCO55を所定周波数に戻す基準電圧を生成する基準電源(図示せず)を別途設けることにしてもよい。
この場合、主経路である第1経路Aの出力側のオン・オフと、基準電源のオフ・オンを択一的に行うスイッチ回路を設け、周波数ロックループの動作中において、第1経路Aの出力側をオフにし、かつ、基準電源をオンにすることにより、VCO55の制御電圧を入力信号の到達前の状態に初期化することができる。
もっとも、この場合には、第1経路AがVCO55に対して常時接続されておらず、第1経路Aの出力側がVCO55の入力側に対してオン・オフを繰り返す回路になるので、第1経路Aの制御電圧V_cntAが不安定になる恐れがある。
もっとも、この場合には、第1経路AがVCO55に対して常時接続されておらず、第1経路Aの出力側がVCO55の入力側に対してオン・オフを繰り返す回路になるので、第1経路Aの制御電圧V_cntAが不安定になる恐れがある。
この点、第1実施形態の電圧発生回路54では、正規の制御電圧V_cntAを生成する第1経路Aの出力側が、VCO55の入力側に常に導通する回路構成になっているので、第1経路Aの出力側がVCO55の入力側に対してオン・オフを繰り返す変形例の回路に比べて、第1経路Aの制御電圧V_cntAをより安定化できるという利点がある。
〔第2実施形態〕
図7は、第2実施形態のクロックデータ再生部112を示す機能ブロック図である。また、図8は、そのクロックデータ再生部112内に設けられた電圧発生回路54の回路構成図である。
本実施形態が第2実施形態(図4及び図5)と異なる点は、電圧発生回路54が、一対のチャージポンプ58A,58Bが生成するチャージポンプ電流Ipの絶対値に差がある場合に、その差を校正する電流校正部63を有する点にある。
図7は、第2実施形態のクロックデータ再生部112を示す機能ブロック図である。また、図8は、そのクロックデータ再生部112内に設けられた電圧発生回路54の回路構成図である。
本実施形態が第2実施形態(図4及び図5)と異なる点は、電圧発生回路54が、一対のチャージポンプ58A,58Bが生成するチャージポンプ電流Ipの絶対値に差がある場合に、その差を校正する電流校正部63を有する点にある。
図8に示すように、この電流校正部63は、各チャージポンプ58A,58Bにおける可変抵抗器と電流源の間に入力端子が接続された比較器64を有する。
この比較器64は、各チャージポンプ58A,58Bに対する接続箇所の電圧の大小を比較し、その差分を結果として出力する。この比較器64の出力側は2つに分岐して各チャージポンプ58A,58Bの可変抵抗器に入力され、各可変抵抗器は、その出力結果に基づいて自身の抵抗値を変動させる。
この比較器64は、各チャージポンプ58A,58Bに対する接続箇所の電圧の大小を比較し、その差分を結果として出力する。この比較器64の出力側は2つに分岐して各チャージポンプ58A,58Bの可変抵抗器に入力され、各可変抵抗器は、その出力結果に基づいて自身の抵抗値を変動させる。
また、2つに分岐する比較器64の出力端子のうち、第2系統Bのチャージポンプ58Bに対する出力端子にはインバータ(NOT回路)65が接続されている。
図8に示す回路構成において、例えば、第1系統Aのチャージポンプ58Aの電流値の方が第2系統Bのそれよりも大きい場合には、比較器64の出力は正の数となる。
図8に示す回路構成において、例えば、第1系統Aのチャージポンプ58Aの電流値の方が第2系統Bのそれよりも大きい場合には、比較器64の出力は正の数となる。
比較器64には、入力値の差分に対応する抵抗値の変動量が設定されており、比較器64は、その変動量の分だけ第1系統Aのチャージポンプ58Aの抵抗値を大きくし、同時に第2系統Bのチャージポンプ58Bの抵抗値を小さくし、これによって両系統A,Bの電流量を均衡させる。
なお、第2系統Bのチャージポンプ58Bの電流値の方が第1系統Aのそれよりも大きい場合には、比較器64の出力は負の数となり、この場合、当該比較器64の動作は上記と逆になる。
なお、第2系統Bのチャージポンプ58Bの電流値の方が第1系統Aのそれよりも大きい場合には、比較器64の出力は負の数となり、この場合、当該比較器64の動作は上記と逆になる。
このように、本実施形態のCDR回路50によれば、電流校正部63が、一対のチャージポンプ58A,58Bが生成するチャージポンプ電流Ipの絶対値に差がある場合にその差を校正するので、製品品質のバラツキや温度環境等が原因でチャージポンプ電流Ipの絶対値に差がある場合でも、一対のループフィルタ59A,59Bの出力側の短絡よる制御電圧Vcnt_A,Vcnt_Bの相殺を正確に行うことができる。
上記実施形態は本発明の例示であって制限的なものではない。本発明の権利範囲は、上記実施形態ではなく特許請求の範囲によって示され、特許請求の範囲及びその構成と均等な全ての変更が含まれる。
例えば、上記実施形態では、本発明のクロックデータ再生回路50をPONシステムの局側装置1に搭載した場合を例示したが、当該再生回路50は、かかるPONシステムに限らず、入力信号がバースト的に到来する通信システムの受信部に広く採用することができる。
例えば、上記実施形態では、本発明のクロックデータ再生回路50をPONシステムの局側装置1に搭載した場合を例示したが、当該再生回路50は、かかるPONシステムに限らず、入力信号がバースト的に到来する通信システムの受信部に広く採用することができる。
また、上記実施形態のCDR回路50(図4及び図7)では、位相ロックループと周波数ロックループの2つの動作ループのみが含まれており、セレクタ53がその動作ループのうちのいずれか一方を二者択一的に選択する回路構成になっているが、本発明は、その2つの動作ループ以外に別の1又は複数の動作ループや状態が含まれており、位相ロックループと周波数ロックループの動作中以外は当該別の動作ループや状態にセレクタ53を切り替えるものであってもよい。
更に、上記実施形態において、VCO55の制御電圧Vcnt_Aを中立状態に戻す処理(具体的には、短絡スイッチ55をオンする処理)は、必ずしも、CDR回路50に入力されるすべての入力信号IDに対して行う必要はなく、予め定めた所定の入力信号IDに対してのみ行ってもよい。
例えば、ある特定の宅側装置2の受信信号に一定の周波数誤差が含まれていることが予め確認されている場合には、当該宅側装置2からの信号を受信した後にだけ、受信スケジューラ120から終了信号EoBを発し、VCO55の制御電圧Vcnt_Aを元に戻す制御を実行することにしてもよい。
例えば、ある特定の宅側装置2の受信信号に一定の周波数誤差が含まれていることが予め確認されている場合には、当該宅側装置2からの信号を受信した後にだけ、受信スケジューラ120から終了信号EoBを発し、VCO55の制御電圧Vcnt_Aを元に戻す制御を実行することにしてもよい。
また、所定回数だけ正常にバースト信号を受信できない場合に、VCO55の制御電圧を中立状態に戻す処理を行ってもよい。
すなわち、CDR回路50のVCO周波数が正常値(10.3125Gbps )から大きく外れると、上記実施形態のデュアルループCDRではVCO周波数が元に戻るまでに時間がかかるので、連続的に到達する宅側装置2〜4からのバーストデータを正常に受信できないことが考えられる。このような場合、例えば、5回連続でバースト信号の受信に不成功であった場合に、VCO周波数を元に戻す制御を実行すればよい。
すなわち、CDR回路50のVCO周波数が正常値(10.3125Gbps )から大きく外れると、上記実施形態のデュアルループCDRではVCO周波数が元に戻るまでに時間がかかるので、連続的に到達する宅側装置2〜4からのバーストデータを正常に受信できないことが考えられる。このような場合、例えば、5回連続でバースト信号の受信に不成功であった場合に、VCO周波数を元に戻す制御を実行すればよい。
1 局側装置
2〜4 宅側装置
5,7〜9 光ファイバ
50 クロックデータ再生回路(CDR回路)
51 位相比較器(PD)
52 位相周波数比較器(PFD)
53 セレクタ
54 電圧発生回路
55 電圧制御型発振器(VCO)
56 分周器
58A チャージポンプ
58B チャージポンプ
59A ループフィルタ
59B ループフィルタ
60 インバータ
61 短絡スイッチ
63 電流校正部
SD 検出信号
EoB 終了信号
ID 入力データ(入力信号)
RD 再生データ
RCC 再生クロック
RFC 参照クロック
2〜4 宅側装置
5,7〜9 光ファイバ
50 クロックデータ再生回路(CDR回路)
51 位相比較器(PD)
52 位相周波数比較器(PFD)
53 セレクタ
54 電圧発生回路
55 電圧制御型発振器(VCO)
56 分周器
58A チャージポンプ
58B チャージポンプ
59A ループフィルタ
59B ループフィルタ
60 インバータ
61 短絡スイッチ
63 電流校正部
SD 検出信号
EoB 終了信号
ID 入力データ(入力信号)
RD 再生データ
RCC 再生クロック
RFC 参照クロック
Claims (7)
- バースト的に到来する入力信号からクロックとデータの再生を行うクロックデータ再生回路であって、
電圧制御型の発振器が再生した再生クロックと前記入力信号との位相差に対応する制御電圧を、前記発振器に入力する位相ロックループと、
前記再生クロックを分周した分周クロックと参照クロックとの周波数差に対応する制御電圧を、前記発振器に入力する周波数ロックループと、
前記各ループが選択対象として含まれているセレクタと、
前記各ループにおいてそれぞれ前記制御電圧を発生させ、前記周波数ロックループの動作中に前記制御電圧をいったん前記入力信号の到来前の中立状態に戻す電圧発生回路と、
を備えていることを特徴とするクロックデータ再生回路。 - 前記電圧発生回路は、前記入力信号の終了と同時に前記制御電圧を前記中立状態に戻す動作を開始する請求項1に記載のクロックデータ再生回路。
- 前記電圧発生回路は、相補的に動作する一対のチャージポンプ及びループフィルタと、一対の前記ループフィルタの出力側を短絡させて前記制御電圧を中間値に相殺する短絡スイッチと、を有する請求項1又は2に記載のクロックデータ再生回路。
- 前記電圧発生回路は、一対の前記チャージポンプが生成するチャージポンプ電流の絶対値に差がある場合にその差を校正する電流校正部を、更に有する請求項3に記載のクロックデータ再生回路。
- 前記発振器でのオフセット周波数が所定範囲に収まるまでに要するセトリング時間が350ナノ秒以下となるように、前記再生回路の回路定数が設定されている請求項1〜4のいずれか1項に記載のクロックデータ再生回路。
- 複数の宅側装置が送信する上り方向の光バースト信号を時分割多重方式で受信するPONシステムの局側装置であって、
前記光バースト信号を電気信号に変換する光電変換素子と、
変換後の前記電気信号がバースト的に入力される、位相ロックループ及び周波数ロックループを択一的に選択可能な動作ループとして含むクロックデータ再生回路と、
前記再生回路が前記周波数ロックループで動作している間に、当該再生回路に設けられた電圧制御型の発振器に対する制御電圧をいったん今回の入力信号の到来前の中立状態に戻すための通知を行う受信スケジューラと、
を備えていることを特徴とする局側装置。 - 位相ロックループ及び周波数ロックループを択一的に選択可能な動作ループとして含むクロックデータ再生回路が行うクロック再生方法であって、
バースト的に到来する入力信号の到来を契機として前記位相ロックループを動作させる第1のステップと、
今回の前記入力信号の終了時から次の前記入力信号の到来までの間に前記周波数ロックループを動作させる際に、電圧制御型の発振器に対する制御電圧をいったん今回の前記入力信号の到来前の中立状態に戻す第2のステップと、
を含むことを特徴とするクロック再生方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010135885A JP2012004701A (ja) | 2010-06-15 | 2010-06-15 | Ponシステムの局側装置、クロックデータ再生回路及びクロック再生方法 |
Applications Claiming Priority (1)
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ID=45536225
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JP2010135885A Pending JP2012004701A (ja) | 2010-06-15 | 2010-06-15 | Ponシステムの局側装置、クロックデータ再生回路及びクロック再生方法 |
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Country | Link |
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JP (1) | JP2012004701A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2017014140A1 (ja) * | 2015-07-17 | 2017-01-26 | 日本電信電話株式会社 | 光伝送システムにおける局側装置及び光伝送システム |
US11411574B2 (en) | 2020-04-06 | 2022-08-09 | M31 Technology Corporation | Clock and data recovery circuit with proportional path and integral path, and multiplexer circuit for clock and data recovery circuit |
-
2010
- 2010-06-15 JP JP2010135885A patent/JP2012004701A/ja active Pending
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