JP2013509096A - Ｌｒポリフェイズフィルタ - Google Patents

Abstract

インダクタ及び抵抗によってインプリメントされたＬＲポリフェイズフィルタは、第１及び第２のパスを含み、各パスは抵抗に結合されたインダクタを含む。第１及び第２のパスは、第１の入力信号（Ｖin）を受け取り、それぞれ第１及び第２の出力信号（Ｖout1、Ｖout2）を供給し、それらは直交している。差動設計において、ポリフェイズフィルタは、さらに第３及び第４のパスを含み、それらは第２の入力信号を受け取り、それぞれ第３及び第４の出力信号を供給する。４つの出力信号は、位相が９０°ずれている。第１及び第２の入力信号は、差動入力信号に対するものである。第１及び第３の出力信号は、第１の差動出力信号のためのものであり、第２及び第４の出力信号は、第２の差動出力信号のためのものである。各インダクタは、伝送路によってインプリメントされている。

Description

本開示は、一般にエレクトロニクスに関し、より具体的にはポリフェイズ（polyphase）フィルタに関する。

ポリフェイズフィルタは、異なった位相を有する１以上の入力信号を受け取り、異なった位相を有する等しい或いはより多くの数の出力信号を供給する回路である。ポリフェイズフィルタは、直交（quadrature）信号の発生、イメージインジェクション等の種々のアプリケーションに対して用いられるかもしれない。直交信号の発生に対し、ポリフェイズフィルタは、互いに直交する（或いは、位相が９０ずれている）出力信号を発生するかもしれない。

ポリフェイズフィルタは、キャパシタ及び抵抗によってインプリメントされるかもしれず、ＲＣポリフェイズフィルタと呼ばれるかもしれない。ＲＣポリフェイズフィルタは、集積回路（ＩＣ）上にインプリメントされるかもしれない。キャパシタ及び抵抗は、チップ上に製造されるかもしれず、高密度、良好なマッチング、及び高歩留まりから利益を得るかもしれない。数ギガヘルツ（ＧＨｚ）或いはより低い周波数において、キャパシタ及び抵抗はキャパシティブ及び抵抗的な振る舞いを有するかもしれず、ＲＣポリフェイズフィルタは所望のパフォーマンスを提供するかもしれない。しかしながら、高い周波数（例えば、数十ＧＨｚ）では、集積化されたキャパシタはインダクティブな振る舞いを示すかもしれず、それは効果的ではないＲＣポリフェイズフィルタに帰結するかもしれない。

インダクタ及び抵抗によってインプリメントされるかもしれず、高い周波数で動作することが可能なＬＲポリフェイズフィルタが、ここで説明される。一設計において、ＬＲポリフェイズフィルタは、第１及び第２のパス（path）を含むかもしれない。第１のパスは、第１の抵抗に結合された第１のインダクタを含むかもしれず、第１の入力信号を受け取り、第１の出力信号を供給するかもしれない。第２のパスは、第２の抵抗に結合された第２のインダクタを含むかもしれず、第１の入力信号を受け取り、第２の出力信号を供給するかもしれない。第２の出力信号は、選択された周波数（例えば、６０ＧＨｚ）で、第１の出力信号からオフセットした（例えば、９０°オフセット）ターゲット位相を有するかもしれない。

異なった設計に対し、ポリフェイズフィルタは、第３及び第４のパスをさらに含むかもしれない。第３のパスは、第３の抵抗に結合された第３のインダクタを含むかもしれず、第２の入力信号を受け取り、第３の出力信号を供給するかもしれない。第４のパスは、第４の抵抗に結合された第４のインダクタを含むかもしれず、第２の入力信号を受け取り、第４の出力信号を供給するかもしれない。４つのパス内のインダクタ及び抵抗は、以下に説明されるように結合されているかもしれない。第１及び第２の入力信号は、差動入力信号のためのものであるかもしれない。第１及び第３の出力信号は、第１の差動出力信号のためのものであるかもしれず、第２及び第４の出力信号は、第２の差動出力信号のためのものであるかもしれない。第１、第２、第３及び第４の出力信号は、位相が９０°ずれている（90°out of phase）かもしれない。一設計において、各インダクタは、伝送路（transmission line）によってインプリメントされているかもしれない。全てのインダクタのための伝送路は、発振器からミキサへのルーティングトレース（routing trace）によって形成されているかもしれない。

本開示の種々の視点及び特徴が、以下に詳細に説明される。

図１は、無線通信デバイスのブロック図を示している。 図２は、ローカルオシレータ（ＬＯ）信号発生器のブロック図を示している。 図３Ａは、シングルエンドのＲＣポリフェイズフィルタの模式的な図を示している。 図３Ｂは、差動ＲＣポリフェイズフィルタの模式的な図を示している。 図４Ａは、シングルエンドのＬＲポリフェイズフィルタの模式的な図を示している。 図４Ｂは、差動ＬＲポリフェイズフィルタの模式的な図を示している。 図４Ｃは、Ｎ段のＬＲポリフェイズフィルタの模式的な図を示している。 図５Ａは、伝送路によってインプリメントされるシングルエンドのＬＲポリフェイズフィルタの模式的な図を示している。 図５Ｂは、伝送路によってインプリメントされる差動ＬＲポリフェイズフィルタの模式的な図を示している。 図５Ｃは、伝送路によってインプリメントされるＮ段のＬＲポリフェイズフィルタの模式的な図を示している。 図６Ａは、伝送路レイアウトの上面図を示している。 図６Ｂは、伝送路レイアウトの上面図を示している。 図６Ｃは、伝送路レイアウトの上面図を示している。 図７Ａは、伝送路構造の断面図を示している。 図７Ｂは、伝送路構造の断面図を示している。 図７Ｃは、伝送路構造の断面図を示している。 ８Ａは、伝送路によってインプリメントされるシングルエンドのＬＲポリフェイズフィルタの模式的な図を示している。 図８Ｂは、伝送路によってインプリメントされるＮ段のＬＲポリフェイズフィルタの模式的な図を示している。 図９は、ポリフェイズフィルタリングを実行するためのプロセスを示している。

“例示的（exemplary）”なる語句は、“例（example）、例示（instance）或いは例証（illustration）として提供する”ことを意味するためにここで用いられる。“例示的（exemplary）”としてここで説明される任意の設計は、他の設計にわたって好ましい或いは効果的であるとして、必ずしも解釈されない。

ここで説明されるＬＲポリフェイズフィルタは、無線通信、コンピューティング、ネットワーキング、コンシューマエレクトロニクスのような種々のアプリケーションのために用いられるかもしれない。ＬＲポリフェイズフィルタは、無線通信デバイス、放送受信機、パーソナルデジタルアシスタント（ＰＤＡ）、ハンドへルドデバイス、無線モデム、ラップトップコンピュータ、コードレス電話、無線ローカルループ（ＷＬＬ）ステーション、ブルートゥースデバイス、コンシューマエレクトロニクスデバイス等の、種々のエレクトロニクスデバイスのために用いられるかもしれない。明確化のために、無線通信デバイスにおけるＬＲポリフェイズフィルタの使用について以下に説明する。

図１は、無線通信デバイス１００の例示的な設計のブロック図を示しており、それは、セルラフォン、無線ローカルエリアネットワーク（ＷＬＡＮ）ステーション、或いは他のデバイスであるかもしれない。図１に示された例示的な設計において、無線デバイス１００は、双方向通信をサポートする受信機１２０及び送信機１４０を含んでいる。一般的に、無線デバイス１００は、任意の数の通信システム、任意の数の無線技術、及び任意の数の周波数帯に対する、任意の数の受信機及び任意の数の送信機を含んでいるかもしれない。

受信パス（receive path）において、アンテナ１１２は、ベースバンドステーション及び／又は他の送信機ステーションによって送信された無線周波数（ＲＦ）変調信号を受信し、受信されたＲＦ信号を供給し、それはＲＦユニット１１４に送られ、受信機１２０に供給される。ＲＦユニット１１４は、送信機１４０及び受信機１２０に対するマルチプレックスＲＦ信号へのＲＦスイッチ及び／又はデュプレクサを含んでいるかもしれない。ＲＦユニット１１４は、ＲＦフィルタ及び／又は他の回路を含んでいるかもしれない。受信機１２０内において、ロウノイズ増幅器（ＬＮＡ）１２２は、受信されたＲＦ信号を増幅し、増幅されたＲＦ信号を供給する。ミキサ１２４ａ及び１２４ｂは、増幅されたＲＦ信号をＲＦからベースバンドにダウンコンバートし、それぞれ同相（inphase）（Ｉ）及び直交（quadrature）（Ｑ）ダウンコンバート信号を供給する。ＬＯ信号発生器１３６は、周波数ダウンコンバージョンのために用いられるＩ及びＱＬＯ信号を発生し、Ｉ及びＱＬＯ信号をそれぞれミキサ１２４ａ及び１２４ｂに供給する。ミキサ１２４ａ及び１２４ｂからのＩ及びＱダウンコンバート信号は、増幅器（Ａｍｐ）１２６ａ及び１２６で増幅され、ロウパスフィルタ１２８ａ及び１２８ｂでフィルタされ、さらに増幅器１３０ａ及び１３０ｂで増幅されて、Ｉ及びＱベースバンド入力信号を取得し、それはベースバンドプロセッサ１６０に供給される。Ｉ及びＱベースバンド入力信号は、送信されたデータをリカバーするために、ベースバンドプロセッサ１６０によってデジタイズ及び処理される（例えば、復調及びデコードされる）かもしれない。

送信機パス（transmit path）において、ベースバンドプロセッサ１６０は、送信されるデータを処理し、Ｉ及びＱベースバンド出力信号を送信機１４０に供給する。送信機１４０内において、Ｉ及びＱベースバンド出力信号は、増幅器１４２ａ及び１４２ｂによって増幅され、ロウパスフィルタ１４４ａ及び１４４ｂによってフィルタされ、さらに増幅器１４６ａ及び１４６ｂによって増幅され、Ｉ及びＱ入力信号を取得する。Ｉ及びＱ入力信号は、ミキサ１４８ａ及び１４８ｂによってベースバンドからＲＦにアップコンバートされ、加算器１５０によって加算され、電力増幅器（ＰＡ）１５２によって増幅され、出力ＲＦ信号を取得し、それはＲＦユニット１１４に送られ、アンテナ１１２を介して送信される。ＬＯ信号発生器１５６は、周波数アップコンバージョンのために用いられるＩ及びＱＬＯ信号を発生し、Ｉ及びＱＬＯ信号をそれぞれミキサ１４８ａ及び１４８ｂに供給する。

図１は、ダイレクトコンバージョン構成を有する受信機１２０及び送信機１４０の例示的な設計を示しており、１つのステージにおいてＲＦ及びベースバンド間で信号を周波数変換している。受信機１２０及び送信機１４０は、複数のステージにおいてＲＦ及びベースバンド間で信号を変換するスーパーヘテロダイン構成によってインプリメントされていてもよい。一般的に、受信機及び送信機内の信号のコンディショニングは、増幅器、フィルタ、ミキサ等の１以上のステージによって実行されるかもしれない。回路ブロックは、図１に示された構成から異なってアレンジされていてもよい。さらに、図１に示されていない他の回路ブロックも、送信機及び受信機内の信号をコンディショニングするために用いられるかもしれない。図１内のいくつかの回路ブロックは、削除されていてもよい。受信機１２０及び送信機１４０の全体或いは一部は、１以上のアナログＩＣ、ＲＦＩＣ（ＲＦＩＣ）、ミックス信号ＩＣ等にインプリメントされていてもよい。

ベースバンドプロセッサ１６０は、他の機能とともに、データ送信及び受信のための種々のプロセッシングユニットを含んでいるかもしれない。ベースバンドプロセッサ１６０は、受信機１２０及び送信機１４０内の種々の回路ブロックに対する制御を発生するかもしれない。メモリ１６２は、無線デバイス１００に対するプログラムコード及びデータを記憶するかもしれず、ベースバンドプロセッサ１６０内にあってもよいし（図１に示されるように）、ベースバンドプロセッサ１６０外にあってもよい。ベースバンドプロセッサ１６０は、１以上の特定用途向け集積回路（ＡＳＩＣ）及び／又は他のＩＣ上にインプリメントされるかもしれない。

無線デバイス１００は、高い周波数で動作するかもしれない。例えば、無線デバイス１００は、５７から６６ＧＨｚをカバーするかもしれない６０ＧＨｚ周波数帯のヴェリィハイスルーアウト（ＶＨＴ）に対するＩＥＥＥ８０２．１１をサポートするかもしれない。受信機１２０及び送信機１４０内の回路ブロックは、高い周波数での動作をサポートするように設計されるかもしれない。

一視点において、ＬＲポリフェイズフィルタは、周波数ダウンコンバージョン及び／又はアップコンバージョンに対して用いられるＬＯ信号を発生するために用いられるかもしれない。ＬＲポリフェイズフィルタは、発振器から入力信号を受け取るかもしれず、互いに直交する出力信号を供給するかもしれない。ＬＲポリフェイズフィルタは、高い周波数で動作することが可能であるかもしれず、以下に説明されるように、他の所望の特性を有するかもしれない。

図２は、図１の受信機１２０に対するＬＯ信号発生器１３６の設計のブロック図を示している。図２は、各回路が、１以上の差動入力信号を受け取り、１以上の差動出力信号を供給する、差動設計（differential design）を示している。各差動信号は、非反転信号（“ｐ”で示される）及び反転信号（“ｎ”で示される）を備えている。一般的に、回路（例えば、ミキサ）は、シングルエンド或いは異なった入力を受け取るかもしれず、シングルエンド或いは異なった出力を供給するかもしれない。

ＬＯ信号発生器１３６内において、電圧制御発振器（ＶＣＯ）２１０は、ＶＣＯコントロールを受け取り、ＶＣＯｐ及びＶＣＯｎ信号を備える差動ＶＣＯ信号を供給する。ＶＣＯ２１０は、例えば、ＩＥＥＥ８０２．１１の６０ＧＨｚ近傍或いは他の周波数の高い周波数で動作するかもしれない。ＬＲポリフェイズフィルタ２２０は、差動ＶＣＯ信号を受け取り、（ｉ）ＩＬＯｐ及びＩＬＯｎ信号を備える差動ＩＬＯ信号、及び（ｉｉ）ＱＬＯｐ及びＱＬＯｎ信号を備える差動ＱＬＯ信号、を供給する。ＱＬＯｐ信号は、ＩＬＯｐ信号に対して位相が９０°ずれている（90°out of phase）。ミキサ１２４ａは、差動ＩＬＯ信号によってＲＦinp 及びＲＦinn 信号を備える差動入力ＲＦ信号をダウンコンバートし、Ｉoutp及びＩoutn信号を備える差動Ｉダウンコンバート信号を供給する。ミキサ１２４ｂは、差動ＱＬＯ信号によって差動入力ＲＦ信号をダウンコンバートし、Ｑoutp及びＱoutn信号を備える差動Ｑダウンコンバート信号を供給する。

図２は、ＬＯ信号発生器１３６の例示的な設計を示しており、それは他の方法でもインプリメントされるかもしれない。例えば、ＶＣＯ２１０は、電流制御発振器（ＩＣＯ）、デジタル制御発振器（ＤＣＯ）等によって置き換えられるかもしれない。送信機１４０に対するＬＯ信号発生器１５６は、受信機１２０に対するＬＯ信号発生器１３６と同様の方法でインプリメントされるかもしれない。周波数分割デュプレックス（frequency division duplexed）（ＦＤＤ）システムに対し、異なった周波数チャネルがダウンリンク及びアップリンクに用いられる。この場合、無線デバイス１００は、同時に送信及び受信をするかもしれず、セパレートされたＬＯ信号発生器１３６及び１５６が、受信機１２０及び送信機１４０に対して同時にＬＯ信号を発生するために用いられるかもしれない。時分割デュプレックス（time division duplexed）（ＴＤＤ）システムに対し、同一の周波数チャネルがダウンリンク及びアップリンクの両者に対して用いられ、それは異なった時間間隔を許容されるかもしれない。この場合、無線デバイス１００は、任意の瞬間で送信或いは受信をするかもしれず、単一のＬＯ信号発生器１３６或いは１５６が、受信機１２０及び送信機１４０の両方に対してＬＯ信号を発生することができる。

図３Ａは、シングルエンドのＲＣポリフェイズフィルタ３１０の模式的な図である。ポリフェイズフィルタ３１０は、シングルエンドの入力信号Ｖinを受け取り、位相が９０°ずれた２つのシングルエンドの出力信号Ｖout1及びＶout2を供給する。ポリフェイズフィルタ３１０は、２つの出力信号に対して２つのパス３１２及び３１４を含んでいる。第１のパス３１２において、抵抗３２２は入力ノードＸと出力ノードＹ１との間に結合され、キャパシタ３２４は出力ノードＹ１と回路グラウンドとの間に結合されている。第２のパス３１４において、キャパシタ３２６は入力ノードＸと出力ノードＹ２との間に結合され、抵抗３２８は出力ノードＹ２と回路グラウンドとの間に結合されている。Ｖin信号は、入力ノードＸに印加され、Ｖout1及びＶout2信号は、それぞれ出力ノードＹ１及びＹ２によって供給される。

抵抗３２２及び３２８は、それぞれＲ１の抵抗値を有し、キャパシタ３２４及び３２６は、それぞれＣ１のキャパシタンスを有する。第１のパス３１２内の抵抗３２２及びキャパシタ３２４は、シングルポールのロウパスフィルタを形成し、それは３ｄＢ帯域幅で４５°の位相ラグ（phase lag）を与え、それはＲ１及びＣ１の値によって決定される。第２のパス３１４内のキャパシタ３２６及び抵抗３２８は、シングルポールのハイパスフィルタを形成し、それは３ｄＢ帯域幅で４５°の位相リード（phase lead）を与え、それもＲ１及びＣ１の値によって決定される。Ｒ１及びＣ１は、所望の周波数で、Ｖout1及びＶout2信号間に９０°の位相差を与えるように選択されるかもしれない。

図３Ｂは、差動ＲＣポリフェイズフィルタ３３０の模式的な図を示している。ポリフェイズフィルタ３３０は、Ｖinp 及びＶinn 信号を備える差動入力信号を受け取り、（ｉ）Ｖout1p 及びＶout1n 信号を備える第１の差動出力信号、及び（ｉｉ）Ｖout2p 及びＶout2n 信号を備える第２の差動出力信号、を供給する。ポリフェイズフィルタ３３０は、４つのＶout 信号に対して４つのパスを含んでいる。１つのパス３４０のみが、図３Ｂでラベルされている。第１のパスは、入力ノードＸ１と出力ノードＹ１との間に結合された抵抗３５２ａと、出力ノードＹ１と入力ノードＸ２との間に結合されたキャパシタ３５４ａとを含んでいる。第２のパスは、入力ノードＸ２と出力ノードＹ２との間に結合された抵抗３５２ｂと、出力ノードＹ２と入力ノードＸ３との間に結合されたキャパシタ３５４ｂとを含んでいる。第３のパスは、入力ノードＸ３と出力ノードＹ３との間に結合された抵抗３５２ｃと、出力ノードＹ３と入力ノードＸ４との間に結合されたキャパシタ３５４ｃとを含んでいる。第４のパスは、入力ノードＸ４と出力ノードＹ４との間に結合された抵抗３５２ｄと、出力ノードＹ４と入力ノードＸ１との間に結合されたキャパシタ３５４ｄとを含んでいる。各抵抗３５２はＲ１の抵抗値を有し、各キャパシタ３５４はＣ１のキャパシタンス値を有する。Ｖinp 信号は、入力ノードＸ１及びＸ２に与えられ、Ｖinn 信号は、入力ノードＸ３及びＸ４に与えられる。Ｖout1p 、Ｖout2p 、Ｖout1n 及びＶout2n 信号は、それぞれ出力ノードＹ１、Ｙ２、Ｙ３及びＹ４によって与えられる。

各出力ノードでのＶout 信号は、２つの入力ノードでのＶin信号のスーパーポジションによって得られる。例えば、Ｖout1p 信号は、（ｉ）ノードＹ１へのロウパスパス（lowpass path）を観察する（observe）入力ノードＸ１で印加されるＶinp 信号、及び（ｉｉ）ノードＹ１へのハイパスパス（highpass path）を観察する（observe）入力ノードＸ２で印加されるＶinp 信号、のスーパーポジションによって得られる。ノードＹ１でのＶout1p 信号は、ノードＸ１及びＸ２で印加されるＶin信号の位相の平均である位相を有している。同様に、ノードＹ２でのＶout2p 信号の位相は、ノードＸ２に印加されるＶinp 信号の位相とノードＸ３に印加されるＶinn 信号の位相との平均である。ノードＹ３でのＶout1n 信号の位相は、ノードＸ３及びＸ４に印加されるＶinn 信号の位相の平均である。ノードＹ４でのＶout2n 信号の位相は、ノードＸ１に印加されるＶinp 信号の位相とノードＸ４に印加されるＶinn 信号の位相との平均である。

ＲＣポリフェイズフィルタ３３０は、差動ソースからの直交ＬＯ信号を発生するために用いられるかもしれない。ＲＣポリフェイズフィルタ３３０は、所望の位相シフト及び最前の可能な振幅を得るために良好にマッチされるかもしれない抵抗３５２及びキャパシタ３５４の組み合わせによってインプリメントされるかもしれない。ＲＣポリフェイズフィルタ３３０に対する所望のパフォーマンスを得るために、抵抗３５２及びキャパシタ３５４は、ピュアな抵抗的及びキャパシティブな振る舞いを示すべきである。ＲＣポリフェイズフィルタ３３０は、ＩＣ上にインプリメントされるかもしれず、抵抗３５２及びキャパシタ３５４は、チップ上に製造されるかもしれない。しかしながら、ミリメートル（ｍｍ）波長周波数（例えば、６０ＧＨｚ）において、集積化されたキャパシタは、所望の振る舞いからそれらの特性を完全に逸脱させるかもしれない寄生（parasitic）に関連付けられるかもしれない。そのような高い周波数において、集積化されたキャパシタは、インダクティブな振る舞いを示すかもしれず、それは非効果的なＲＣポリフェイズフィルタ３３０に帰結するかもしれない。

ＲＬＣ回路理論に基づき、ＲＣ回路及びＬＲ回路は、互いにデュアル（dual）である。これは、（ｉ）ＲＣ回路内の各抵抗をＬＲ回路内のインダクタに置き換える、及び（ｉｉ）ＲＣ回路内の各キャパシタをＬＲ回路内の抵抗に置き換える、ことにより、ＲＣ回路がＬＲ回路に変形されるかもしれないことを意味する。ＲＣ回路及びＬＲ回路は、類似の特性を発揮するであろう。

図４Ａは、シングルエンドのＬＲポリフェイズフィルタ４１０の設計の模式的な図を示している。ポリフェイズフィルタ４１０は、シングルエンドの入力信号Ｖinを受け取り、２つのシングルエンドの出力信号Ｖout1及びＶout2を供給し、それらは位相が９０°ずれている（90°out of phase）。ポリフェイズフィルタ４１０は、２つの出力信号に対して２つのパス（path）４１２及び４１４を含んでいる。第１のパス４１２において、インダクタ４２２は入力ノードＸと出力ノードＹ１との間に結合され、抵抗４２４は出力ノードＹ１と回路グラウンドとの間に結合されている。第２のパスにおいて、抵抗４２６は入力ノードＸと出力ノードＹ２との間に結合され、インダクタ４２８は出力ノードＹ２と回路グラウンドとの間に結合されている。Ｖin信号は、入力ノードＸに印加され、Ｖout1及びＶout2信号は、それぞれ出力ノードＹ１及びＹ２によって供給される。

インダクタ４２２及び４２８は、それぞれＬ２のインダクタンス値を有し、抵抗４２４及び４２６は、それぞれＲ２の抵抗値を有する。第１のパス４１２内のインダクタ４２２及び抵抗４２４は、シングルポールのロウパスフィルタを形成し、それは３ｄＢ帯域幅で４５°の位相ラグ（phase lag）を与え、それはＬ２及びＲ２の値によって決定される。第２のパス４１４内の抵抗４２６及びインダクタ４２８は、シングルポールのハイパスフィルタを形成し、それは３ｄＢ帯域幅で４５°の位相リード（phase lead）を与え、それもＬ２及びＲ２の値によって決定される。Ｌ２及びＲ２は、所望の周波数で、Ｖout1及びＶout2信号間に９０°の位相差を与えるように選択されるかもしれない。ＬＲポリフェイズフィルタ４１０は、Ｒ１Ｃ１＝Ｌ２／Ｒ２であるとすると、図３ＡのＲＣポリフェイズフィルタ３１０と同様のパフォーマンス有する。

図４Ｂは、差動ＬＲポリフェイズフィルタ４３０の設計の模式的な図を示している。ポリフェイズフィルタ４３０は、Ｖinp 及びＶinn 信号を備える差動入力信号を受け取り、（ｉ）Ｖout1p 及びＶout1n 信号を備える第１の差動出力信号、及び（ｉｉ）Ｖout2p 及びＶout2n 信号を備える第２の差動出力信号、を供給する。ポリフェイズフィルタ４３０は、４つのＶout 信号に対して４つのパス４４０を含んでいる。第１のパス４４０ａは、入力ノードＸ１と出力ノードＹ１との間に結合されたインダクタ４５２ａと、出力ノードＹ１と入力ノードＸ２との間に結合された抵抗４５４ａとを含んでいる。第２のパス４４０ｂは、入力ノードＸ２と出力ノードＹ２との間に結合されたインダクタ４５２ｂと、出力ノードＹ２と入力ノードＸ３との間に結合された抵抗４５４ｂとを含んでいる。第３のパス４４０ｃは、入力ノードＸ３と出力ノードＹ３との間に結合されたインダクタ４５２ｃと、出力ノードＹ３と入力ノードＸ４との間に結合された抵抗４５４ｃとを含んでいる。第４のパス４４０ｄは、入力ノードＸ４と出力ノードＹ４との間に結合されたインダクタ４５２ｄと、出力ノードＹ４と入力ノードＸ１との間に結合された抵抗４５４ｄとを含んでいる。各インダクタ４５２はＬ２のインダクタンス値を有し、各抵抗４５４はＲ２の抵抗値を有する。Ｖinp 信号は、入力ノードＸ１及びＸ２に与えられ、Ｖinn 信号は、入力ノードＸ３及びＸ４に与えられる。Ｖout1p 、Ｖout2p 、Ｖout1n 及びＶout2n 信号は、それぞれ出力ノードＹ１、Ｙ２、Ｙ３及びＹ４によって与えられる。Ｖimp 及びＶinn 信号の位相、及びＶout1p 、Ｖout1n、Ｖout2p 及びＶout2n 信号の位相は、図４Ｂに示されている。

図４Ｃは、Ｎステージの差動ＬＲポリフェイズフィルタ４３２の設計の模式的な図を示しており、一般に、Ｎ＞＝１である。ポリフェイズフィルタ４３２は、直列に結合されたＮステージ４３４ａから４３４ｎを含んでいる。各ステージ４３４は４つのパス（path）を含み、各パスは、図４Ｂで説明されたように結合されたインダクタ４５２及び抵抗４５４を含んでいる。各ステージの４つの出力ノードは、後続ステージの４つの入力ノードに結合されている。第１のステージ４３４ａは、Ｖinp 及びＶinn 信号を備える差動入力信号を受け取り、Ｖinp 信号は入力ノードＸ１及びＸ２に供給され、Ｖinn 信号は入力ノードＸ３及びＸ４に供給される。ラストステージ４３４ｎは、それぞれ出力ノードＹ１、Ｙ２、Ｙ３及びＹ４を介して、Ｖout1p 、Ｖout2p 、Ｖout1n 及びＶout2n 信号を供給し、それらは位相が９０°ずれている（90°out of phase）。

一般に、ＬＲポリフェイズフィルタは、任意の数のステージを含んでいるかもしれない。より多くのステージは、前のステージ或いはＶin信号の位相ミスマッチをさらに補正することができるが、より多くの挿入ロス（insertion loss）を有するかもしれない。ステージの数は、ＬＲポリフェイズフィルタの要求に基づいて選択されるかもしれない。

ＬＲポリフェイズフィルタ４１０、４３０或いは４３２は、ＩＣ上にインプリメントされるかもしれず、インダクタ及び抵抗は、チップ上に製造されるかもしれない。ｍｍ波周波数において、集積化されたインダクタは、インダクティブな特性を依然として維持している。さらに、インダクタは、ｍｍ波周波数において相対的に小さなインダクタンス値を有するかもしれず、小さなエリアを占めるかもしれない。より小さなインダクタサイズは、チップ上のＬＲポリフェイズフィルタの効率的なインプリメンテーションを許容するかもしれない。

例示的な設計において、ＬＲポリフェイズフィルタ内のインダクタは、適切な長さの伝送路（transmission line）によってインプリメントされるかもしれない。特に、４分の１波長（或いは、λ／４）の伝送路は、高い周波数でインダクタをインプリメントするために用いられるかもしれない。例えば、６０ＧＨｚで４分の１波長は概ね１．２５ｍｍであるため、チップ上に伝送路をインプリメントすることは現実的である。

図５Ａは、伝送路によってインプリメントされたシングルエンドのＬＲポリフェイズフィルタ５１０の設計の模式的な図を示している。ポリフェイズフィルタ５１０は、２つのパス５１２及び５１４を含んでいる。第１のパス５１２において、伝送路５２２は入力ノードＸと出力ノードＹ１との間に走っており、抵抗５２４は出力ノードＹ１と回路グラウンドとの間に結合されている。第２のパス５１４において、抵抗５２６は入力ノードＸと出力ノードＹ２との間に結合され、伝送路５２８は出力ノードＹ２と回路グラウンドとの間を走っている。Ｖin信号は入力ノードＸに印加され、Ｖout1及びＶout2信号は、それぞれ出力ノードＹ１及びＹ２によって供給される。抵抗５２４及び５２６はそれぞれ、Ｒ２の抵抗値を有している。

伝送路５２２及び５２８は、所望の特性インピーダンス及びディレイを有するように設計されるかもしれない。各伝送路のインピーダンスは、以下に説明されるように、種々のファクタに依存しているかもしれない。各伝送路のインピーダンスは、反射を低減するためにＲ２にマッチしているかもしれず、他の考察に起因してＲ２にマッチしていないかもしれない。各伝送路は、所望のディレイを得るために、概ねλ／４の長さを有しているかもしれない。

図５Ｂは、伝送路によってインプリメントされた差動ＬＲポリフェイズフィルタ５３０の設計の模式的な図を示している。ポリフェイズフィルタ５３０は、４つのパス５４０ａ、５４０ｂ、５４０ｃ及び５４０ｄを含んでいる。各パス５４０は、（ｉ）そのパスの入力ノードと出力ノードとの間に走る伝送路５５２、及び（ｉｉ）そのパスの出力ノードとその次のパスの入力ノードとの間に結合された抵抗５５４、とを含んでいる。各伝送路５５２は、概ねλ／４の長さを有し、適切なインピーダンスを有している。各抵抗５５４は、Ｒ２の抵抗値を有している。Ｖinp 信号は入力ノードＸ１及びＸ２に供給され、Ｖinn 信号は入力ノードＸ３及びＸ４に供給される。Ｖout1p 、Ｖout2p 、Ｖout1n 及びＶout2n 信号は、それぞれ出力ノードＹ１、Ｙ２、Ｙ３及びＹ４によって供給される。

図５Ｃは、伝送路によってインプリメントされたＮステージ差動ＬＲポリフェイズフィルタ５３２の設計の模式的な図を示している。ポリフェイズフィルタ５３２は、直列に結合されたＮ個のステージ５３４ａから５３４ｎを含んでいる。各ステージ５３４は、４つのパスを含み、各パスは、図５Ｂで説明されたように結合された伝送路５５２及び抵抗５５４を含んでいる。Ｖinp 信号は、第１のステージ５３４ａの入力ノードＸ１及びＸ２に供給され、Ｖinn 信号は、第１のステージ５３４ａの入力ノードＸ３及びＸ４に供給される。Ｖout1p 、Ｖout2p 、Ｖout1n 及びＶout2n 信号は、それぞれ最後のステージ５３４ｎの出力ノードＹ１、Ｙ２、Ｙ３及びＹ４によって供給される。

ＬＲポリフェイズフィルタ内のインダクタに対する伝送路は、種々のレイアウト及び構成によってインプリメントされるかもしれない。いくつかの例示的なで伝送路のレイアウト及び構成が、以下に説明される。

図６Ａは、伝送路６１０の設計の上面図を示している。この設計において、伝送路６１０は、入力ノードＸ及び出力ノードＹ間の直線内に形成されたコンダクタ（導電体）によってインプリメントされている。コンダクタは、概ねλ／４の長さを有しているかもしれず、所望のインピーダンスを得るために適切な幅を有しているかもしれない。

図６Ｂは、ジグザグパターンを有する伝送路６２０の設計の上面図を示している。この設計において、伝送路６２０は、３つのセクション内において、入力ノードＸ及び出力ノードＹ間で前後にジグザグなコンダクタによってインプリメントされている。コンダクタは、概ねλ／４のトータルの長さを有しているかもしれず、所望のインピーダンスを得るために適切な幅を有しているかもしれない。ターン（turn）の数は、所望の全体のサイズに依存しているかもしれず、より多くのターンは、よりコンパクトなレイアウトとなるかもしれないが、より多くの挿入ロスとなるかもしれない。

図６Ｃは、他のジグザグパターンを有する伝送路６３０の設計の上面図を示している。この設計において、伝送路６３０は、入力ノードＸ及び出力ノードＹ間で横から横にジグザグなコンダクタによってインプリメントされている。コンダクタは、概ねλ／４のトータルの長さを有しているかもしれず、所望のインピーダンスを得るために適切な幅を有しているかもしれない。伝送路は、他のレイアウトによってインプリメントされるかもしれない。

図７Ａは、マイクロストリップ構造によってインプリメントされた伝送路７１０の設計の断面図を示している。この設計において、伝送路７１０は、グラウンドプレーン（ground plane）７１４上に形成されたシグナルコンダクタ７１２によってインプリメントされている。伝送路７１０のインピーダンスは、コンダクタ（導電体）７１２の幅、コンダクタ７１２からグラウンドプレーン７１４までの距離、コンダクタ７１２及びグラウンドプレーン７１４間の絶縁層の誘電率等、によって決定される。伝送路７１０は、マイクロストリップ構造を用いてインプリメントするために単純であるかもしれない。

図７Ｂは、ストリップライン構造によってインプリメントされた伝送路７２０の設計の断面図を示している。この設計において、伝送路７２０は、２つのグラウンドプレーン７２４及び７２６間に形成されたシグナルコンダクタ７２２によってインプリメントされている。伝送路７２０のインピーダンスは、コンダクタ７２２の幅、コンダクタ７２２からグラウンドプレーン７２４及び７２６までの距離、絶縁層の誘電率等、によって決定される。より小さい幅が、ストリップライン構造を有するコンダクタ７２２に用いられるかもしれない。

図７Ｃは、コプレーナ導波路（coplanar waveguide）（ＣＰＷ）構造によってインプリメントされた伝送路７３０の設計の断面図を示している。この設計において、伝送路７３０は、コンダクタ７３２と同じ層上に形成された２つのグラウンドトレース（ground trace）７３４及び７３６間に形成されたシグナルコンダクタ７３２によってインプリメントされている。伝送路７２０のインピーダンスは、コンダクタ７３２の幅、コンダクタ７３２からグラウンドトレース７３４及び７３６までの距離等、によって決定される。ＣＰＷ構造は、コンダクタ７３２の両側面の２つのグラウンドトレース７３４及び７３６により、シグナルコンダクタ７３２に対する良好なアイソレーションを提供することができる。伝送路は、他の構造によってインプリメントされるかもしれない。

図８Ａは、伝送路によってインプリメントされたＬＲポリフェイズフィルタ８３０の設計を示している。この設計において、４分の１波長の４つの伝送路８５２ａ、８５２ｂ、８５２ｃ及び８５２ｄは、それぞれ、図４Ｂの４つのインダクタ４５２ａ、４５２ｂ、４５２ｃ及び４５２ｄをインプリメントしている。４つの抵抗８５４ａ、８５４ｂ、８５４ｃ及び８５４ｄは、それぞれ、図４Ｂの４つの抵抗４５４ａ、４５４ｂ、４５４ｃ及び４５４ｄに対応している。４つの伝送路８５２及び４つの抵抗８５４は、図４Ｂの４つのインダクタ４５２及び４つの抵抗４５４と同様にして、入力ノードＸ１、Ｘ２、Ｘ３及びＸ４と出力ノードＹ１、Ｙ２、Ｙ３及びＹ４との間に結合されている。

図８Ｂは、伝送路によってインプリメントされたＮステージＬＲポリフェイズフィルタ８６０の設計を示している。この設計において、ポリフェイズフィルタ８６０は、Ｎ個のステージを含んでいる。４つの伝送路８６２ａ、８６２ｂ、８６２ｃ及び８６２ｄは、Ｎ個のステージ全てのインダクタをインプリメントし、それぞれ、入力ノードＸ１、Ｘ２、Ｘ３及びＸ４と出力ノードＹ１、Ｙ２、Ｙ３及びＹ４との間に走っている。第１の伝送路８６２ａに対し、最初の４分の１波長セグメントは第１のステージに対するインダクタをイプリメントし、次の４分の１波長セグメントは第２のステージ（図８では図示されていない）に対するインダクタをインプリメントし、最後の４分の１波長セグメントは最後のステージに対するインダクタをイプリメントしている。残りの伝送路８６２のそれぞれは、Ｎ個のステージに対する１つのパス内において、同様にＮ個のインダクタをインプリメントしている。各ステージはさらに、図８Ａの４つの抵抗８５４ａ、８５４ｂ、８５４ｃ及び８５４ｄと同様に結合された４つの抵抗８６４ａ、８６４ｂ、８６４ｃ及び８６４ｄを含んでいる。

図８Ｂに示されるように、高次のＬＲポリフェイズフィルタは、伝送路の４分の１波長セグメントを繰り返すことによって合成されるかもしれない。さらに、ＶＣＯとミキサとの間のＩ及びＱＬＯ信号に対するルーティングトレース（routing trace）は、ＬＲポリフェイズフィルタをインプリメントするために伝送路として用いられるかもしれない。ＬＲポリフェイズフィルタは、それ故、チップ上に効率的にインプリメントされるかもしれない。

ここで説明されたＬＲポリフェイズフィルタは、例えば６０ＧＨｚの高い周波数で、Ｉ及びＱＬＯ信号を発生させるかもしれない。ＬＲポリフェイズフィルタは、インダクタ或いは伝送路によってインプリメントされるかもしれず、それは高い周波数での寄生（parasitic）に敏感でないかもしれない。Ｉ及びＱＬＯ信号に対するルーティングトレースは、伝送路に用いられるかもしれず、ＬＲポリフェイズフィルタは、全ての４分の１波長でクリスクロシング抵抗（criss-crossing resistor）を挿入することによって、容易にインプリメントされるかもしれない。ＬＲポリフェイズフィルタは、高い周波数で所望のパフォーマンスを提供するかもしれない。対照的に、ＲＣポリフェイズフィルタは、典型的には、キャパシタの周波数依存した寄生により、高い周波数で所望のパフォーマンスを示さない。

例示的な設計において、装置は、第１及び第２のパスを含むかもしれないポリフェイズフィルタを備えるかもしれない。第１のパス（例えば、図４Ａのパス４１２、或いは図４Ｂのパス４４０ａ）は、第１の抵抗に結合された第１のインダクタを含むかもしれず、第１の入力信号を受け取り、第１の出力信号を供給するかもしれない。第２のパス（例えば、図４Ａのパス４１４、或いは図４Ｂのパス４４０ｂ）は、第２の抵抗に結合された第２のインダクタを含むかもしれず、第１の入力信号を受け取り、第２の出力信号を供給するかもしれない。第２の出力信号は、選択された周波数（例えば、６０ＧＨｚ或いは他の周波数）で、第１の出力信号からオフセットした（例えば、９０°オフセット）ターゲット位相を有するかもしれない。

図４Ａに示された一設計において、第１のインダクタ（例えば、インダクタ４２２）は、入力ノードＸと第１の出力ノードＹ１との間に結合されているかもしれず、第１の抵抗（例えば、抵抗４２４）は、第１の出力ノードと回路グラウンドとの間に結合されているかもしれず、第２の抵抗（例えば、抵抗４２６）は、入力ノードと第２の出力ノードとの間に結合されているかもしれず、第２のインダクタ（例えば、インダクタ４２８）は、第２の出力ノードと回路グラウンドとの間に結合されているかもしれない。第１の入力信号（例えば、Ｖin）は、入力ノードに適用される（applied）かもしれない。第１及び第２の出力信号（例えば、Ｖout1及びＶout2）は、それぞれ第１及び第２の出力ノードによって供給されるかもしれない。

図４Ｂに示された他の設計において、ポリフェイズフィルタは、さらに第３及び第４のパスを含むかもしれない。第３のパス（例えば、パス４４０ｃ）は、第３の抵抗に結合された第３のインダクタを含むかもしれず、第２の入力信号を受け取り、第３の出力信号を供給するかもしれない。第４のパス（例えば、パス４４０ｄ）は、第４の抵抗に結合された第４のインダクタを含むかもしれず、第２の入力信号を受け取り、第４の出力信号を供給するかもしれない。一設計において、第１、第２、第３及び第４のインダクタは、それぞれ第１、第２、第３及び第４の入力ノードに結合されるかもしれず、それぞれ第１、第２、第３及び第４の出力ノードにさらに結合されるかもしれない。第１、第２、第３及び第４の抵抗は、それぞれ第１、第２、第３及び第４の出力ノードに結合されるかもしれず、それぞれ第２、第３、第４及び第１の入力ノードにさらに結合されるかもしれない。第１の入力信号は、第１及び第２の入力ノードに適用され、第２の入力信号は、第３及び第４の入力ノードに適用されるかもしれない。第１、第２、第３及び第４の出力信号は、それぞれ第１、第２、第３及び第４の出力ノードによって供給されるかもしれない。第１及び第２の入力信号は、差動入力信号のためのものであるかもしれない。第１及び第３の出力信号は、第１の差動出力信号のためのものであるかもしれず、第２及び第４の出力信号は、第２の差動出力信号のためのものであるかもしれない。第１、第２、第３及び第４の出力信号は、位相が９０度ずれている（90°out of phase）かもしれない。

一設計において、各インダクタは、例えば図５Ａ或いは図５Ｂに示された伝送路（transmission line）によってインプリメントされているかもしれない。全てのインダクタに対する伝送路は、マイクロストリップ（例えば、図７Ａに示されるような）、或いはストリップライン（例えば、図７Ｂに示されるような）、或いはコプレーナ導波路（coplanar waveguide）（例えば、図７Ｃに示されるような）、或いは他の伝送路構造によってインプリメントされるかもしれない。各伝送路は、選択された周波数で４分の１波長の長さを有しているかもしれない。伝送路は、発振器から１以上のミキサへのルーティングトレース（routing trace）によって形成されているかもしれない。

一設計において、ポリフェイズフィルタは、例えば図４Ｃ、５Ｃ或いは８Ｂに示されるように、直列に結合された複数のステージを含んでいるかもしれない。各ステージは、第１、第２、第３及び第４のパスを含んでいるかもしれない。第１のステージは、第１及び第２の入力信号を受け取り、最後のステージは、第１、第２、第３及び第４の出力信号を供給するかもしれない。全てのステージの第１のパス内のインダクタは、第１の伝送路（例えば、図８Ｂの伝送路８６２ａ）によってインプリメントされているかもしれない。全てのステージの残りの各パス内のインダクタは、対応する伝送路によってインプリメントされているかもしれない。各インダクタは、例えば図８Ｂに示されるように、１つの伝送路の４分の１波長セグメントによってインプリメントされているかもしれない。

図２に示された一設計において、ＶＣＯは、第１及び第２の入力信号を備えた差動発振器信号（differential oscillator signal）を発生するかもしれない。第１のミキサは、第１及び第３の出力信号を備える差動ＩＬＯ信号によって差動入力ＲＦ信号をダウンコンバートするかもしれず、差動Ｉダウンコンバート信号を供給するかもしれない。第２のミキサは、第２及び第４の出力信号を備える差動ＱＬＯ信号によって差動入力ＲＦ信号をダウンコンバートするかもしれず、差動Ｑダウンコンバート信号を供給するかもしれない。図１に示された他の設計において、第１のミキサは、第１及び第３の出力信号を備える差動ＩＬＯ信号によって、差動Ｉベースバンド信号をアップコンバートするかもしれない。第２のミキサは、第２及び第４の出力信号を備える差動ＱＬＯ信号によって、差動Ｑベースバンド信号をアップコンバートするかもしれない。加算器は、第１及び第２のミキサの出力を加算し、差動アップコンバート信号を供給するかもしれない。

例示的な設計において、無線通信デバイスは、ＶＣＯ、ポリフェイズフィルタ、及び第１及び第２のミキサを備えているかもしれない。ＶＣＯは、第１及び第２の入力信号を備えた差動発振器信号は発生するかもしれない。ポリフェイズフィルタは、差動発振器信号を受け取り、（ｉ）第１及び第３の出力信号を備えた差動ＩＬＯ信号、及び（ｉｉ）第２及び第４の出力信号を備えた差動ＱＬＯ信号、を供給するかもしれない。ポリフェイズフィルタは、第１、第２、第３及び第４のパスを含むかもしれず、各パスは、例えば図４Ｂに示されるように、抵抗に結合されたインダクタを含むかもしれない。第１の入力信号は、第１及び第２のパスに適用されるかもしれず、第２の入力信号は、第３及び第４のパスに適用されるかもしれない。第１、第２、第３及び第４の出力信号は、それぞれ第１、第２、第３及び第４のパスによって供給されるかもしれない。ポリフェイズフィルタは、上述したように、伝送路によってインプリメントされるかもしれない。第１のミキサは、差動ＩＬＯ信号によって、ＲＦとベースバンドとの間で周波数変換を行うかもしれない。第２のミキサは、差動ＱＬＯ信号によって、ＲＦとベースバンドとの間で周波数変換を行うかもしれない。

図９は、ポリフェイズフィルタリングを実行するためのプロセス９００の設計を示している。第１及び第２の入力信号を備える差動発振器信号が、例えばＶＣＯによって発生する（ブロック９１２）。第１の入力信号が、第１の抵抗に結合された第１のインダクタを備える第１のパスを介して通過し、第１の出力信号が得られるかもしれない（ブロック９１４）。第１の入力信号が、第２の抵抗に結合された第２のインダクタを備える第２のパスを介して通過し、第２の出力信号が得られるかもしれない（ブロック９１６）。第２の入力信号が、第３の抵抗に結合された第３のインダクタを備える第３のパスを介して通過し、第３の出力信号が得られるかもしれない（ブロック９１８）。第２の入力信号が、第４の抵抗に結合された第４のインダクタを備える第４のパスを介して通過し、第４の出力信号が得られるかもしれない（ブロック９２０）。４つのパスは、ＬＲポリフェイズフィルタの一部であるかもしれない。第１及び第２の入力信号は、位相が１８０度ずれているかもしれない。第１、第２、第３及び第４の出力信号は、位相が９０°ずれているかもしれない。

一設計において、Ｉ信号パスに対するＲＦ及びベースバンド間の周波数変換が、第１及び第３の出力信号を備える差動ＩＬＯ信号によって実行される（ブロック９２２）。Ｑ信号パスに対するＲＦ及びベースバンド間の周波数変換が、第２及び第４の出力信号を備える差動ＱＬＯ信号によって実行される（ブロック９２４）。

ここで説明されたＬＲポリフェイズフィルタは、ＩＣ、アナログＩＣ、ＲＦＩＣ、ミックス信号ＩＣ、ＡＳＩＣ、プリント回路基板（ＰＣＢ）、エレクトロニクスデバイス等、にインプリメントされるかもしれない。ＬＲポリフェイズフィルタはまた、相補的金属酸化物半導体（ＣＭＯＳ）、ＮチャネルＭＯＳ（ＮＭＯＳ）、ＰチャネルＭＯＳ（ＰＭＯＳ）、バイポーラジャンクショントランジスタ（ＢＪＴ）、バイポーラ−ＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）等のような、種々のＩＣプロセス技術によって製造されるかもしれない。

ここで説明されたＬＲポリフェイズフィルタをインプリメントする装置は、スタンドアローンデバイスであるかもしれず、より大きなデバイスの一部であるかもしれない。デバイスは、（ｉ）スタンドアローンＩＣ、（ｉｉ）データ及び／又はインストラクションを記憶するためのメモリＩＣを含むかもしれない１以上のＩＣのセット、（ｉｉｉ）ＲＦ受信機（ＲＦＲ）或いはＲＦ送信機／受信機（ＲＴＲ）のようなＲＦＩＣ、（ｉｖ）モバイルステーションモデム（ＭＳＭ）のようなＡＳＩＣ、（ｖ）他のデバイス内に埋め込まれる（embedded）かもしれないモジュール、（ｖｉ）受信機、セルラー電話、無線デバイス、ハンドセット、或いはモバイルユニット、（ｖｉｉ）等々、であるかもしれない。

１以上の例示的な設計において、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、或いはそれらの任意の組合せでインプリメントされるかもしれない。ソフトウェアでインプリメントする場合、機能は、１以上の命令又はコードとして、コンピュータ可読媒体上に記憶されるか、或いはコンピュータ可読媒体を介して伝達されるかもしれない。コンピュータ可読媒体は、コンピュータ記憶媒体と、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む通信媒体との両方を含む。記憶媒体は、コンピュータによってアクセスできる任意の利用可能な媒体であるかもしれない。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ、もしくは他の光学ディスク記憶、磁気ディスク記憶、もしくは他の磁気記憶デバイス、又は、命令もしくはデータ構造の形態の所望のプログラムコードを運搬または記憶するために使用でき、コンピュータによってアクセスできる他の任意の媒体を備えることができる。さらに、任意の接続は、コンピュータ可読媒体と適切に呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、又は他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、又は赤外線、無線、及びマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。ここで使用されるディスク（disk）及びディスク（disc）は、コンパクトディスク（ＣＤ）、レーザディスク、光学ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク及びブルーレイディスクを含み、ディスク（disk）は通常、データを磁気的に再生し、ディスク（disc）は、データをレーザで光学的に再生する。上記の組合せもまた、コンピュータ可読媒体の範囲内に含まれるべきである。

本開示の前述の説明は、当業者が本開示を実施または使用できるようにするために提供される。本開示に対する種々の変更は、当業者に容易に明らかになり、ここで定義された包括的な原理は、本開示の範囲から逸脱することなく、他の変更に適用されるかもしれない。それ故、本開示は、ここで説明された例及び設計に限定されることは意図されておらず、ここで開示された原理および新規な特徴に矛盾しない最も広い範囲を与えられるべきものである。

Claims (30)

1. 第１の抵抗に結合された第１のインダクタを備え、第１の入力信号を受け取り、第１の出力信号を供給する第１のパスと、
   第２の抵抗に結合された第２のインダクタを備え、前記第１の入力信号を受け取り、第２の出力信号を供給する第２のパスであって、前記第２の出力信号が選択された周波数で前記第１の出力信号からオフセットしたターゲット位相を有する第２のパスと、
   を備えたポリフェイズフィルタ
   を備えた装置。
2. 前記第１のインダクタは入力ノードと第１の出力ノードとの間に結合され、前記第１の抵抗は前記第１の出力ノードと回路グラウンドとの間に結合され、前記第２の抵抗は前記入力ノードと第２の出力ノードとの間に結合され、前記第２のインダクタは前記第２の出力ノードと回路グラウンドとの間に結合され、前記第１の入力信号は前記入力ノードに適用され、前記第１及び第２の出力信号はそれぞれ前記第１及び第２の出力ノードによって供給される
   請求項１の装置。
3. 前記ポリフェイズフィルタは、
   第３の抵抗に結合された第３のインダクタを備え、第２の入力信号を受け取り、第３の出力信号を供給する第３のパスと、
   第４の抵抗に結合された第４のインダクタを備え、前記第２の入力信号を受け取り、第４の出力信号を供給する第４のパスと、
   をさらに備えた請求項１の装置。
4. 前記第１及び第２の入力信号は差動入力信号のためのものであり、前記第１及び第３の出力信号は第１の差動出力信号のためのものであり、前記第２及び第４の出力信号は第２の差動出力信号のためのものであり、前記第１、第２、第３及び第４の出力信号は位相が９０度ずれている
   請求項３の装置。
5. 前記第１、第２、第３及び第４のインダクタは、それぞれ第１、第２、第３及び第４の入力ノードに結合され、且つそれぞれ第１、第２、第３及び第４の出力ノードにさらに結合され、
   前記第１、第２、第３及び第４の抵抗は、それぞれ第１、第２、第３及び第４の出力ノードに結合され、且つそれぞれ第２、第３、第４及び第１の入力ノードにさらに結合され、
   前記第１の入力信号は前記第１及び第２の入力ノードに適用され、前記第２の入力信号は前記第３及び第４の入力ノードに適用され、
   前記第１、第２、第３及び第４の出力信号は、それぞれ前記第１、第２、第３及び第４の出力ノードによって供給される
   請求項３の装置。
6. 前記ポリフェイズフィルタは、直列に結合された複数のステージを備え、各ステージが前記第１、第２、第３及び第４のパスを備え、
   第１のステージが前記第１及び第２の入力信号を受け取り、最後のステージが前記第１、第２、第３及び第４の出力信号を供給する
   請求項３の装置。
7. 前記第１のインダクタは第１の伝送路によってインプリメントされ、前記第２のインダクタは第２の伝送路によってインプリメントされる
   請求項１の装置。
8. 前記第１及び第２の伝送路は、マイクロストリップによってインプリメントされている
   請求項７の装置。
9. 前記第１及び第２の伝送路は、ストリップラインによってインプリメントされている
   請求項７の装置。
10. 前記第１及び第２の伝送路は、コプレーナ導波路によってインプリメントされている
    請求項７の装置。
11. 各伝送路は、選択された周波数で４分の１波長の長さを有している
    請求項７の装置。
12. 前記第１、第２、第３及び第４のインダクタは、それぞれ第１、第２、第３及び第４の伝送路によってインプリメントされる
    請求項３の装置。
13. 前記第１、第２、第３及び第４の伝送路は、発振器から少なくとも１つのミキサへのルーティングトレース（routing trace）によって形成されている
    請求項１２の装置。
14. 前記複数のステージにおける前記第１のパス内のインダクタは、第１の伝送路によってインプリメントされ、
    前記複数のステージにおける前記第２のパス内のインダクタは、第２の伝送路によってインプリメントされ、
    前記複数のステージにおける前記第３のパス内のインダクタは、第３の伝送路によってインプリメントされ、
    前記複数のステージにおける前記第４のパス内のインダクタは、第４の伝送路によってインプリメントされ、
    各インダクタは、１つの伝送路の４分の１波長セグメントによってインプリメントされている
    請求項６の装置。
15. 前記第１及び第２の入力信号を備えた差動発振器信号を発生する電圧制御発振器（ＶＣＯ）をさらに備えた
    請求項３の装置。
16. 前記第１及び第３の出力信号を備えた差動同相（inphase）（Ｉ）ローカルオシレータ（ＬＯ）信号によって、差動入力無線周波数（ＲＦ）信号をダウンコンバートし、差動Ｉダウンコンバート信号（differential I downconverted signal）を供給する第１のミキサと、
    前記第２及び第４の出力信号を備えた差動直交（quadrature）（Ｑ）ＬＯ信号によって、差動入力ＲＦ信号をダウンコンバートし、差動Ｑダウンコンバート信号（differential Q downconverted signal）を供給する第２のミキサと、
    をさらに備えた請求項３の装置。
17. 前記第１及び第３の出力信号を備える差動Ｉローカルオシレータ（ＬＯ）信号（differential I local oscillator (LO) signal）によって差動同相（Ｉ）ベースバンド信号をアップコンバートする第１のミキサと、
    前記第２及び第４の出力信号を備える差動ＱＬＯ信号によって差動直交（Ｑ）ベースバンド信号をアップコンバートする第２のミキサと、
    前記第１及び第２のミキサの出力を加算し、差動アップコンバート信号（differential upconverted signal）を供給する加算器と、
    をさらに備えた請求項３の装置。
18. 前記選択された周波数は、６０ギガヘルツ（ＧＨｚ）帯内である
    請求項１の装置。
19. 第１の抵抗に結合された第１のインダクタを備え、第１の入力信号を受け取り、第１の出力信号を供給する第１のパスと、
    第２の抵抗に結合された第２のインダクタを備え、前記第１の入力信号を受け取り、第２の出力信号を供給する第２のパスであって、前記第２の出力信号が選択された周波数で前記第１の出力信号からオフセットしたターゲット位相を有する第２のパスと、
    を備えたポリフェイズフィルタ
    を備えた集積回路。
20. 前記ポリフェイズフィルタは、
    第３の抵抗に結合された第３のインダクタを備え、第２の入力信号を受け取り、第３の出力信号を供給する第３のパスと、
    第４の抵抗に結合された第４のインダクタを備え、前記第２の入力信号を受け取り、第４の出力信号を供給する第４のパスと、
    をさらに備えた請求項１９の集積回路。
21. 前記第１のインダクタは第１の伝送路によってインプリメントされ、前記第２のインダクタは第２の伝送路によってインプリメントされる
    請求項１９の集積回路。
22. 前記第１、第２、第３及び第４のインダクタは、それぞれ第１、第２、第３及び第４の伝送路によってインプリメントされる
    請求項２０の集積回路。
23. 第１及び第２の入力信号を備えた差動発振器信号は発生する電圧制御発振器（ＶＣＯ）と、
    前記差動発振器信号を受け取り、第１及び第３の出力信号を備えた差動同相（Ｉ）ローカルオシレータ（ＬＯ）信号と第２及び第４の出力信号を備えた差動直交（Ｑ）ＬＯ信号とを供給し、各パスが抵抗に結合されたインダクタを備える第１、第２、第３及び第４のパスを備えたポリフェイズフィルタであって、前記第１の入力信号が前記第１及び第２のパスに適用され、前記第２の入力信号が前記第３及び第４のパスに適用され、前記第１、第２、第３及び第４の出力信号がそれぞれ前記第１、第２、第３及び第４のパスによって供給されるポリフェイズフィルタと、
    差動ＩＬＯ信号によって無線周波数（ＲＦ）とベースバンドとの間で周波数変換を行う第１のミキサと、
    差動ＱＬＯ信号によってＲＦとベースバンドとの間で周波数変換を行う第２のミキサと、
    を備えた無線通信デバイス。
24. 前記第１、第２、第３及び第４のインダクタは、それぞれ第１、第２、第３及び第４の伝送路によってインプリメントされる
    請求項２３の無線通信デバイス。
25. 前記第１及び第２のミキサは、前記無線デバイス内の受信機内のダウンコンバータのためのものである
    請求項２３の無線通信デバイス。
26. 前記第１及び第２のミキサは、前記無線デバイス内の送信機内のアップコンバータのためのものである
    請求項２３の無線通信デバイス。
27. 第１の抵抗に結合された第１のインダクタを備えた第１のパスを介して第１の入力信号を通過させて第１の出力信号を得ることと、
    第２の抵抗に結合された第２のインダクタを備えた第２のパスを介して前記第１の入力信号を通過させて第２の出力信号を得ることであって、前記第２の出力信号が選択された周波数で前記第１の出力信号からオフセットしたターゲット位相を有することと、
    を備えたポリフェイズフィルタリングを行う方法。
28. 第３の抵抗に結合された第３のインダクタを備えた第３のパスを介して第２の入力信号を通過させて第３の出力信号を得ることと、
    第４の抵抗に結合された第４のインダクタを備えた第４のパスを介して前記第２の入力信号を通過させて第４の出力信号を得ることであって、前記第１及び第２の入力信号は位相が１８０度ずれ、前記第１、第２、第３及び第４の出力信号は位相が９０度ずれていることと、
    をさらに備えた請求項２７の方法。
29. 前記第１及び第２の入力信号を備えた差動発振器信号を発生することをさらに備えた
    請求項２８の方法。
30. 第１及び第３の出力信号を備えた差動Ｉローカルオシレータ（ＬＯ）信号によって、同相（Ｉ）信号パスに対する無線周波数（ＲＦ）とベースバンドとの間の周波数変換を行うことと、
    第２及び第４の出力信号を備えた差動ＱＬＯ信号によって、直交（Ｑ）信号パスに対するＲＦとベースバンドとの間の周波数変換を行うことと、
    をさらに備えた請求項２８の方法。

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