JP2013257545A - 画素回路、表示装置および電子機器 - Google Patents
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Abstract
【解決手段】スイッチを介して入力されたソース信号線の電位を記憶するメモリと、メモリの一方の出力がゲートに入力される第1のトランジスタと、メモリの他方の出力がゲートに入力される第2のトランジスタと、第1のトランジスタのソースまたはドレインの一方および第2のトランジスタのソースまたはドレインの一方と電気的に接続する表示素子と、第1のトランジスタのソースまたはドレインの他方および第2のトランジスタのソースまたはドレインの他方と電気的に接続する電源線と、表示素子と電気的に接続された対向電源と、を有する構成にする。
【選択図】図1
Description
本実施の形態では、本発明の一態様の画素回路の一例について図1を用いて説明する。図1(A)は、画素回路の基本的な概念図である。
本実施の形態では、本発明の他の一態様の画素回路の一例について図2を用いて説明する。図2は、画素回路の構成である。
実施の形態2で用いた画素回路を用いた表示装置において、各画素が取りうる状態は、トランジスタ214およびトランジスタ215が共に導通する状態と、共に非導通となる状態の2つである。この状態では、画素は0%(黒)、あるいは100%(例えば白)の2階調しか取ることができず、灰色のような中間階調の表示ができない。本実施の形態では、時間階調方式を併用して中間階調の表示を行う方法の一例を、図6を用いて説明する。
本実施の形態では、本発明の一態様である画素回路を備える表示装置の例について図8乃至図11を用いて説明する。
本実施の形態では、実施の形態4の表示装置を用いて構成されるパネルを筐体に備える電子機器の例について、図12を用いて説明する。
12 ソース信号線
13 電源線
14 対向電源
15 スイッチ
16 トランジスタ
17 表示素子
101 ゲート信号線
102 ソース信号線
103 電源線
104 対向電源
105 スイッチ
106 メモリ
107 トランジスタ
108 トランジスタ
109 表示素子
201 ゲート信号線
202 ゲート信号線
203 ソース信号線
204 電源線
205 電源線
206 電源線
207 トランジスタ
208 トランジスタ
209 トランジスタ
210 トランジスタ
211 トランジスタ
212 トランジスタ
213 トランジスタ
214 トランジスタ
215 トランジスタ
216 表示素子
217 対向電源
220 メモリ
221 時点
222 時点
223 時点
224 時点
301 フレーム期間
302 サブフレーム期間
303 サブフレーム期間
304 サブフレーム期間
305 サブフレーム期間
411 クロック信号入力端子
412 スタートパルス信号入力端子
413 データ信号入力端子
414 アノード端子
415 カソード端子
416 グランド端子
421 保護回路
422 ESD保護回路
423 ESD保護回路
431 バッファ回路
432 バッファ回路
440 制御回路
450 信号変換回路
451 シフトレジスタ
452 サンプルホールド回路
461 ソースドライバ
462 ゲートドライバ
470 画素回路
480 デジタル/アナログ信号変換回路
500a 端子部
500b 周辺回路部
500c 画素部
501 トランジスタ
502 トランジスタ
503 容量素子
504 トランジスタ
510 基板
511 下地膜
516 絶縁膜
517 絶縁膜
518 導電膜
521 絶縁膜
522 絶縁膜
523 導電膜
524 絶縁膜
526 発光層
527 導電膜
530 基板
531 着色層
532 絶縁膜
540 充填材
543 導電膜
544 導電膜
545 絶縁膜
550 シール材
551 異方性導電膜
552 フレキシブルプリント基板
563 絶縁膜
570 液晶層
1011 筐体
1012 パネル
1013 ボタン
1014 スピーカー
1021a 筐体
1021b 筐体
1022a パネル
1022b パネル
1023 軸部
1024 ボタン
1025 接続端子
1026 記録媒体挿入部
1027 スピーカー
1031 筐体
1032 パネル
1033 ボタン
1034 スピーカー
1035 甲板部
1041 筐体
1042 パネル
1043 支持台
1044 ボタン
1045 接続端子
1046 スピーカー
Claims (6)
- 第1の配線と、
前記第1の配線と電気的に接続されたスイッチと、
前記スイッチを駆動するための第2の配線と、
前記スイッチを介して入力された前記第1の配線の電位を記憶するメモリと、
前記メモリの一方の出力がゲートに入力される第1のトランジスタと、
前記メモリの他方の出力がゲートに入力される第2のトランジスタと、
前記第1のトランジスタのソースまたはドレインの一方、および前記第2のトランジスタのソースまたはドレインの一方と電気的に接続する表示素子と、
前記第1のトランジスタのソースまたはドレインの他方、および前記第2のトランジスタのソースまたはドレインの他方と電気的に接続する第3の配線と、
前記表示素子と電気的に接続された対向電源と、を有し、
前記第1のトランジスタの極性は、前記第2のトランジスタの極性と異なり、
前記メモリの他方の出力は、前記メモリの一方の出力の反転出力である画素回路。 - 第1の配線と、
前記第1の配線の電位がゲートに入力されることにより制御される第1のトランジスタと、
前記第1の配線の電位の画素への入力を制御するための第2のトランジスタと、
前記第2のトランジスタのゲートと電気的に接続する第2の配線と、
前記第2のトランジスタを介して入力された前記第1の配線の電位を記憶するメモリと、
前記メモリと電気的に接続する第3の配線、第4の配線および第5の配線と、
前記メモリと電気的に接続する第3のトランジスタおよび第4のトランジスタと、
前記第3のトランジスタのソースまたはドレインの一方、および前記第4のトランジスタのソースまたはドレインの一方と電気的に接続する表示素子と、
前記第3のトランジスタのソースまたはドレインの他方、および前記第4のトランジスタのソースまたはドレインの他方と電気的に接続する第6の配線と、
前記表示素子と電気的に接続する対向電源と、を有し、
前記メモリは、第5のトランジスタ、第6のトランジスタ、第7のトランジスタ、第8のトランジスタおよび第9のトランジスタを含み、
前記第1のトランジスタのソースまたはドレインの一方は、前記第3の配線と電気的に接続し、
前記第1のトランジスタのソースまたはドレインの他方は、前記第2のトランジスタのソースまたはドレインの一方と電気的に接続し、
前記第2のトランジスタのソースまたはドレインの他方は、前記第4のトランジスタのゲート、前記第5のトランジスタのソースまたはドレインの一方、前記第6のトランジスタのソースまたはドレインの一方、前記第8のトランジスタのゲートおよび前記第9のトランジスタのゲートと電気的に接続し、
前記第5のトランジスタのソースまたはドレインの他方は、前記第5の配線と電気的に接続し、
前記第5のトランジスタのゲートは、前記第3のトランジスタのゲート、前記第6のトランジスタのゲート、前記第8のトランジスタのソースまたはドレインの一方および前記第9のトランジスタのソースまたはドレインの一方と電気的に接続し、
前記第6のトランジスタのソースまたはドレインの他方は、前記第7のトランジスタのソースまたはドレインの一方と電気的に接続し、
前記第7のトランジスタのゲートは、前記第2の配線と電気的に接続し、
前記第4の配線は、前記第7のトランジスタのソースまたはドレインの他方および前記第9のトランジスタのソースまたはドレインの他方と電気的に接続し、
前記第8のトランジスタのソースまたはドレインの他方は、前記第3の配線と電気的に接続し、
前記第3のトランジスタの極性は、前記第4のトランジスタの極性と異なる画素回路。 - 請求項2に記載の画素回路において、
前記第3の配線または第4の配線の一方は、正の電源線であり、
前記第3の配線または第4の配線の他方は、0Vまたは負の電源線である画素回路。 - 請求項2または請求項3に記載の画素回路において、
前記第1のトランジスタ、前記第2のトランジスタ、前記第5のトランジスタおよび前記第8のトランジスタの極性は、前記第3のトランジスタの極性と同じであり、
前記第6のトランジスタ、前記第7のトランジスタおよび前記第9のトランジスタの極性は、前記第4のトランジスタの極性と同じである画素回路。 - 請求項1乃至請求項4のいずれか一に記載の画素回路を用いて構成される表示装置。
- 請求項5に記載の表示装置を用いて構成されるパネルを具備する電子機器。
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