JP2013257545A - 画素回路、表示装置および電子機器 - Google Patents

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Abstract

【課題】表示素子に順方向／逆方向の電圧印加、または電流供給を可能にし、かつ、画素周辺の駆動回路の消費電力を低減する。
【解決手段】スイッチを介して入力されたソース信号線の電位を記憶するメモリと、メモリの一方の出力がゲートに入力される第１のトランジスタと、メモリの他方の出力がゲートに入力される第２のトランジスタと、第１のトランジスタのソースまたはドレインの一方および第２のトランジスタのソースまたはドレインの一方と電気的に接続する表示素子と、第１のトランジスタのソースまたはドレインの他方および第２のトランジスタのソースまたはドレインの他方と電気的に接続する電源線と、表示素子と電気的に接続された対向電源と、を有する構成にする。
【選択図】図１

Description

本発明は、画素回路に関する。また、当該画素回路が適用された表示装置、電子機器に関する。
フラットパネル型の表示装置としては、液晶表示装置を始めとして、自発光型の素子、例えば有機発光ダイオード（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、有機ＥＬ素子、エレクトロルミネッセンス（ＥＬ：Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子などともいう）や、電気泳動素子等のように、メモリ性を有する表示素子を用いた表示装置等が注目を集めており、次第に実用デバイスとして市場に登場し始めている。
また、電圧の印加または電流の供給により発光、発色を呈する素子を用いて映像の表示を行う画像表示装置において、静止画像の表示の際、連続的な画面のリフレッシュによる電力の消費を抑制するため、画素内部にメモリを配置したものがあり、一度画面上で静止画像の表示が完結すれば、その後は画素内部のメモリが各々の表示情報を保持できるため、リフレッシュ動作が不要となり、画素周辺の駆動回路の動作を停止することができ、消費電力を低減することができる（特許文献１）。
特開２００２−２３７０５号公報
画像の消去や素子の劣化抑制等を目的として、通常の発光、発色時とは逆方向の電圧印加、電流供給が必要となる場合がある。例えば、表示素子を挟んで配置される一対の電極に印加する電圧または電流の向きを逆にすることで行われる。このような電圧または電流の制御は、トランジスタを電源と表示素子の一方の電極との間に設けることにより実現している。
トランジスタの駆動制御は、ゲート電極に印加される電位と、ソース電極に印加される電位との電位差（ゲート・ソース間電圧）によって行われるが、表示素子に印加される電圧または電流を安易に逆にすると、ゲート・ソース間電圧が設計時に想定した値と異なる状態を取る場合が生じるため、所望の逆方向の電圧印加または逆方向の電流供給ができない問題がある。
ここで、図７（Ａ）に示す画素回路を用いて上記の問題を説明する。図７（Ａ）に示す画素回路は、映像信号を入力するためのソース信号線１２と、映像信号の画素への入力を制御するためのスイッチ１５と、スイッチ１５を駆動するためのゲート信号線１１と、スイッチ１５を介して画素に入力される映像信号がゲートに入力され、当該信号に基づいて電源線１３から電圧の印加または電流の供給を行うトランジスタ１６と、トランジスタ１６のソースまたはドレインの一方に接続された表示素子１７と、トランジスタ１６のソースまたはドレインの他方に接続され、表示素子１７にトランジスタ１６を介して電圧の印加または電流の供給を行うための電源線１３と、対向電源１４と、を有する。また、スイッチ１５は、トランジスタを用いている。なお、電源線に与えられる電位に関して対向電位を与える電源を、対向電源と呼ぶ。
図７（Ｂ）において、トランジスタ１６を介して表示素子１７に１０Ｖ程度の電圧を印加している様子を示しているが、このとき、トランジスタ１６をｐチャネル型のトランジスタで構成することで、ゲート・ソース間電圧は、図示しているＶＧＳで決定する。ここで、本明細書の「ＶＧＳ」とは、ソース電極の電位を基準としたときの、ゲート電極の電位とソース電極の電位の差をいう。
一方、図７（Ｃ）に示すように図７（Ｂ）と同じ構成で表示素子１７に逆方向の電圧を印加する場合、電源線１３と、対向電源１４の電位が逆転するため、トランジスタ１６のゲート・ソース間電圧は、図示しているＶＧＳで決定する。ソース側の電位がほぼ０Ｖとなるため、トランジスタ１６のゲートに入力される０Ｖの信号と十分な電位差が取れず、逆方向の電流を十分に流せない。また、トランジスタ１６の極性を逆に（ｎチャネル型のトランジスタで構成）しても、いずれかの方向の電流を十分に流せないことは明白である。
上記の課題を鑑み、本発明の一態様は、表示素子に順方向／逆方向の電圧印加、または電流供給を可能にし、かつ、画素周辺の駆動回路の消費電力を低減することを目的の一とする。
本発明の一態様は、第１の配線と、第１の配線と電気的に接続されたスイッチと、スイッチを駆動するための第２の配線と、スイッチを介して入力された第１の配線の電位を記憶するメモリと、メモリの一方の出力がゲートに入力される第１のトランジスタと、メモリの他方の出力がゲートに入力される第２のトランジスタと、第１のトランジスタのソースまたはドレインの一方、および第２のトランジスタのソースまたはドレインの一方と電気的に接続する表示素子と、第１のトランジスタのソースまたはドレインの他方、および第２のトランジスタのソースまたはドレインの他方と電気的に接続する第３の配線と、表示素子と電気的に接続された対向電源と、を有し、第１のトランジスタの極性は、第２のトランジスタの極性と異なり、メモリの他方の出力は、メモリの一方の出力の反転出力である画素回路である。
また、本発明の他の一態様は、第１の配線と、第１の配線の電位がゲートに入力されることにより制御される第１のトランジスタと、第１の配線の電位の画素への入力を制御するための第２のトランジスタと、第２のトランジスタのゲートと電気的に接続する第２の配線と、第２のトランジスタを介して入力された第１の配線の電位を記憶するメモリと、メモリと電気的に接続する第３の配線、第４の配線および第５の配線と、メモリと電気的に接続する第３のトランジスタおよび第４のトランジスタと、第３のトランジスタのソースまたはドレインの一方、および第４のトランジスタのソースまたはドレインの一方と電気的に接続する表示素子と、第３のトランジスタのソースまたはドレインの他方、および第４のトランジスタのソースまたはドレインの他方と電気的に接続する第６の配線と、表示素子と電気的に接続する対向電源と、を有し、メモリは、第５のトランジスタ、第６のトランジスタ、第７のトランジスタ、第８のトランジスタおよび第９のトランジスタを含み、第１のトランジスタのソースまたはドレインの一方は、第３の配線と電気的に接続し、第１のトランジスタのソースまたはドレインの他方は、第２のトランジスタのソースまたはドレインの一方と電気的に接続し、第２のトランジスタのソースまたはドレインの他方は、第４のトランジスタのゲート、第５のトランジスタのソースまたはドレインの一方、第６のトランジスタのソースまたはドレインの一方、第８のトランジスタのゲートおよび第９のトランジスタのゲートと電気的に接続し、第５のトランジスタのソースまたはドレインの他方は、第５の配線と電気的に接続し、第５のトランジスタのゲートは、第３のトランジスタのゲート、第６のトランジスタのゲート、第８のトランジスタのソースまたはドレインの一方および第９のトランジスタのソースまたはドレインの一方と電気的に接続し、第６のトランジスタのソースまたはドレインの他方は、第７のトランジスタのソースまたはドレインの一方と電気的に接続し、第７のトランジスタのゲートは、第２の配線と電気的に接続し、第４の配線は、第７のトランジスタのソースまたはドレインの他方および第９のトランジスタのソースまたはドレインの他方と電気的に接続し、第８のトランジスタのソースまたはドレインの他方は、第３の配線と電気的に接続し、第３のトランジスタの極性は、第４のトランジスタの極性と異なる画素回路である。
また、上記構成において、第３の配線または第４の配線の一方は、正の電源線であり、第３の配線または第４の配線の他方は、０Ｖまたは負の電源線である。
また、上記構成において、第１のトランジスタ、第２のトランジスタ、第５のトランジスタおよび第８のトランジスタの極性は、第３のトランジスタの極性と同じであり、第６のトランジスタ、第７のトランジスタおよび第９のトランジスタの極性は、第４のトランジスタの極性と同じである。
また、本発明の他の一態様は、上記構成の画素回路を用いて構成される表示装置である。
また、本発明の他の一態様は、上記の表示装置を用いて構成されるパネルを具備する電子機器である。
本発明の一態様により、表示素子に順方向／逆方向の電圧印加、または電流供給を可能にし、かつ、画素周辺の駆動回路の消費電力を低減することができる。
本発明の一態様の、画素回路を説明する図。 本発明の一態様の、画素回路を説明する図。 本発明の一態様の、画素回路の動作例を説明するタイミングチャート。 本発明の一態様の、画素回路の動作例を説明する図。 本発明の一態様の、画素回路の動作例を説明する図。 時間階調方式を説明する図。 従来の画素回路を説明する図。 表示装置の構成例を説明する図。 表示装置の構成例を説明する図。 表示装置の構成例を説明する図。 表示装置の構成例を説明する図。 電子機器の例を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れかえて用いることができるものとする。
「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。
図面等において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものである。
（実施の形態１）
本実施の形態では、本発明の一態様の画素回路の一例について図１を用いて説明する。図１（Ａ）は、画素回路の基本的な概念図である。
図１（Ａ）に示す画素回路は、画素に映像信号を入力するためのソース信号線１０２と、映像信号の画素への入力を制御するためのスイッチ１０５と、スイッチ１０５を駆動するためのゲート信号線１０１と、スイッチ１０５を介して画素に入力される映像信号を記憶するメモリ１０６と、メモリ１０６の一方の出力がゲートに入力されるトランジスタ１０７と、メモリ１０６の他方の出力がゲートに入力されるトランジスタ１０８と、トランジスタ１０７のソースまたはドレインの一方、およびトランジスタ１０８のソースまたはドレインの一方と電気的に接続する表示素子１０９と、トランジスタ１０７のソースまたはドレインの他方、およびトランジスタ１０８のソースまたはドレインの他方と電気的に接続する電源線１０３と、表示素子１０９と電気的に接続された対向電源１０４と、を有する構成となっている。また、スイッチ１０５は、トランジスタを用いている。
また、トランジスタ１０７はｎチャネル型のトランジスタ、トランジスタ１０８はｐチャネル型のトランジスタで構成されている。
図１（Ａ）に示した画素回路の動作の詳細について図１（Ｂ）および図１（Ｃ）を用いて説明する。
まず、メモリ１０６に映像信号が保持されるまでの動作について説明する。
ゲート信号線１０１から出力される信号により、スイッチ１０５が導通すると、ソース信号線１０２からスイッチ１０５を介して入力される映像信号は、メモリ１０６に記憶される。
メモリ１０６は、記憶した映像信号をスイッチ１０５が非導通状態になった後も保持することができる。
次に、図１（Ｂ）に示すように、電源線１０３に１０Ｖ、対向電源１０４に０Ｖを印加し、表示素子１０９に電圧を印加する場合、または電源線１０３から対向電源１０４に向かう電流を供給する場合を考える。
ソース信号線１０２より、当該画素を発光ないしは発色させる信号が入力されると、メモリ１０６は、入力された映像信号にしたがって、端子ＱからＬレベル電位を示す０Ｖ、端子ＱｂからＨレベル電位を示す１０Ｖを出力する。端子ＱからのＬレベル電位はトランジスタ１０８のゲートに入力され、端子ＱｂからのＨレベル電位はトランジスタ１０７のゲートに入力される。
この時、トランジスタ１０７はｎチャネル型のトランジスタ、トランジスタ１０８はｐチャネル型のトランジスタであるので、各々のＶＧＳは図示の通りに規定される。トランジスタ１０７においては、ゲートに入力されている１０Ｖに対して、ソースの電位はほぼ１０Ｖ近傍まで上昇するため、ＶＧＳは、ほぼ０Ｖとなる。トランジスタ１０８においては、ゲートに入力されている０Ｖに対して、ソースの電位は電源線１０３の１０Ｖに等しく、ＶＧＳは−１０Ｖとなる。したがって、表示素子１０９に流れる電流の供給は、トランジスタ１０８が支配的となる。
次に、図１（Ｃ）に示すように、電源線１０３に０Ｖ、対向電源１０４に１０Ｖを印加し、表示素子１０９に、前述した図１（Ｂ）とは逆の電圧を印加する場合、または対向電源１０４から電源線１０３に向かう電流を供給する場合を考える。
映像信号の入力、およびそれに伴うメモリ１０６の動作については前述と同様に行われる。
この時、トランジスタ１０７およびトランジスタ１０８のＶＧＳは図示の通りに規定される。前述した図１（Ｂ）とは電源線１０３、対向電源１０４に印加されている電位が反転しているので、トランジスタ１０７においては、ゲートに入力されている１０Ｖに対して、ソースの電位は電源線１０３の０Ｖに等しく、ＶＧＳは１０Ｖとなる。トランジスタ１０８においては、ゲートに入力されている０Ｖに対して、ソースの電位はほぼ０Ｖ近傍まで下降するため、ＶＧＳは、ほぼ０Ｖとなる。したがって、表示素子１０９に流れる電流の供給は、トランジスタ１０７が支配的となる。
以上により、いずれの場合にも、トランジスタ１０７、トランジスタ１０８で正常に導通状態をとれるいずれか一方を支配的にして、表示素子１０９に順方向／逆方向の電圧を印加、または電流を供給することができる。また、画素内部のメモリ１０６が各々の表示情報を保持できるため，リフレッシュ動作が不要となり、画素周辺の駆動回路の動作を停止することができ、消費電力を低減することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の他の一態様の画素回路の一例について図２を用いて説明する。図２は、画素回路の構成である。
図２に示す画素回路は、画素に映像信号を入力するためのソース信号線２０３と、ソース信号線２０３の電位がゲートに入力されることにより制御されるトランジスタ２０７と、ソース信号線２０３の電位の画素への入力を制御するためのトランジスタ２０８と、トランジスタ２０８のゲートと電気的に接続するゲート信号線２０１と、トランジスタ２０８を介して画素に入力される映像信号を記憶するメモリ２２０と、メモリ２２０と電気的に接続する電源線２０４、電源線２０５およびゲート信号線２０２と、メモリ２２０と電気的に接続するトランジスタ２１４およびトランジスタ２１５と、トランジスタ２１４のソースまたはドレインの一方、およびトランジスタ２１５のソースまたはドレインの一方と電気的に接続する表示素子２１６と、トランジスタ２１４のソースまたはドレインの他方、およびトランジスタ２１５のソースまたはドレインの他方と電気的に接続する電源線２０６と、表示素子２１６と電気的に接続する対向電源２１７と、を有する構成となっている。
また、メモリ２２０は、トランジスタ２０９、トランジスタ２１０、トランジスタ２１１、トランジスタ２１２およびトランジスタ２１３を含む。
各構成の接続関係は、次のようになっている。トランジスタ２０７のソースまたはドレインの一方は、電源線２０４と電気的に接続し、トランジスタ２０７のソースまたはドレインの他方は、トランジスタ２０８のソースまたはドレインの一方と電気的に接続し、トランジスタ２０８のソースまたはドレインの他方は、トランジスタ２１５のゲート、トランジスタ２０９のソースまたはドレインの一方、トランジスタ２１０のソースまたはドレインの一方、トランジスタ２１２のゲートおよびトランジスタ２１３のゲートと電気的に接続し、トランジスタ２０９のソースまたはドレインの他方は、ゲート信号線２０２と電気的に接続し、トランジスタ２０９のゲートは、トランジスタ２１４のゲート、トランジスタ２１０のゲート、トランジスタ２１２のソースまたはドレインの一方、およびトランジスタ２１３のソースまたはドレインの一方と電気的に接続し、トランジスタ２１０のソースまたはドレインの他方は、トランジスタ２１１のソースまたはドレインの一方と電気的に接続し、トランジスタ２１１のゲートは、ゲート信号線２０１と電気的に接続し、電源線２０５は、トランジスタ２１１のソースまたはドレインの他方、およびトランジスタ２１３のソースまたはドレインの他方と電気的に接続し、トランジスタ２１２のソースまたはドレインの他方は、電源線２０４と電気的に接続している。
また、トランジスタ２０７、トランジスタ２０８、トランジスタ２０９、トランジスタ２１２およびトランジスタ２１４はｎチャネル型のトランジスタで構成され、トランジスタ２１０、トランジスタ２１１、トランジスタ２１３およびトランジスタ２１５はｐチャネル型のトランジスタで構成され、電源線２０４および電源線２０５は、メモリ２２０に電源を供給するための電源線であり、電源線２０４は０Ｖまたは負の電源、電源線２０５は正の電源としている。ここでは、電源線２０４に０Ｖ、電源線２０５に１０Ｖを入力している。
ゲート信号線２０２は、通常時にＬレベル電位、パルス出力時にＨレベル電位が与えられる。ゲート信号線２０２がＨレベル電位になることで、トランジスタ２０９を介して、メモリ２２０の出力論理を強制的に１つの値に固定する。具体的には、トランジスタ２０９を介して、トランジスタ２１５のゲートを強制的にＨレベル電位、トランジスタ２１２を介して、トランジスタ２１４のゲートを強制的にＬレベル電位とする。
トランジスタ２０７は、ソース信号線２０３から出力される映像信号により制御される。映像信号がＨレベル電位のとき、トランジスタ２０７が導通し、電源線２０４の負電源電位を取りこむ。一方、映像信号がＬレベル電位のとき、トランジスタ２０７は非導通状態となる。
次に、マトリクス状に配置された画素回路の動作の詳細について、図３乃至図５を用いて説明する。
まず、図３に示すタイミングチャートの時点２２１において、ｎ行目におけるゲート信号線２０２（図中ではＧ２Ｌｉｎｅと表記する）がＨレベル電位となり、トランジスタ２０９を介してトランジスタ２１２は導通し、トランジスタ２１４のゲートに電源線２０４から負電源電位（Ｌレベル電位）が入力され、トランジスタ２１４は非導通状態になる。また、トランジスタ２１５のゲートにトランジスタ２０９を介してゲート信号線２０２からのＨレベル電位が入力され、トランジスタ２１５は非導通状態になる。
上記動作が完了した行の画素は、表示素子２１６に電圧の印加、または電流の供給を行わない状態、すなわち非表示の状態となる。上記動作は、当該行のゲート信号線２０２がＬレベル電位になることで終了するが、当該行に属する画素は、次の処理が開始されるまでの間、トランジスタ２０９、トランジスタ２１０、トランジスタ２１１、トランジスタ２１２およびトランジスタ２１３によって構成されるメモリ２２０により、非表示の状態を保持する（図４（Ａ）、リセット状態）。
この時、トランジスタ２０８は非導通状態になっているので、トランジスタ２０７は、ソース信号線２０３の信号電位によって導通するか否かは問わない（図中において「Ａｎｙ」と示す）。なお、トランジスタの非導通状態は、図においてはバツ印（×）で示す。
次に、図３に示すタイミングチャートの時点２２３において、ｎ行目におけるゲート信号線２０１（図中ではＧ１Ｌｉｎｅと表記する）がＨレベル電位となり、トランジスタ２０８を導通させる。この時、ソース信号線２０３に現れている映像信号（または映像信号に基づく出力信号）がＨレベル電位であれば、トランジスタ２０７は導通しているので、導通状態となったトランジスタ２０８を介して、電源線２０４からの負電源電位（Ｌレベル電位）が、トランジスタ２１２、トランジスタ２１３およびトランジスタ２１５のゲートに入力される。
その結果、トランジスタ２１３が導通することにより、トランジスタ２０９、トランジスタ２１０およびトランジスタ２１４のゲートに電源線２０５の正電源電位（Ｈレベル電位）が入力される（図４（Ｂ）、映像信号入力（正極性）状態）。
一方、ソース信号線２０３に現れている映像信号（または映像信号に基づく出力信号）がＬレベル電位であれば、トランジスタ２０７は非導通状態となり、当該画素は状態変化しない。
この動作の結果、トランジスタ２１４およびトランジスタ２１５が導通している場合には、電源線２０６（１０Ｖ）から、トランジスタ２１４およびトランジスタ２１５を介して表示素子２１６に電圧の印加、あるいは電流の供給が行われて、発光または発色を得る。トランジスタ２１４およびトランジスタ２１５が非導通状態の場合には、表示素子２１６は動作しない。
以上により、ソース信号線２０３に現れている映像信号（または映像信号に基づく出力信号）によって、表示を行う。この時も、先ほどと同様、当該行に属する画素は、次の処理が開始されるまでの間、またはトランジスタ２０８が非導通状態となった後もトランジスタ２０９、トランジスタ２１０、トランジスタ２１１、トランジスタ２１２およびトランジスタ２１３によって構成されるメモリ２２０により、状態を保持する（図４（Ｃ）、表示保持（正極性）状態）。
この時も先ほどと同様、トランジスタ２０８は非導通状態になっているので、トランジスタ２０７は、ソース信号線２０３の信号電位によって導通するか否かは問わない。
前述した状態（保持状態）がしばらく継続した後、時点２２４において、再びゲート信号線２０２がＨレベル電位になり、トランジスタ２１４およびトランジスタ２１５は非導通状態となる。
この動作の結果、発光または発色していた画素を含む全ての画素が強制的に非表示の状態に固定され、表示期間が終了する。以後、同様の動作を全ての行に順次行うことで、画面の表示が完了する（図４（Ａ）のリセット状態と同様の状態となる）。また、ｎ＋１行目以降についても同様の処理が行われる。
また、ゲート信号線２０１（Ｇ１Ｌｉｎｅ）およびゲート信号線２０２（Ｇ２Ｌｉｎｅ）の各々は、異なる行でゲート信号線２０１（Ｇ１Ｌｉｎｅ）同士、ゲート信号線２０２（Ｇ２Ｌｉｎｅ）同士のパルスの重なりがないように順次パルスが出力されていく。このため、図３に示すタイミングチャートの時点２２２において、ｎ＋１行目におけるゲート信号線２０２（Ｇ２Ｌｉｎｅ）がＨレベル電位となる。
さらに、ゲート信号線２０２（Ｇ２Ｌｉｎｅ）のパルスによって画素をリセットし、その後、ゲート信号線２０１（Ｇ１Ｌｉｎｅ）によって画素を書き込み選択状態とするために、ゲート信号線２０２（Ｇ２Ｌｉｎｅ）にパルスが出力されるタイミングと、ゲート信号線２０１（Ｇ１Ｌｉｎｅ）にパルスが出力されるタイミングとの間に時間的なズレを与えている。つまり、ｎ行目の書き込みと、ｎ＋１行目のリセットはタイミング上重なって行われる。
上記では、表示素子に順方向（電源線２０６から対向電源２１７）の電圧を印加、または電流を供給（正極性）するときの状態について説明したが、逆方向（対向電源２１７から電源線２０６）の電圧を印加、または電流を供給（負極性）するときも同様の順序にしたがって処理される。
図５（Ａ）に、映像信号入力（負極性）状態を示す。各トランジスタの導通状態・非導通状態は、映像信号入力（正極性）状態と同じ状態であるが、表示素子２１６に電圧を印加、または電流を供給する際に、より支配的となるトランジスタが異なり、経路が異なる。
図５（Ｂ）に、表示保持（負極性）状態を示す。各トランジスタの導通状態・非導通状態は、表示保持（正極性）状態と同じ状態であるが、表示素子２１６に電圧を印加、または電流を供給する際に、より支配的となるトランジスタが異なり、経路が異なる。
この動作の結果、トランジスタ２１４およびトランジスタ２１５が導通している場合には、対向電源２１７（１０Ｖ）から、表示素子２１６に逆方向の電圧印加、あるいは電流の供給が行われる。トランジスタ２１４およびトランジスタ２１５が非導通状態の場合には、上記動作は生じない。
以上により、いずれの場合にも、トランジスタ２１４、トランジスタ２１５で正常に導通状態をとれるいずれか一方を支配的にして、表示素子２１６に順方向／逆方向の電圧を印加、または電流を供給することができる。また、画素内部のメモリ２２０が各々の表示情報を保持できるため，リフレッシュ動作が不要となり、画素周辺の駆動回路の動作を停止することができ、消費電力を低減することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
実施の形態２で用いた画素回路を用いた表示装置において、各画素が取りうる状態は、トランジスタ２１４およびトランジスタ２１５が共に導通する状態と、共に非導通となる状態の２つである。この状態では、画素は０％（黒）、あるいは１００％（例えば白）の２階調しか取ることができず、灰色のような中間階調の表示ができない。本実施の形態では、時間階調方式を併用して中間階調の表示を行う方法の一例を、図６を用いて説明する。
まず、図６（Ａ）に示すように、画像表示の最小単位となる１つのフレーム期間３０１を、４つの期間に分割する。分割された各々の期間をここでは、サブフレーム期間３０２、サブフレーム期間３０３、サブフレーム期間３０４およびサブフレーム期間３０５という。
サブフレーム期間３０２乃至サブフレーム期間３０５の各々においては、前述のように、画素は０％（黒）、あるいは１００％（白）のいずれかの状態となる。
サブフレーム期間３０２乃至サブフレーム期間３０５は、それぞれその期間の長さが異なる。図６（Ａ）に示した一例としては、期間の長さの比を、サブフレーム期間３０２：サブフレーム期間３０３：サブフレーム期間３０４：サブフレーム期間３０５＝８：４：２：１としている。
映像信号は、４ビット分の階調を有するものを用い、各々のビットが、各々のサブフレーム期間に対応する。映像信号にしたがって、各サブフレーム期間において、画素は０％（黒）、あるいは１００％（白）のいずれかの状態となり、フレーム期間３０１全体における、１００％（白）の期間が占める長さの割合によって中間階調の状態を表現する。
図６（Ｂ）に示すように、各々のサブフレーム期間において、画素が０％（黒）、あるいは１００％（白）のいずれかとして制御されると全ての組み合わせを順に並べることで、階調０乃至階調１５の１６段階の制御が可能となる。
本発明の一態様の画素を用いて、表示素子に逆バイアスを印加したい場合は、電源線２０６と対向電源２１７の電位を互いに入れ替えた状態で、前述と同様の駆動を行えばよい。同じ映像信号に基づいて制御することで、順バイアスを印加したのと同じだけの時間、画素に逆バイアスを印加することができる。
本実施の形態において、階調をｍビットとしたとき、ｍ個のサブフレーム期間に分割し、各々のサブフレーム期間の長さの比を、２（ｍ−１）：２（ｍ−２）：２（ｍ−３）：…：２１：２０として、中間の階調を表現しているが、サブフレームの分割数、分割比等はこれに限られず、公知の時間階調方式と組み合わせて用いてもよい。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、本発明の一態様である画素回路を備える表示装置の例について図８乃至図１１を用いて説明する。
本実施の形態の表示装置のブロック図を図８に示す。図８に示す表示装置は、クロック信号を入力するためのクロック信号入力端子４１１と、スタートパルス信号を入力するためのスタートパルス信号入力端子４１２と、データ信号を入力するためのデータ信号入力端子４１３と、アノード電位（Ａｎｏｄｅ）を供給するためのアノード端子４１４と、カソード電位（Ｃａｔｈｏｄｅ）を供給するためのカソード端子４１５と、接地電位（ＧＮＤ）を供給するためのグランド端子４１６と、制御回路４４０（ＴＧともいう）と、信号変換回路４５０（ＳＰＣともいう）と、ソースドライバ４６１（ＳＤともいう）と、ゲートドライバ４６２（ＧＤともいう）と、複数の画素回路４７０と、を有する構成となっている。なお、図８に示す表示装置では、アノード端子４１４、カソード端子４１５およびグランド端子４１６を介して、制御回路４４０、信号変換回路４５０、ソースドライバ４６１、ゲートドライバ４６２および複数の画素回路４７０にアノード電位、カソード電位および接地電位のいずれかが適宜供給される。
制御回路４４０には、クロック信号ＣＬＫおよびスタートパルス信号ＳＰが入力される。例えば、クロック信号入力端子４１１を介してクロック信号ＣＬＫを制御回路４４０に入力し、スタートパルス信号入力端子４１２を介してスタートパルス信号ＳＰを制御回路４４０に入力してもよい。
制御回路４４０は、クロック信号ＣＬＫおよびスタートパルス信号ＳＰにしたがって、スタートパルス信号ＳＰＣ＿ＳＰ、クロック信号Ｓ＿ＣＬＫ、スタートパルス信号Ｓ＿ＳＰ、クロック信号Ｇ＿ＣＬＫ、スタートパルス信号Ｇ＿ＳＰおよび複数の制御信号Ｇ＿ＰＷＣを生成して出力する。なお、複数の制御信号Ｇ＿ＰＷＣとして、互いに位相の異なるクロック信号を生成してもよい。
制御回路４４０は、信号変換回路４５０、ソースドライバ４６１およびゲートドライバ４６２の動作を制御する機能を有する。
信号変換回路４５０には、ビデオデータ信号ＶＤＡＴＡが入力され、さらに、クロック信号ＣＬＫおよびスタートパルス信号ＳＰＣ＿ＳＰが入力される。例えば、データ信号入力端子４１３を介してビデオデータ信号ＶＤＡＴＡを信号変換回路４５０に入力し、クロック信号入力端子４１１を介してクロック信号ＣＬＫを信号変換回路４５０に入力してもよい。
信号変換回路４５０は、入力されたビデオデータ信号ＶＤＡＴＡをパラレルデータ信号となる第１のデータ信号乃至第Ｙ（Ｙは２以上の自然数）のデータ信号に変換して出力する機能を有する。
信号変換回路４５０は、クロック信号ＣＬＫおよびスタートパルス信号ＳＰＣ＿ＳＰにしたがって複数のサンプリング制御信号ＳＭＰを生成して出力するシフトレジスタ４５１と、複数のサンプリング制御信号ＳＭＰのいずれかにしたがってビデオデータ信号ＶＤＡＴＡの一部を抽出および保持が制御される複数のサンプルホールド回路４５２（サンプルホールド回路４５２＿１乃至サンプルホールド回路４５２＿Ｙ）を備える。シフトレジスタ４５１は、クロック信号ＣＬＫおよびスタートパルス信号ＳＰＣ＿ＳＰが入力される。なお、複数のシフトレジスタ４５１を設け、サンプルホールド回路４５２＿１乃至サンプルホールド回路４５２＿Ｙの一部をあるシフトレジスタ４５１から出力されるサンプリング制御信号ＳＭＰにより制御し、残りを別のシフトレジスタ４５１から出力されるサンプリング制御信号ＳＭＰにより制御してもよい。
ソースドライバ４６１には、パラレルデータ信号となる上記第１のデータ信号乃至第Ｙのデータ信号、クロック信号Ｓ＿ＣＬＫおよびスタートパルス信号Ｓ＿ＳＰが入力される。ソースドライバ４６１は、クロック信号Ｓ＿ＣＬＫおよびスタートパルス信号Ｓ＿ＳＰにしたがって入力された第１のデータ信号乃至第Ｙのデータ信号を順次出力する機能を有する。
ゲートドライバ４６２には、クロック信号Ｇ＿ＣＬＫ、スタートパルス信号Ｇ＿ＳＰおよび複数の制御信号Ｇ＿ＰＷＣが入力される。ゲートドライバ４６２は、クロック信号Ｇ＿ＣＬＫ、スタートパルス信号Ｇ＿ＳＰおよび複数の制御信号Ｇ＿ＰＷＣにしたがって複数のゲート信号を生成して出力する機能を有する。この時、複数の制御信号Ｇ＿ＰＷＣは、複数のゲート信号のパルスの出力のタイミングとパルス幅の制御に用いられる。
複数の画素回路４７０には、複数のゲート信号線ＧＬ（ゲート信号線ＧＬ＿１乃至ゲートＧＬ＿Ｘ（Ｘは２以上の自然数））のいずれかを介して複数のゲート信号が入力される。また、複数の画素回路４７０には、複数のゲート信号の１つにしたがって、複数のソース信号線ＳＬ（ソース信号線ＳＬ＿１乃至ソース信号線ＳＬ＿Ｙ）のいずれかを介して第１のデータ信号乃至第Ｙのデータ信号の１つが入力される。複数の画素回路４７０は、入力されるデータ信号のデータに応じた表示状態になる。
画素回路４７０としては、液晶素子を備える画素回路またはエレクトロルミネセンス素子（ＥＬ素子ともいう）を備える画素回路を用いることができ、例えば、先の実施の形態に示す画素回路を用いることができる。
なお、図９に示すように、クロック信号入力端子４１１と、制御回路４４０および信号変換回路４５０との間にＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅともう）保護回路４２１およびバッファ回路４３１を設けてもよい。また、スタートパルス信号入力端子４１２と制御回路４４０の間にＥＳＤ保護回路４２２およびバッファ回路４３２を設けてもよい。
また、ビデオデータ信号ＶＤＡＴＡがデジタル信号の場合、図９に示すように、デジタル／アナログ信号変換回路４８０（ＤＡＣともいう）により信号変換回路４５０に入力されるビデオデータ信号ＶＤＡＴＡをアナログデータ信号に変換してもよい。また、データ信号入力端子４１３と信号変換回路４５０（またはデジタル／アナログ信号変換回路４８０）の間にＥＳＤ保護回路４２３を設けてもよい。
図８および図９に示すように、本実施の形態の表示装置の一例では、先の実施の形態の画素回路を用いることで、画素回路内の表示素子に順方向／逆方向の電圧印加、または電流供給を可能にし、かつ、各画素回路内に設けたメモリによって、画面のリフレッシュ動作を行わずとも表示をスタティックに保持することができ、画素周辺の駆動回路の消費電力を低減することができる。
さらに本実施の形態の表示装置の構造例について、図１０および図１１の断面模式図を用いて説明する。
図１０に示す表示装置の構造例は、上面射出型のエレクトロルミネセンス表示装置（ＥＬ表示装置ともいう）の場合の構造例である。なお、これに限定されず、本実施の形態の表示装置は、下面射出型または両面射出型のＥＬ表示装置でもよい。
図１０に示す表示装置は、同一の基板５１０上に設けられた下地膜５１１の上に、端子部５００ａ、周辺回路部５００ｂおよび画素部５００ｃが形成される。
基板５１０は、例えば、ガラス基板、シリコン基板、またはプラスティック基板を用いることができる。
また、下地膜５１１は、例えば、酸化絶縁材料を含む層を用いることができ、例えば、酸化シリコン、酸化窒化シリコン、または窒化酸化シリコンなどの材料を含む層を用いることができる。また、下地膜５１１に適用可能な材料の層の積層により下地膜５１１を構成することもできる。
端子部５００ａは、外部回路との接続端子が設けられる領域である。例えば、図８に示すクロック信号入力端子４１１、スタートパルス信号入力端子４１２、データ信号入力端子４１３、アノード端子４１４、カソード端子４１５およびグランド端子４１６が端子部５００ａに形成される。
周辺回路部５００ｂは、図８に示す画素回路４７０の動作を制御する回路が設けられる領域である。例えば、図８に示す制御回路４４０、信号変換回路４５０、ソースドライバ４６１およびゲートドライバ４６２が周辺回路部５００ｂに形成される。
画素部５００ｃは、図８に示す画素回路４７０が設けられる領域である。
さらに、図１０に示す表示装置について以下に説明する。
図１０に示す表示装置は、周辺回路部５００ｂに設けられたトランジスタ５０１、トランジスタ５０２および容量素子５０３と、画素部５００ｃに設けられたトランジスタ５０４と、を有する。
トランジスタ５０１およびトランジスタ５０２は、互いに異なる導電型の電界効果トランジスタである。例えば、トランジスタ５０１がｎチャネル型のトランジスタのとき、トランジスタ５０２は、ｐチャネル型のトランジスタである。この時、絶縁膜５１６は、トランジスタ５０１およびトランジスタ５０２のゲート絶縁膜としての機能を有する。なお、図１０に示す表示装置に、トランジスタ５０１およびトランジスタ５０２を複数設けてもよい。トランジスタ５０１およびトランジスタ５０２は、制御回路４４０、信号変換回路４５０、ソースドライバ４６１およびゲートドライバ４６２のいずれかを構成するトランジスタである。
容量素子５０３は、トランジスタ５０１およびトランジスタ５０２のチャネル形成層と同一の半導体膜により形成され、導電型を付与する不純物元素が添加された半導体膜と、絶縁膜５１６と、トランジスタ５０１およびトランジスタ５０２のゲートとしての機能を有する導電膜と同一層から形成された導電膜と、により構成される。この時、絶縁膜５１６は、容量素子５０３の誘電体層としての機能を有する。容量素子５０３は、例えば、信号変換回路４５０のサンプルホールド回路４５２＿１乃至サンプルホールド回路４５２＿Ｙのいずれかを構成する容量素子である。
トランジスタ５０４は、画素回路４７０を構成するトランジスタである。この時、絶縁膜５１６および絶縁膜５１７は、トランジスタ５０４のゲート絶縁膜としての機能を有する。よって、トランジスタ５０４のゲート絶縁膜は、トランジスタ５０１およびトランジスタ５０２のゲート絶縁膜よりも厚い。これにより、トランジスタ５０１およびトランジスタ５０２の動作速度の低下を抑制しつつ、トランジスタ５０４の絶縁耐圧を向上させることができる。
絶縁膜５１６および絶縁膜５１７としては、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、または酸化ハフニウムなどの材料を含む層を用いることができる。また、絶縁膜５１６および絶縁膜５１７に適用可能な層の積層により、絶縁膜５１６および絶縁膜５１７を構成することもできる。
また、トランジスタ５０１、トランジスタ５０２およびトランジスタ５０４のソースまたはドレインとしての機能を有する導電膜、またはゲートとしての機能を有する導電膜としては、例えば、モリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、もしくはスカンジウムなどの金属材料を含む層を用いることもできる。また、上記導電膜としては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウム−スズ酸化物（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、インジウム−亜鉛酸化物（Ｉｎ２Ｏ３−ＺｎＯ）などの金属酸化物、またはシリコン、酸化シリコン、窒素を含む該金属酸化物を用いることができる。また、上記導電膜に適用可能な材料の層の積層により、上記導電膜を構成することもできる。
また、トランジスタ５０１、トランジスタ５０２およびトランジスタ５０４のそれぞれは、例えば、チャネルが形成される単結晶半導体膜（たとえば単結晶シリコンなど）を含む。単結晶半導体膜を用いてトランジスタのチャネル形成領域を形成することにより、トランジスタ５０１、トランジスタ５０２およびトランジスタ５０４の移動度を高くすることができるため、回路の動作を高速にすることができる。
ここで、上記単結晶半導体膜の形成例について以下に説明する。
例えば、基板５１０と、上面に絶縁膜を形成した半導体基板を準備する。なお、予め基板５１０上に酸化絶縁膜または窒化絶縁膜を形成してもよい。
例えば、熱酸化法、ＣＶＤ法、またはスパッタリング法などにより、酸化物絶縁膜を形成することにより、半導体基板の上に絶縁膜を形成することができる。
さらに、半導体基板に電界で加速されたイオンでなるイオンビームを注入し、半導体基板の表面から一定の深さの領域に、脆化領域を形成する。なお、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などを調節することにより上記脆化領域の深さを調節する。
例えば、イオンドーピング装置またはイオン注入装置を用いて上記半導体基板にイオンを注入することができる。
また、注入するイオンとしては、例えば水素またはヘリウムの一つまたは複数を用いることができる。例えば、イオンドーピング装置を用いて水素イオンを注入する場合、注入するイオンにおいて、Ｈ３ ＋の比率を高くすることにより、イオン注入の効率を高めることができる。具体的には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋の割合が５０％以上（より好ましくは８０％以上）となるようにすることが好ましい。
さらに、半導体基板に設けられた絶縁膜を介して基板５１０と半導体基板を貼り合わせる。なお、基板５１０にも絶縁膜を設けた場合には、半導体基板に設けられた絶縁膜および基板５１０に設けられた絶縁膜を介して基板５１０および半導体基板を貼り合わせる。このとき、基板５１０および半導体基板の間に設けられた絶縁膜が下地膜５１１となる。
さらに、加熱処理を行い、脆化領域を劈開面として半導体基板を分離する。これにより、下地膜５１１の上に半導体膜を形成することができる。なお、上記半導体膜の表面にレーザ光を照射することにより、該半導体膜の表面の平坦性を向上させることができる。さらに、半導体膜の一部をエッチングすることにより、上記単結晶半導体膜を形成できる。
さらに、上記単結晶半導体膜に導電型を付与する不純物元素を添加することによりソース領域およびドレイン領域が形成される。例えば、ｎチャネル型のトランジスタの場合、ｎ型の導電型を付与する不純物元素（例えばリンなど）を添加し、ｐチャネル型のトランジスタの場合、ｐ型の導電型を付与する不純物元素（例えばボロンなど）を添加する。
以上が上記単結晶半導体膜の形成例の説明である。
さらに、図１０に示す表示装置は、絶縁膜５２１と、導電膜５１８と、を有する。
絶縁膜５２１は、トランジスタ５０１、トランジスタ５０２、容量素子５０３およびトランジスタ５０４の上に設けられる。絶縁膜５２１は、平坦化膜としての機能を有する。絶縁膜５２１としては、例えば、有機絶縁膜または無機絶縁膜を用いることができる。
導電膜５１８は、端子電極としての機能を有する。導電膜５１８は、例えば、異方性導電膜５５１を介してフレキシブルプリント基板（ＦＰＣともいう）５５２に電気的に接続される。導電膜５１８は、例えば、トランジスタ５０１、トランジスタ５０２およびトランジスタ５０４のソースまたはドレインとしての機能を有する導電膜と同一の導電膜から形成される。
さらに、図１０に示す表示装置は、絶縁膜５２２と、画素部５００ｃにおいて絶縁膜５２２の上に設けられた導電膜５２３と、導電膜５２３の上に設けられた絶縁膜５２４と、絶縁膜５２４を貫通して設けられた開口部において導電膜５２３に接する発光層５２６と、発光層５２６の上に設けられた導電膜５２７と、を有する。
絶縁膜５２２は、トランジスタ５０１、トランジスタ５０２およびトランジスタ５０４のソースまたはドレインとしての機能を有する導電膜、並びに導電膜５１８を覆うように絶縁膜５２１の上に設けられる。絶縁膜５２２は、平坦化膜としての機能を有する。絶縁膜５２２としては、例えば有機絶縁膜または無機絶縁膜を用いることができる。
導電膜５２３は、絶縁膜５２２を貫通して設けられた開口部においてトランジスタ５０４のソースまたはドレインとしての機能を有する導電膜に接する。導電膜５２３は、ＥＬ素子の一対の電極の一方としての機能を有する。導電膜５２３は、光を反射する機能を有する。導電膜５２３としては、例えば、トランジスタ５０１、トランジスタ５０２およびトランジスタ５０４に適用可能な導電材料の層のうち、光を反射する材料を含む層を用いることができる。
絶縁膜５２４は、導電膜５２３とトランジスタ５０４のソースまたはドレインとしての機能を有する導電膜との接続部を覆うように設けられる。絶縁膜５２４としては、例えば樹脂材料などを用いることができる。
発光層５２６は、ＥＬ素子の発光層としての機能を有する。発光層５２６としては、例えば特定の色を呈する光を射出する発光材料を用いた発光層を用いることができる。なお、互いに異なる特性の色を呈する光を射出する発光層の積層を用いて発光層５２６を構成してもよい。発光材料としては、蛍光材料または燐光材料などのエレクトロルミネセンス材料（ＥＬ材料ともいう）を用いることができる。また、複数のＥＬ材料を含む材料を用いて発光材料を構成してもよい。例えば青色を呈する光を射出する蛍光材料の層、橙色を呈する光を射出する第１の燐光材料の層、および橙色を呈する光を射出する第２の燐光材料の層の積層により、白色を呈する光を射出する発光層を構成してもよい。また、ＥＬ材料としては、有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、上記発光材料を含む層に加え、例えばホール注入層、ホール輸送層、電子輸送層および電子輸送層の一つまたは複数を設けて発光層５２６を構成してもよい。
導電膜５２７は、ＥＬ素子の一対の電極の他方としての機能を有する。導電膜５２７は、光を透過する機能を有する。導電膜５２７としては、例えばトランジスタ５０１、トランジスタ５０２およびトランジスタ５０４に適用可能な導電材料の層のうち、光を透過する材料を含む層を用いることができる。
さらに、図１０に示す表示装置は、基板５３０の一平面に設けられた着色層５３１と、着色層５３１を介して基板５３０の一平面に設けられた絶縁膜５３２と、を有する。
基板５３０としては、基板５１０に適用可能な基板を用いることができる。
着色層５３１は、ＥＬ素子からの光のうち、赤色を呈する波長の光、緑色を呈する波長の光、または青色を呈する波長の光を透過するカラーフィルタとしての機能を有する。また、着色層５３１が、シアン、マゼンタ、またはイエローの色を呈する光を透過する機能を有していてもよい。着色層５３１としては、例えば染料または顔料を含む層を用いることができる。例えば、染料を含む場合、着色層５３１は、例えば、フォトリソグラフィ法、印刷法、またはインクジェット法を用いて形成され、顔料を含む場合、着色層５３１は、フォトリソグラフィ法、印刷法、電着法、または電子写真法などを用いて形成される。例えばインクジェット法を用いることにより、室温で製造、低真空度で製造、または大型基板上に製造することができる。また、レジストマスクを用いなくても製造することができるため、製造コストおよび製造工程数を低減することができる。
絶縁膜５３２は、平坦化膜としての機能を有する。絶縁膜５３２としては、例えば絶縁膜５２１に適用可能な材料の層を用いることができる。
図１０に示す表示装置では、導電膜５２３、発光層５２６および導電膜５２７によりＥＬ素子が構成される。
また、ＥＬ素子は、充填材５４０と共にシール材５５０により基板５１０と基板５３０の間に封止される。
充填材５４０としては、例えば窒素やアルゴンなどの不活性気体、紫外線硬化樹脂、または熱硬化樹脂などを用いることができる。
また、図１０において、シール材５５０である部分は、全て同じハッチであり、シール材５５０に囲まれるように密封された領域にＥＬ素子が形成される。
以上が図１０に示す表示装置の構造例の説明である。
なお、本実施の形態の表示装置は、ＥＬ表示装置に限定されず、例えば図１１に示すように、液晶表示装置でもよい。本発明を液晶表示装置に適用して、液晶素子の反転駆動が可能である。
図１１に示す表示装置の構造例は、横電界方式の液晶表示装置の場合の構造例である。なお、これに限定されず、本実施の形態の表示装置は、縦電界方式の液晶表示装置でもよい。
図１１に示す液晶表示装置は、図１０に示す導電膜５２３、絶縁膜５２４、発光層５２６、導電膜５２７、充填材５４０の代わりに、導電膜５４３、導電膜５４４、導電膜５４３および導電膜５４４の上に設けられた絶縁膜５４５、絶縁膜５６３および液晶層５７０と、を有する。
導電膜５４３および導電膜５４４のそれぞれは、櫛歯状であり、導電膜５４３の櫛と、導電膜５４４の櫛が例えば交互に並置する。図１１において、導電膜５４３である部分は、全て同じハッチである。また、導電膜５４４である部分は、全て同じハッチである。また、導電膜５４３および導電膜５４４は、着色層５３１に重畳する。導電膜５４３および導電膜５４４は、液晶素子の一対の電極としての機能を有する。導電膜５４３および導電膜５４４としては、例えば光を透過する金属酸化物の層などを用いることができる。例えば、インジウムを含む金属酸化物などを用いることができる。また、導電膜５４３および導電膜５４４に適用可能な材料の層の積層により、導電膜５４３および導電膜５４４を構成することもできる。
絶縁膜５４５および絶縁膜５６３は、保護層としての機能を有する。絶縁膜５４５および絶縁膜５６３としては、絶縁膜５１６および絶縁膜５１７に適用可能な材料の層を用いることができる。
液晶層５７０としては、例えばブルー相を示す液晶を含む層を用いることができる。
ブルー相を示す液晶を含む層は、例えばブルー相を示す液晶、カイラル剤、液晶性モノマー、非液晶性モノマー、および重合開始剤を含む液晶組成物により構成される。ブルー相を示す液晶は、応答時間が短く、光学的等方性であるため、配向処理が不要であり、視野角依存性が小さい。よって、ブルー相を示す液晶を用いることにより、液晶表示装置の動作を高速にできる。また、これに限定されず、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶などを含む液晶層などを用いてもよい。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相などを示す。
図１１に示す液晶表示装置では、導電膜５４３、液晶層５７０および導電膜５４４により液晶素子が構成される。
以上が図１１に示す表示装置の説明である。
図８乃至図１１を用いて説明したように、本実施の形態の表示装置の一例では、単結晶半導体膜をチャネル形成領域に用いたトランジスタを含む端子部、周辺回路部、画素部を同一基板上に形成することができる。これにより、各回路間の配線数を低減できるため、接続不良などを抑制することができる。
また、本実施の形態の表示装置の一例では、先の実施の形態の画素回路を用いることで、画素回路内の表示素子に順方向／逆方向の電圧印加、または電流供給を可能にし、かつ、各画素回路内に設けたメモリによって、画面のリフレッシュ動作を行わずとも表示をスタティックに保持することができ、画素周辺の駆動回路の消費電力を低減することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、実施の形態４の表示装置を用いて構成されるパネルを筐体に備える電子機器の例について、図１２を用いて説明する。
図１２（Ａ）に示す電子機器は、携帯型情報端末の例である。
図１２（Ａ）に示す携帯型情報端末は、筐体１０１１と、筐体１０１１に設けられたパネル１０１２と、ボタン１０１３と、スピーカー１０１４と、を具備する。
なお、筐体１０１１に外部機器に図１２（Ａ）に示す携帯型情報端末を接続するための接続端子、図１２（Ａ）に示す携帯型情報端末を操作するためのボタンのうち、一つまたは複数を設けてもよい。
パネル１０１２は、表示パネルおよびタッチパネルとしての機能を有する。パネル１０１２としては、実施の形態４に示す表示装置にタッチパネルを重ねて構成されるパネルを用いることができる。
ボタン１０１３は、筐体１０１１に設けられる。例えば、電源ボタンであるボタン１０１３を設けることにより、ボタン１０１３を押すことで携帯型情報端末をオン状態にするか否かを制御できる。
スピーカー１０１４は、筐体１０１１に設けられる。スピーカー１０１４は、音声を出力する機能を有する。
なお、筐体１０１１にマイクを設けてもよい。マイクを設けることにより、例えば、図１２（Ａ）に示す携帯型情報端末を電話機として機能させることができる。
図１２（Ａ）示す携帯型情報端末は、例えば、電話機、電子書籍、パーソナルコンピュータおよび遊技機の一つまたは複数としての機能を有する。
図１２（Ｂ）に示す電子機器は、折り畳み式の情報端末の例である。
図１２（Ｂ）に示す折り畳み式の情報端末は、筐体１０２１ａと、筐体１０２１ｂと、筐体１０２１ａに設けられたパネル１０２２ａと、筐体１０２１ｂに設けられたパネル１０２２ｂと、軸部１０２３と、ボタン１０２４と、接続端子１０２５と、記録媒体挿入部１０２６と、スピーカー１０２７と、を備える。
筐体１０２１ａと筐体１０２１ｂは、軸部１０２３により接続される。
パネル１０２２ａおよびパネル１０２２ｂは、表示パネルおよびタッチパネルとしての機能を有する。パネル１０２２ａおよびパネル１０２２ｂとしては、実施の形態４の表示装置にタッチパネルを重ねて構成されるパネルを適用することができる。
図１２（Ｂ）に示す折り畳み式の情報端末では、軸部１０２３があるため、例えば筐体１０２１ａまたは筐体１０２１ｂを動かして筐体１０２１ａを筐体１０２１ｂに重畳させ、情報端末を折り畳むことができる。
ボタン１０２４は、筐体１０２１ｂに設けられる。なお、筐体１０２１ａにボタン１０２４を設けてもよい。例えば、電源ボタンとしての機能を有するボタン１０２４を設けることにより、ボタン１０２４を押すことで電子機器内の回路に電力を供給するか否かを制御できる。
接続端子１０２５は、筐体１０２１ａに設けられる。なお、筐体１０２１ｂに接続端子１０２５を設けてもよい。また、複数の接続端子１０２５を筐体１０２１ａおよび筐体１０２１ｂの一方または両方に設けてもよい。接続端子１０２５は、図１２（Ｂ）に示す折り畳み式の情報端末と他の機器を接続するための端子である。
記録媒体挿入部１０２６は、筐体１０２１ａに設けられる。なお、筐体１０２１ｂに記録媒体挿入部１０２６を設けてもよい。また、複数の記録媒体挿入部１０２６を筐体１０２１ａおよび筐体１０２１ｂの一方または両方に設けてもよい。例えば、記録媒体挿入部にカード型記録媒体を挿入することにより、カード型記録媒体から電子機器へのデータの読み出し、または電子機器内データのカード型記録媒体への書き込みを行うことができる。
スピーカー１０２７は、筐体１０２１ｂに設けられる。スピーカー１０２７は、音声を出力する機能を有する。なお、スピーカー１０２７を筐体１０２１ｂの代わりに筐体１０２１ａに設けてもよい。
なお、筐体１０２１ａまたは筐体１０２１ｂにマイクを設けてもよい。マイクを設けることにより、例えば、図１２（Ｂ）に示す折り畳み式の情報端末を電話機として機能させることができる。
図１２（Ｂ）に示す折り畳み式の情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、および遊技機の一つまたは複数としての機能を有する。
図１２（Ｃ）に示す電子機器は、設置型情報端末の例である。図１２（Ｃ）に示す設置型情報端末は、筐体１０３１と、筐体１０３１に設けられたパネル１０３２と、ボタン１０３３と、スピーカー１０３４と、を具備する。
パネル１０３２は、表示パネルおよびタッチパネルとしての機能を有する。パネル１０３２としては、実施の形態４の表示装置とタッチパネルを重ねて構成されるパネルを適用することができる。
なお、パネル１０３２を、筐体１０３１における甲板部１０３５に設けることもできる。
さらに、筐体１０３１に券などを出力する券出力部、硬貨投入部および紙幣挿入部の一つまたは複数を設けてもよい。
ボタン１０３３は、筐体１０３１に設けられる。例えば、電源ボタンとしての機能を有するボタン１０３３を設けることにより、ボタン１０３３を押すことで電子機器内の回路に電力を供給するか否かを制御できる。
スピーカー１０３４は、筐体１０３１に設けられる。スピーカー１０３４は、音声を出力する機能を有する。
図１２（Ｃ）に示す設置型情報端末は、例えば現金自動預け払い機、チケットなどの注文をするための情報通信端末（マルチメディアステーションともいう）、または遊技機としての機能を有する。
図１２（Ｄ）に示す電子機器は、設置型情報端末の例である。図１２（Ｄ）に示す設置型情報端末は、筐体１０４１と、筐体１０４１に設けられたパネル１０４２と、筐体１０４１を支持する支持台１０４３と、ボタン１０４４と、接続端子１０４５と、スピーカー１０４６と、を備える。
なお、筐体１０４１に外部機器に接続させるための接続端子、図１２（Ｄ）に示す設置型情報端末を操作するためのボタンのうち、一つまたは複数を設けてもよい。
パネル１０４２は、表示パネルとしての機能を有する。パネル１０４２としては、実施の形態４の表示装置を適用できる。また、実施の形態４の表示装置にタッチパネルを重ね、パネル１０４２にタッチパネルとしての機能を加えてもよい。
ボタン１０４４は、筐体１０４１に設けられる。例えば、電源ボタンとしての機能を有するボタン１０４４を設けることにより、ボタン１０４４を押すことで設置型情報端末内の回路に電力を供給するか否かを制御できる。
接続端子１０４５は、筐体１０４１に設けられる。接続端子１０４５は、図１２（Ｄ）に示す設置型情報端末と他の機器を接続するための端子である。例えば、接続端子１０４５により図１２（Ｄ）に示す設置型情報端末とパーソナルコンピュータを接続することにより、パーソナルコンピュータから入力されるデータ信号に応じた画像をパネル１０４２に表示させることができる。例えば、図１２（Ｄ）に示す設置型情報端末のパネル１０４２が接続する電子機器のパネルより大きければ、他の電子機器の表示画像を拡大でき、複数の人が同時に視認しやすくなる。
スピーカー１０４６は、筐体１０４１に設けられる。スピーカー１０４６は、音声を出力する機能を有する。
図１２（Ｄ）に示す電子機器は、例えば出力モニタ、パーソナルコンピュータ、またはテレビジョン装置としての機能を有する。
図１２を用いて説明したように実施の形態４の表示装置をパネルに用いることにより、動作を高速にすることができ、また、パネルでの接続不良などが抑制されるため、電子機器の信頼性を高めることができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
１１ ゲート信号線
１２ ソース信号線
１３ 電源線
１４ 対向電源
１５ スイッチ
１６ トランジスタ
１７ 表示素子
１０１ ゲート信号線
１０２ ソース信号線
１０３ 電源線
１０４ 対向電源
１０５ スイッチ
１０６ メモリ
１０７ トランジスタ
１０８ トランジスタ
１０９ 表示素子
２０１ ゲート信号線
２０２ ゲート信号線
２０３ ソース信号線
２０４ 電源線
２０５ 電源線
２０６ 電源線
２０７ トランジスタ
２０８ トランジスタ
２０９ トランジスタ
２１０ トランジスタ
２１１ トランジスタ
２１２ トランジスタ
２１３ トランジスタ
２１４ トランジスタ
２１５ トランジスタ
２１６ 表示素子
２１７ 対向電源
２２０ メモリ
２２１ 時点
２２２ 時点
２２３ 時点
２２４ 時点
３０１ フレーム期間
３０２ サブフレーム期間
３０３ サブフレーム期間
３０４ サブフレーム期間
３０５ サブフレーム期間
４１１ クロック信号入力端子
４１２ スタートパルス信号入力端子
４１３ データ信号入力端子
４１４ アノード端子
４１５ カソード端子
４１６ グランド端子
４２１ 保護回路
４２２ ＥＳＤ保護回路
４２３ ＥＳＤ保護回路
４３１ バッファ回路
４３２ バッファ回路
４４０ 制御回路
４５０ 信号変換回路
４５１ シフトレジスタ
４５２ サンプルホールド回路
４６１ ソースドライバ
４６２ ゲートドライバ
４７０ 画素回路
４８０ デジタル／アナログ信号変換回路
５００ａ 端子部
５００ｂ 周辺回路部
５００ｃ 画素部
５０１ トランジスタ
５０２ トランジスタ
５０３ 容量素子
５０４ トランジスタ
５１０ 基板
５１１ 下地膜
５１６ 絶縁膜
５１７ 絶縁膜
５１８ 導電膜
５２１ 絶縁膜
５２２ 絶縁膜
５２３ 導電膜
５２４ 絶縁膜
５２６ 発光層
５２７ 導電膜
５３０ 基板
５３１ 着色層
５３２ 絶縁膜
５４０ 充填材
５４３ 導電膜
５４４ 導電膜
５４５ 絶縁膜
５５０ シール材
５５１ 異方性導電膜
５５２ フレキシブルプリント基板
５６３ 絶縁膜
５７０ 液晶層
１０１１ 筐体
１０１２ パネル
１０１３ ボタン
１０１４ スピーカー
１０２１ａ 筐体
１０２１ｂ 筐体
１０２２ａ パネル
１０２２ｂ パネル
１０２３ 軸部
１０２４ ボタン
１０２５ 接続端子
１０２６ 記録媒体挿入部
１０２７ スピーカー
１０３１ 筐体
１０３２ パネル
１０３３ ボタン
１０３４ スピーカー
１０３５ 甲板部
１０４１ 筐体
１０４２ パネル
１０４３ 支持台
１０４４ ボタン
１０４５ 接続端子
１０４６ スピーカー

Claims (6)

  1. 第１の配線と、
    前記第１の配線と電気的に接続されたスイッチと、
    前記スイッチを駆動するための第２の配線と、
    前記スイッチを介して入力された前記第１の配線の電位を記憶するメモリと、
    前記メモリの一方の出力がゲートに入力される第１のトランジスタと、
    前記メモリの他方の出力がゲートに入力される第２のトランジスタと、
    前記第１のトランジスタのソースまたはドレインの一方、および前記第２のトランジスタのソースまたはドレインの一方と電気的に接続する表示素子と、
    前記第１のトランジスタのソースまたはドレインの他方、および前記第２のトランジスタのソースまたはドレインの他方と電気的に接続する第３の配線と、
    前記表示素子と電気的に接続された対向電源と、を有し、
    前記第１のトランジスタの極性は、前記第２のトランジスタの極性と異なり、
    前記メモリの他方の出力は、前記メモリの一方の出力の反転出力である画素回路。
  2. 第１の配線と、
    前記第１の配線の電位がゲートに入力されることにより制御される第１のトランジスタと、
    前記第１の配線の電位の画素への入力を制御するための第２のトランジスタと、
    前記第２のトランジスタのゲートと電気的に接続する第２の配線と、
    前記第２のトランジスタを介して入力された前記第１の配線の電位を記憶するメモリと、
    前記メモリと電気的に接続する第３の配線、第４の配線および第５の配線と、
    前記メモリと電気的に接続する第３のトランジスタおよび第４のトランジスタと、
    前記第３のトランジスタのソースまたはドレインの一方、および前記第４のトランジスタのソースまたはドレインの一方と電気的に接続する表示素子と、
    前記第３のトランジスタのソースまたはドレインの他方、および前記第４のトランジスタのソースまたはドレインの他方と電気的に接続する第６の配線と、
    前記表示素子と電気的に接続する対向電源と、を有し、
    前記メモリは、第５のトランジスタ、第６のトランジスタ、第７のトランジスタ、第８のトランジスタおよび第９のトランジスタを含み、
    前記第１のトランジスタのソースまたはドレインの一方は、前記第３の配線と電気的に接続し、
    前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続し、
    前記第２のトランジスタのソースまたはドレインの他方は、前記第４のトランジスタのゲート、前記第５のトランジスタのソースまたはドレインの一方、前記第６のトランジスタのソースまたはドレインの一方、前記第８のトランジスタのゲートおよび前記第９のトランジスタのゲートと電気的に接続し、
    前記第５のトランジスタのソースまたはドレインの他方は、前記第５の配線と電気的に接続し、
    前記第５のトランジスタのゲートは、前記第３のトランジスタのゲート、前記第６のトランジスタのゲート、前記第８のトランジスタのソースまたはドレインの一方および前記第９のトランジスタのソースまたはドレインの一方と電気的に接続し、
    前記第６のトランジスタのソースまたはドレインの他方は、前記第７のトランジスタのソースまたはドレインの一方と電気的に接続し、
    前記第７のトランジスタのゲートは、前記第２の配線と電気的に接続し、
    前記第４の配線は、前記第７のトランジスタのソースまたはドレインの他方および前記第９のトランジスタのソースまたはドレインの他方と電気的に接続し、
    前記第８のトランジスタのソースまたはドレインの他方は、前記第３の配線と電気的に接続し、
    前記第３のトランジスタの極性は、前記第４のトランジスタの極性と異なる画素回路。
  3. 請求項２に記載の画素回路において、
    前記第３の配線または第４の配線の一方は、正の電源線であり、
    前記第３の配線または第４の配線の他方は、０Ｖまたは負の電源線である画素回路。
  4. 請求項２または請求項３に記載の画素回路において、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第５のトランジスタおよび前記第８のトランジスタの極性は、前記第３のトランジスタの極性と同じであり、
    前記第６のトランジスタ、前記第７のトランジスタおよび前記第９のトランジスタの極性は、前記第４のトランジスタの極性と同じである画素回路。
  5. 請求項１乃至請求項４のいずれか一に記載の画素回路を用いて構成される表示装置。
  6. 請求項５に記載の表示装置を用いて構成されるパネルを具備する電子機器。
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