JP4494214B2 - 表示装置、電子機器 - Google Patents

Description

本発明は、発光素子を備えた表示装置、特に多色表示を行う表示部を備えた表示装置およびその駆動方法に関するものである。

近年、発光装置として、液晶素子を用いた画素を有する液晶ディスプレイ（ＬＣＤ）に代わり、エレクトロルミネッセンス（ＥＬ）素子等を代表とする自発光素子を用いた表示装置の研究開発が進められている。これらの発光装置は、自発光型ゆえの高画質、広視野角、バックライトを必要としないことによる薄型、軽量等の利点を活かして、携帯電話の表示画面やディスプレイ装置として幅広い利用が期待されている。
また、携帯電話等においては、その使用目的の多角化により、表示装置自体にも高機能化が求められ、既に多色表示を行うカラー表示装置も幅広く利用されている。
一般的なカラー表示装置の一例を図５（Ａ）に示す。基板５００上に、画素部５０１、ソース信号線駆動回路５０２、ゲート信号線駆動回路５０３が形成されている。前記駆動回路への信号入力、および画素部５０１への電流供給は、外部よりフレキシブルプリント基板（ＦＰＣ）５０４を介して行われる。
図５（Ａ）中、点線枠５１０で示した部分が１画素である。画素部５０１の一部を拡大したものを図５（Ｂ）に示す。各画素がそれぞれ、映像信号を入力するためのソース信号線５１１、行選択をするためのゲート信号線５１２、ＥＬ素子５１６に電流を供給するための電流供給線５１３、スイッチング用トランジスタ５１４、駆動用トランジスタ５１５、電源線５１７、保持容量５１８等を有する。このような、１画素を２つのトランジスタを用いて構成し、負荷（ここではＥＬ素子を例としている）を駆動する回路構成に関しては、特許文献１等にその記載がある。
このような、ＥＬ素子を用いた表示装置において、多階調表示を行う方法の１つとして、デジタル階調方式と時間階調方式とを組み合わせた駆動方法がある（特許文献２参照）。この方法によると、ＥＬ素子の状態は発光・非発光の２状態のみを制御出来れば良いため、素子の特性ばらつき等が画質に影響しにくいといった利点がある。
（特許文献１） 特開２０００−１４７５６９号公報
（特許文献２） 特開２００１−３４３９３３号公報
カラー表示を行う場合は、例えば図５（Ａ）に点線枠５２０で示した、隣接した３画素を用いてＲＧＢのそれぞれの発光を制御し、その混色によって多色表示を行う。つまり、１ドットの表示には３画素を要する。
多色表示が可能なカラー表示装置における画素は、モノクロ表示を行う場合の画素に比べて、その構成要素が多く、表示領域を占める面積も大きい。したがって、開口率が低下する。所望の輝度を得ようとする場合には、開口率が低下した分、発光輝度を高くする必要がある。発光輝度を高くするには、画素あたりの電流密度を上げなければならないが、これはＥＬ素子の寿命低下につながる。

本発明は以上の課題に鑑みてなされたものであり、新規の構成を用いた、多色表示が可能な表示装置を提供するものである。
前述の課題を解決するために、本発明においては以下のような手段を講じた。
従来、１画素をＲＧＢの３つのサブ画素として構成していたのに対し、本発明では、ＲＧＢそれぞれの発光色を呈するＥＬ素子を積層して形成する。ソース信号線、ゲート信号線は、ＲＧＢそれぞれに設けるのではなく、各１つの信号線を３画素で共有する。
ＲＧＢの発光は、それぞれ別の期間に行う。つまり、１フレーム期間内でＲＧＢが順次発光する、フィールドシーケンシャル方式を採用する。
映像信号入力、行選択に対する、ＲＧＢ発光の選択は、電流供給線の電位選択によってＲＧＢを選択し、所望の発光色を得ることが出来る。
本発明の構成を以下に記す。
本発明の表示装置は、異なる発光色を呈する複数の発光素子を有する画素がマトリクス状に配置された画素部を有し、前記複数の発光素子のいずれか１つを選択し、順次発光せしめることを特徴とする。
本発明の表示装置は、異なる発光色を呈する第１乃至第ｎ（ｎは自然数、２≦ｎ）の発光素子を有する画素が、マトリクス状に配置された画素部を有し、前記第１乃至第ｎの発光素子のいずれか１つを選択し、順次発光せしめることを特徴とする。
本発明の表示装置は、第１乃至第ｎ＋１（ｎは自然数、２≦ｎ）の画素電極と、前記第１乃至第ｎ＋１の画素電極に挟まれるように設けられた、異なる発光色を呈する第１乃至第ｎの発光素子とを有する画素が、マトリクス状に配置された画素部を有し、前記画素は、第１乃至第ｎの電流供給線と、電源線と、第１乃至第ｎの駆動用トランジスタを有し、前記第ｍ（ｍは自然数、１≦ｍ≦ｎ）の画素電極は、前記第ｍの駆動用トランジスタを介して前記第ｍの電流供給線と電気的に接続され、前記第ｎ＋１の画素電極は、前記電源線と電気的に接続され、前記表示装置は、少なくとも第１乃至第ｎの発光期間を有し、前記第ｍの発光期間において、前記第ｍの発光素子を挟む前記画素電極間に電位差を設け、前記第ｍの発光素子を選択的に発光せしめることを特徴とする。
本発明の表示装置は、第１乃至第ｎ＋１（ｎは自然数、２≦ｎ）の画素電極と、前記第１乃至第ｎ＋１の画素電極部に挟まれるように設けられた、異なる発光色を呈する第１乃至第ｎの発光素子とを有する画素が、マトリクス状に配置された画素部を有し、前記画素は、ソース信号線と、ゲート信号線と、第１乃至第ｎの電流供給線と、電源線と、スイッチング用トランジスタと、第１乃至第ｎの駆動用トランジスタとを有し、前記スイッチング用トランジスタのゲート電極は前記ゲート信号線と電気的に接続され、第１の電極は前記ソース信号線と電気的に接続され、第２の電極は前記第１乃至第ｎの駆動用トランジスタのゲート電極と電気的に接続され、前記第ｍ（ｍは自然数、１≦ｍ≦ｎ）の画素電極は、前記第ｍの駆動用トランジスタを介して前記第ｍの電流供給線と電気的に接続され、前記第ｎ＋１の画素電極は、前記電源線と電気的に接続されていることを特徴とする。
本発明の表示装置は、消去用ゲート信号線と、消去用トランジスタとを有し、前記消去用トランジスタのゲート電極は前記消去用ゲート信号線と電気的に接続され、第１の電極は前記第１乃至第ｎの駆動用トランジスタのゲート電極と電気的に接続され、第２の電極は前記第１乃至第ｎの電流供給線のいずれか一と電気的に接続されていることを特徴とする。
本発明の表示装置は、消去用ゲート信号線と、消去用トランジスタと、保持容量線とを有し、前記消去用トランジスタのゲート電極は前記消去用ゲート信号線と電気的に接続され、第１の電極は前記第１乃至第ｎの駆動用トランジスタのゲート電極と電気的に接続され、第２の電極は前記保持容量線と電気的に接続されていることを特徴とする。
本発明の表示装置は、消去用ゲート信号線と、第１乃至第ｎの消去用トランジスタとを有し、前記第１乃至第ｎの消去用トランジスタのゲート電極は、前記消去用ゲート信号線と電気的に接続され、前記第１乃至第ｎの画素電極と、前記第１乃至第ｎの駆動用トランジスタとの間に設けられていることを特徴とする。
本発明の表示装置において、前記第２乃至第ｎの画素電極は、いずれも透光性を有する層を用いてなることを特徴とする。
本発明の表示装置において、前記第１乃至第ｎの発光素子と、前記第１乃至第ｎ＋１の画素電極とは、積層されてなることを特徴とする。
本発明の表示装置の駆動方法は、異なる発光色を呈する複数の発光素子を有する画素が、マトリクス状に配置された画素部を有する表示装置の駆動方法であって、前記複数の発光素子のいずれか１つを選択し、順次発光せしめることを特徴とする。
本発明の表示装置の駆動方法は、異なる発光色を呈する第１乃至第ｎ（ｎは自然数、２≦ｎ）の発光素子を有する画素が、マトリクス状に配置された画素部を有する表示装置の駆動方法であって、前記第１乃至第ｎの発光素子のいずれか１つを選択し、順次発光せしめることを特徴とする。

第１図は、本発明の一実施形態を示す図である。
第２図は、本発明の一実施形態を示す図である。
第３図は、フィールドシーケンシャル駆動のタイミングを説明する図である。
第４図は、デジタル時間階調方式とフィールドシーケンシャル駆動を組み合わせたタイミングを説明する図である。
第５図は、従来の表示装置の構成を示す図である。
第６図は、ソース信号線駆動回路の構成例を示す図である。
第７図は、ソース信号線駆動回路の構成例を示す図である。
第８図は、ゲート信号線駆動回路の構成例を示す図である。
第９図は、本発明の画素における発光手段を説明する図である。
第１０図は、本発明の一実施形態を示す図である。
第１１図は、本発明の一実施例を示す図である。
第１２図は、本発明の一実施例を示す図である。
第１３図は、本発明が適用可能な電子機器の例を示す図である。
第１４図は、フィールドシーケンシャル駆動のコントロール回路を示す図である。

（実施の形態１）
図１に、本発明の表示装置における画素部の構成を示す。なお、以降はトランジスタとして、絶縁体上に形成された薄膜トランジスタ（以下ＴＦＴと標記）を例にとって説明するが、本発明はこれに限定するものではなく、有機薄膜トランジスタ、ＭＯＳトランジスタ、分子トランジスタ等を用いて構成した場合も全て含むものとする。また、ＴＦＴにおいては、ソース領域とドレイン領域とは、その構造や動作条件によって、分別が難しいため、一方を第１の電極、他方を第２の電極として表記する。発光素子としては、ＥＬ素子を例として説明するが、これに限定されず、２端子間に電位差を与えることによって電流を生じ、当該電流によって発光を得ることの出来る素子を対象に含むものとする。
図１において、点線枠１００で囲まれた部分が１画素である。それぞれの画素は、ソース信号線１０１、ゲート信号線１０２、第１〜第３の電流供給線１０３〜１０５、保持容量線１０６、スイッチング用ＴＦＴ１０７、第１〜第３の駆動用ＴＦＴ１０８〜１１０、保持容量１１１、第１〜第３のＥＬ素子１１２〜１１４、電源線１１５を有する。
スイッチング用ＴＦＴ１０７のゲート電極は、ゲート信号線１０２と電気的に接続され、第１の電極はソース信号線１０１と電気的に接続され、第２の電極は第１〜第３の駆動用ＴＦＴ１０８〜１１０のゲート電極と電気的に接続されている。第１の駆動用ＴＦＴ１０８の第１の電極は第１の電流供給線１０３と電気的に接続され、第２の電極は第１のＥＬ素子１１２の第１の電極と電気的に接続されている。第２の駆動用ＴＦＴ１０９の第１の電極は第２の電流供給線１０４と電気的に接続され、第２の電極は第２のＥＬ素子１１３の第１の電極と電気的に接続されている。第３の駆動用ＴＦＴ１１０の第１の電極は第３の電流供給線１０５と電気的に接続され、第２の電極は第３のＥＬ素子１１４の第１の電極と電気的に接続されている。保持容量線１０６と、第１〜第３の駆動用ＴＦＴ１０８〜１１０のゲート電極との間には、保持容量１１１が形成され、第１〜第３の駆動用ＴＦＴ１０８〜１１０のゲート電極の電位を保持する。なお、ここでは独立した保持容量線１０６を用いて、保持容量１１１を形成しているが、特にこの構成には限定しない。つまり、第１〜第３の駆動用ＴＦＴ１０８〜１１０のゲート電極と、いずれかの一定電位との間に保持容量１１１を設ければ良い。
第１〜第３のＥＬ素子１１２〜１１４は、積層形成されている。つまり、第１のＥＬ素子１１２の第２の電極は、第２のＥＬ素子１１３の第１の電極を兼ね、第２のＥＬ素子１１３の第２の電極は、第３のＥＬ素子１１４の第１の電極を兼ねる。第３のＥＬ素子１１４の第２の電極は、電源線１１５と電気的に接続されており、第１〜第３の電源供給線１０３〜１０５と電位差を有する。
第１〜第３の電流供給線１０３〜１０５は、図１４のコントロール回路１４０１と接続している。コントロール回路１４０１は、スイッチ１４０２〜１４０４の接続をそれぞれ切り替えることによって、電流供給線１０３〜１０５の電位をＶ_ＡまたはＶ_Ｃに制御する。これによってフィールドシーケンシャル駆動を行う。なお、コントロール回路の構成は図１４に限定されない。図１４ではＶ_ＡとＶ_Ｃの２つの電位を用いた構成になっているが、３つ以上の電位を切り替える構成にしてもよい。
第１〜第３のＥＬ素子１１２〜１１４において、第２、第３のＥＬ素子１１３、１１４の第１の電極は、ともに透明導電材料を用いて形成される。また、第１のＥＬ素子１１２の第１の電極と、第３のＥＬ素子１１４の第２の電極のいずれか一方もまた、透明導電材料を用いて形成される。第１〜第３のＥＬ素子１１２〜１１４からの出射光は、第１のＥＬ素子１１２の第１の電極と、第３のＥＬ素子１１４の第２の電極のうち、透明導電材料で形成された電極を通して外部に現れる。
画素部における発光動作について、図１および図９を参照して説明する。なお、ここではＴＦＴの状態について、ＯＮもしくはＯＦＦと表記するが、ＯＮとは、ＴＦＴのゲート・ソース間電圧の絶対値がそのしきい値の絶対値を上回り、ソース・ドレイン間に電流が流れる状態をいい、ＯＦＦとは、ＴＦＴのゲート・ソース間電圧の絶対値がそのしきい値の絶対値を下回り、ソース・ドレイン間に電流が流れない（微小なリーク電流は含めない）状態をいう。
ゲート信号線１０２が選択されると、スイッチング用ＴＦＴ１０７がＯＮし、図９（Ａ）に示すように、映像信号がソース信号線１０１より、スイッチング用ＴＦＴ１０７を介して第１〜第３の駆動用ＴＦＴ１０８〜１１０のゲート電極に入力される。図９（Ａ）の例では、スイッチング用ＴＦＴ１０７はＮ型ＴＦＴ、第１〜第３の駆動用ＴＦＴ１０８〜１１０はＰ型ＴＦＴを用いているので、映像信号の電位がＬ電位のとき、第１〜第３の駆動用ＴＦＴ１０８〜１１０がＯＮする。
続いて、各ＥＬ素子の発光について説明する。本発明においては、ＥＬ素子は積層されており、図１に示した構成の場合、映像信号は共通に第１〜第３の駆動用ＴＦＴ１０８〜１１０のゲート電極に入力されるので、各ＥＬ素子の発光・非発光の制御は、第１〜第３の電流供給線１０３〜１０５の電位を制御することによって行う。
まず、第１の発光色（Ｒ）が発光する場合について述べる（図９（Ｂ））。今、電源線の電位を対向電位Ｖ_Ｃとし、第１〜第３の電流供給線１０３〜１０５の電位をそれぞれ、Ｖ_Ａ、Ｖ_Ｃ、Ｖ_Ｃとする（ただしＶ_Ｃ＜Ｖ_Ａ）。
このとき、第１のＥＬ素子１１２においては、第１の電極の電位はおおむねＶ_Ａとなり、第２の電極の電位はおおむねＶ_Ｃとなる。よって第１の電極と第２の電極との間に電位差が生じ、第１の駆動用ＴＦＴ１０８を介して電流が流れ込み、発光する。一方、第２のＥＬ素子１１３の第１の電極の電位は、つまり第１のＥＬ素子１１２の第２の電極の電位であるからおおむねＶ_Ｃ、第２の電極の電位もまたおおむねＶ_Ｃであるから、第２のＥＬ素子１１３には電流が流れない。すなわち第２のＥＬ素子１１３はこのときは発光しない。したがって、第１の電流供給線１０３より第１のＥＬ素子１１２に流れ込んだ電流は、第２の駆動用ＴＦＴ１０９を介して、第２の電流供給線１０４へと流れる。同様に、第３のＥＬ素子１１４においても、第１の電極と第２の電極間には電位差が生じないため、電流が流れない。すなわち発光しない。
続いて、第２の発光色（Ｇ）が発光する場合について述べる（図９（Ｃ））。今、電源線の電位を対向電位Ｖ_Ｃとし、第１〜第３の電流供給線１０３〜１０５の電位をそれぞれ、Ｖ_Ａ、Ｖ_Ａ、Ｖ_Ｃとする。
このとき、第１のＥＬ素子１１２においては、第１の電極の電位はおおむねＶ_Ａとなり、第２の電極の電位もまたおおむねＶ_Ａとなる。したがって第１のＥＬ素子１１２には電流が流れない。すなわち発光しない。一方、第２のＥＬ素子１１３においては、第１の電極の電位は、つまり第１のＥＬ素子１１２の第２の電極の電位であるからおおむねＶ_Ａ、第２の電極の電位はおおむねＶ_Ｃであるから、第１の電極と第２の電極間に電位差が生じ、第２の駆動用ＴＦＴ１０９を介して電流が流れ込み、発光する。また、第３のＥＬ素子１１４においては、第１の電極の電位はおおむねＶ_Ｃ、第２の電極の電位もＶ_Ｃであるから、第１の電極と第２の電極間には電位差が生じないため、電流が流れない。すなわち発光しない。
続いて、第３の発光色（Ｂ）が発光する場合について述べる（図９（Ｄ））。今、電源線の電位を対向電位Ｖ_Ｃとし、第１〜第３の電流供給線１０３〜１０５の電位はいずれもＶ_Ａとする。
このとき、第１のＥＬ素子１１２においては、第１の電極の電位はおおむねＶ_Ａとなり、第２の電極の電位もまたおおむねＶ_Ａとなる。したがって第１のＥＬ素子１１２には電流が流れない。すなわち発光しない。同様に、第２のＥＬ素子１１３においても、第１の電極と第２の電極間には電位差が生じないため、電流が流れない。すなわち発光しない。一方、第３のＥＬ素子１１４においては、第１の電極の電位はおおむねＶ_Ａとなり、第２の電極の電位はＶ_Ｃである。よって第１の電極と第２の電極間に電位差が生じ、第３の駆動用ＴＦＴ１１０を介して電流が流れ込み、発光する。
以上の動作により、積層形成されたＥＬ素子は、選択的に発光させることが出来る。なお、上記の説明では、第１〜第３のＥＬ素子１１２〜１１４は、第１の電極と第２の電極間の電位差、つまり陽極−陰極間電圧がＶ_Ａ−Ｖ_Ｃとされているが、ＥＬ素子の場合、発光色によって、同一の輝度を得るのに必要な陽極−陰極間電圧はそれぞれ異なるのが一般的であるので、上記の条件には限定しないものとする。つまり、ＥＬ素子の特性によって、適宜電圧を設定すれば良い。
なお、ここでは例として、一般的なカラー表示装置において用いられているＲ、Ｇ、Ｂの３色の発光素子を有する場合について述べてきたが、本発明の主旨は、複数の発光素子を有する場合、ある期間において、いずれか１つの発光素子を選択的に発光せしめる点にあり、例えば３色以上の場合においても、同様の手法で容易に実現が可能であるので、ここでは特に発光素子の数は限定しない。
また、ここでは第１乃至第３の発光素子は積層構造としているが、必ずしもそれぞれの発光素子が積層されていなくとも、本発明が適用出来る。ただし、発光領域を広く確保出来るという点において、積層構造をとるのが望ましいといえる。
（実施の形態２）
本発明を実施の形態１とは異なる構成の画素に適用した例を図２に示す。図１に示した構成に加え、消去用ゲート信号線２０１、消去用ＴＦＴ２０２を追加している。その他の構成は図１に従うので、図番は省略する。
図２に示す構成の画素は、特開２００１−３４３９３３号広報記載の、デジタル時間階調方式による表示を行う際、発光時間を制御するために、所望のタイミングで、発光しているＥＬ素子を強制的に非発光の状態とすることが出来る。具体的には、発光を終了させたいタイミングで、消去用ゲート信号線２０１に行選択パルスを出力することにより、消去用ＴＦＴ２０２がＯＮする。これにより、駆動用ＴＦＴ１０８〜１１０のゲート電極の電位は保持容量線の電位に等しくなり、ＯＦＦする。したがって、ＥＬ素子への電流供給の経路が絶たれ、非発光の状態となる。
ここで、保持容量線１０６の電位は、駆動用ＴＦＴ１０８〜１１０が確実にＯＦＦする電位とする必要がある。具体的には、駆動用ＴＦＴ１０８〜１１０がＰ型ＴＦＴである場合、保持容量線１０６の電位は、いずれの電流供給線の電位よりも高くしておく。つまり、駆動用ＴＦＴ１０８〜１１０のゲート電極の電位が保持容量線１０６の電位に等しくなった場合、駆動用ＴＦＴ１０８〜１１０のゲート・ソース間電圧がいずれも正となるようにしておく。逆に、駆動用ＴＦＴ１０８〜１１０がＮ型である場合、保持容量線１０６の電位は、いずれの電流供給線の電位よりも低くしておけば良い。
ここでは、消去用ＴＦＴ２０２は、駆動用ＴＦＴ１０８〜１１０のゲート電極と、保持容量線１０６との間に設けられているが、駆動用ＴＦＴ１０８〜１１０のゲート電極と、第１〜第３の電流供給線１０３〜１０５のいずれかとの間に設けても良い。
また、消去用ＴＦＴ２０２については、図２のような配置に限定されない。所望のタイミングで消去用ＴＦＴを制御し、それによってＥＬ素子への電流供給を遮断出来れば良い。例えば図１０に示すように、消去用ＴＦＴ１００２〜１００４を、駆動用ＴＦＴ１０８〜１１０のドレイン端子と、ＥＬ素子との間に設け、消去用ＴＦＴ１００２〜１００４がＯＮしている期間は、駆動用ＴＦＴ１０８〜１１０のいずれかを介してＥＬ素子に電流が流れ、所望のタイミングで消去用ＴＦＴ１００２〜１００４をＯＦＦさせることによって、ＥＬ素子への電流を強制的に遮断することが出来る。

本実施例においては、本発明を用いて構成された画素を制御するための駆動回路の構成について説明する。
図６は、主に映像信号として、アナログ形式の映像信号を用いて表示を行うための、ソース信号線駆動回路の構成例を示している。
図６（Ａ）の例では、フリップフロップ６０１を複数段用いてなるシフトレジスタ６０２、ＮＡＮＤ６０３、レベルシフタ６０４、バッファ６０５、サンプリングスイッチ６０６を有している。
動作について説明する。クロック信号（Ｓ−ＣＫ、Ｓ−ＣＫｂ）およびスタートパルス（Ｓ−ＳＰ）にしたがって、シフトレジスタ６０２は順次サンプリングパルスを出力する。連続した２つのサンプリングパルスは、互いにパルスが重複する期間を有する場合があり、そのような場合には、ＮＡＮＤ６０３によって前後のサンプリングパルスと演算を行う。シフトレジスタ６０２の構成によっては、ＮＡＮＤ６０３は必要としない場合もある。
ＮＡＮＤ６０３から出力されたサンプリングパルスは、必要とあればレベルシフタ６０４によって振幅変換を受け、バッファ６０５によって増幅され、サンプリングスイッチ６０６へと入力される。サンプリングスイッチ６０６においては、サンプリングパルスの入力されたタイミングにおいて入力されているアナログ映像信号（Ｖｉｄｅｏ）を取り込み、それぞれのソース信号線Ｓ_１〜Ｓ_ｎに点順次で出力する。
ここで、レベルシフタ６０４、バッファ６０５については、シフトレジスタ６０２、もしくはＮＡＮＤ６０３自体が、大きな負荷を駆動するだけの能力が十分であれば特に必要としない。
図６（Ｂ）は、基本的な構成は図６（Ａ）と同様であるが、バッファ６０５において、１段あたり複数のサンプリングスイッチ６０６を駆動している点が異なる。このような構成とすると、サンプリングパルスが１つ出力されるタイミングで、同時に複数の列で、映像信号の取り込みを行うことが出来るため、図６（Ａ）の構成と比べ、ソース信号線駆動回路の動作周波数を低くすることが出来る。一般に、１つのサンプリングパルスによって、ｋ本同時に映像信号の取り込みを行うような駆動を、ｋ分割駆動といい、ソース信号線の本数が同じであれば、図６（Ａ）に示した構成に対し、１／ｋの動作周波数で良い。ただし、同時にｋ本の映像信号の取り込みを行うため、並列にｋ本の映像信号の入力が必要となる。
図７は、主に映像信号として、デジタル形式の映像信号を用いて表示を行うための、ソース信号線駆動回路の構成例を示している。
図７（Ａ）の例では、フリップフロップ７０１を複数段用いてなるシフトレジスタ７０２、ＮＡＮＤ７０３、第１のラッチ回路７０４、第２のラッチ回路７０５、Ｄ／Ａ変換回路７０６を有している。
動作について説明する。ただし、シフトレジスタ〜ＮＡＮＤの動作については、図６に示したものと同様であるから、省略する。
サンプリングパルスが入力されるタイミングにしたがって、第１のラッチ回路７０４において、デジタル映像信号（Ｄａｔａ）の取り込みが行われる。ここでは、並列した３つの第１のラッチ回路７０４によって、３ビット分のデジタル映像信号の取り込みが同時に行われる。取り込まれたデジタル映像信号は、第１のラッチ回路７０４のそれぞれにおいて、保持される。
前述の動作が、１列目から順に行われる。最終列の第１のラッチ回路７０４におけるデジタル映像信号の取り込みが終了した後、ラッチ信号（ＬＡＴ）が入力されると、第１のラッチ回路７０４において保持されていたデジタル映像信号は、一斉に第２のラッチ回路７０５へと転送される。その後は、１行分のデジタル映像信号は並列に処理される。
第２のラッチ回路７０５に転送されたデジタル映像信号は、続いてＤ／Ａ変換回路７０６に入力され、Ｄ／Ａ変換を受け、アナログの電圧信号へと変換され、ソース信号線Ｓ_１〜Ｓ_ｎに出力される。
図７（Ｂ）の例では、デジタル時間階調方式による表示を行う場合の構成について示している。第１のラッチ回路７０４、第２のラッチ回路７０５は１列あたり１つ配置され、デジタル映像信号（Ｄａｔａ）は、１本の信号線より、直列に入力される。例としては、１列目第１ビットデータ→２列目第１ビットデータ→・・・→最終列第１ビットデータ→１列目第２ビットデータ→２列目第２ビットデータ→・・・→最終列第２ビットデータ→・・・→１列目最下位ビットデータ→２列目最下位ビットデータ→・・・→最終列最下位ビットデータといったように入力されるが、この限りではない。なお、各部の動作については、図７（Ａ）と同様であるので、ここでは説明を省略する。
図８は、ゲート信号線駆動回路の構成例を示している。
図８の例では、ソース信号線駆動回路と同様、フリップフロップ８０１を複数段用いてなるシフトレジスタ８０２、ＮＡＮＤ８０３レベルシフタ８０４、バッファ８０５を有している。ここでも、ソース信号線駆動回路の場合と同様、ＮＡＮＤ８０２、レベルシフタ８０３、バッファ８０４については、必要に応じて設ければ良い。
動作もソース信号線駆動回路の項で説明したのと同様、シフトレジスタ８０２から順次行選択パルスが出力され、ＮＡＮＤ８０３において隣接パルス間での演算を行い、レベルシフタ８０４において振幅変換を受け、バッファ８０５を介して、ゲート信号線Ｇ_１〜Ｇ_ｍに出力され、１行目から順に選択される。ゲート信号線駆動回路は、前述したソース信号線駆動回路のいずれと組み合わせて使用しても良い。

本発明の構成を用いて表示を行う際の動作タイミングについて、図３を用いて説明する。
図３（Ａ）に示すように、表示装置においては、表示期間では繰り返し画面の書き換えと表示とを行っている。この書き換え回数は、一般的には１秒間に６０回程度とすることで、視認者がちらつき（フリッカ）を感じないとされている。ここで、画面の書き換え、表示の一連の動作を１回行う期間、つまり図３（Ａ）中、３０１で示した期間を、１フレーム期間と表記する。
本発明においては、第１〜第３の発光色を呈する画素への映像信号は、共通のソース信号線から入力される。よって、発光色ごとに、異なった期間で書き込みを行う必要があるため、フィールドシーケンシャル方式を用いる。つまり、図３（Ｂ）に示すように、１フレーム期間内を３つの期間に分割し、それぞれの期間で、発光色ごとに書き込みと発光を行う。視認者には、残像効果によって、混色されて認識され、多色表示が可能となる。
図３（Ｂ）において、Ｔａ１〜Ｔａ３で示された期間が、映像信号を画素に書き込む期間であり、以後、アドレス（書き込み）期間と表記する。Ｔｓ１〜Ｔｓ３で示された期間が、書き込まれた映像信号に応じて、所望の輝度で発光する期間であり、以後、サステイン（発光）期間と表記する。アドレス（書き込み）期間においては、図３（Ｃ）に示すように、１行目から順に、ｍ行目（最終行）までの行選択が行われている。ここで、３０２で示す期間、つまり１行あたりの選択期間を、１水平期間と表記する。１水平期間内に、ｎ列分のドットデータの書き込みが行われる。
図３（Ｄ）は、１水平期間内のドットデータの書き込みが線順次で行われる場合の例である。実施例１で説明したように、３０３で示される期間で、１列目から順次、ｎ列目までのドットデータのサンプリングが第１のラッチ回路において行われ、１行分のデータのサンプリングが終了すると、３０４で示される帰線期間内に、３０５で示されるようなタイミングでラッチパルスが入力され、このとき１行分のデータが一斉に第２のラッチ回路へと転送される。
図３（Ｅ）は、１水平期間内のドットデータの書き込みが点順次で行われる場合の例である。実施例１で説明したように、３０６で示される期間で、１列目から順次、ｎ列目までのドットデータのサンプリングが行われ、各列では直ちに、ソース信号線へと出力される。
以上が、アナログ階調方式における動作である。続いて、デジタル時間階調方式における動作について説明する。
図４（Ａ）に示すように、デジタル時間階調方式においても、フィールドシーケンシャル方式を用いる。図４（Ａ）中、４０１で示される１フレーム期間を、４０２〜４０４で示される３つの期間に分割し、各期間で、各発光色における書き込み、表示を行う。
ここでは、例として３ビットデジタル映像信号を用いた場合を挙げて説明する。デジタル時間階調方式の場合、フレーム期間３０２を、さらに複数のサブフレーム期間に分割する。ここでは３ビットであるので、３つのサブフレーム期間に分割している。
各サブフレーム期間は、アドレス（書き込み）期間Ｔａ＃（＃は自然数）と、サステイン（発光）期間Ｔｓ＃を有する。図４（Ａ）においては、サステイン（発光）期間の長さを、Ｔｓ１：Ｔｓ２：Ｔｓ３＝４：２：１とし、各サステイン（発光）期間で、発光もしくは非発光を制御することにより、２^３＝８階調を表現する。つまり、サステイン（発光）期間の長さを、Ｔｓ１：Ｔｓ２：Ｔｓ３＝２^{（ｎ−１）}：２^{（ｎ−２）}：・・・：２^１：２^０というように、２のべき乗の比とする。例えば、Ｔｓ３のみが発光し、Ｔｓ１、Ｔｓ２においては非発光である場合、すべてのサステイン（発光）期間のうち、約１４％の期間だけ発光していることになる。すなわち、約１４％の輝度が表現出来る。Ｔｓ１とＴｓ２が発光し、Ｔｓ３が非発光である場合には、すべてのサステイン（発光）期間のうち、約８６％の期間だけ発光していることになる。すなわち、約８６％の輝度が表現出来る。
この動作を、第１〜第３の発光色において繰り返すことによって、視認者においては残像効果によって多色表現が実現する。
この方式によると、アドレス（書き込み）期間とサステイン（発光）期間とが完全に分離されているため、サステイン（発光）期間の長さを自由に設定出来るといったメリットがあるが、アドレス（書き込み）期間において、ある行で書き込みが行われている間、他の行では書き込みも発光も行われていない。つまり、全体としてデューティー比が低くなってしまう。
そこで、アドレス（書き込み）期間とサステイン（発光）期間とを分離しない、図４（Ｂ）に示すようなタイミングでの動作について説明する。
図４（Ｂ）中、４１１で示される１フレーム期間を、４１２〜４１４で示される３つの期間に分割する点は同様であるが、各サブフレーム期間において、アドレス（書き込み）期間とサステイン（発光）期間とが分離していない様子がわかる。つまり、ｉ行目での書き込みが完了すると、ｉ行目では直ちに発光が始まる。その後、ｉ＋１行目での書き込みが行われている時には、すでにｉ行目はサステイン（発光）期間に入っていることになる。このようなタイミングとすることにより、デューティー比を高くすることが出来る。
ただし、図４（Ｂ）のようなタイミングの場合、アドレス（書き込み）期間よりもサステイン（発光）期間が短くなると、あるサブフレーム期間におけるアドレス（書き込み）期間と、次のサブフレーム期間におけるアドレス（書き込み）期間とが重複する期間が生じてしまう。そこで、図２、図１０に示したように、消去用ＴＦＴを用いて、サステイン（発光）期間が終了する時点から、次のアドレス（書き込み）期間が開始されるまでの間、強制的に消去期間Ｔｒ１_３、Ｔｒ２_３、Ｔｒ３_３を設けている。この消去期間により、異なるサブフレーム期間におけるアドレス（書き込み）期間同士が重複するのを回避出来る。具体的には、消去用ＴＦＴを制御するための、第２のゲート信号線駆動回路を用い、消去用の選択パルスを出力して、１行目から順に、所望のタイミングで消去用ＴＦＴをＯＮさせる。なお、この第２のゲート信号線駆動回路は、通常の書き込みを行う第１のゲート信号線駆動回路と同じ構成で良い。よって、消去用信号の書き込みを行う期間（以後、リセット期間と表記する）Ｔｅ１_３、Ｔｅ２_３、Ｔｅ３_３は、それぞれ、アドレス（書き込み）期間と長さが等しい。
なお、ここでは階調表示ビット数とサブフレーム数が等しい場合を例としたが、さらに多くの期間に分割されていても良い。また、サステイン（発光）期間の長さの比も、必ずしも２のべき乗としなくても、階調表現は可能である。

図１１を用いて、図２、図１０に示したような、消去用ＴＦＴを有する画素を駆動するための表示装置の構成について説明する。
基板１１００上に、画素部１１０１、ソース信号線駆動回路１１０２、第１のゲート信号線駆動回路１１０３および第２のゲート信号線駆動回路１１０４が形成されている。前記駆動回路への信号入力、および画素部１１０１への電流供給は、外部よりフレキシブルプリント基板（ＦＰＣ）１１０５を介して行われる。点線枠１１１０で示した部分が１画素である。
第１のゲート信号線駆動回路１１０３と、第２のゲート信号線駆動回路１１０４とは、画素部１１０１を挟んで対向配置される。回路構成、動作周波数等に関しては、第１のゲート信号線駆動回路１１０３、第２のゲート信号線駆動回路１１０４とも、同様で良い。

図１２を用いて、本発明の表示装置の画素部の断面構成の例を説明する。
石英、無アルカリガラス、プラスチック等の絶縁基板（可撓性基板も可）３００１上に、下地膜３００２が形成され、その上に第１〜第３の駆動用ＴＦＴ３００４〜４００６をはじめとする能動素子群が形成される。３００３はＴＦＴ３００４〜３００６のゲート絶縁膜である。さらに、第１、第２の層間絶縁膜３００７、３００８が形成され、当該絶縁層にコンタクトホールを開口後、配線（図示せず）および第１の画素電極３００９が形成される。
次いで、第１のエッジカバー膜３０１７として、アクリル等を代表とする有機樹脂膜、もしくは酸化ケイ素、酸化窒化ケイ素膜などの無機膜を形成し、第１のＥＬ層３０１０が形成される部位を開口する。次いで、当該開口部に第１のＥＬ層３０１０を形成する。この際、ＥＬ層の形成方法としては、インクジェット法が望ましい。ただし、塗布位置を高精度に制御出来るならば、他の方法によって形成されても良い。
その後、第２の画素電極３０１１を形成し、以後、第１のエッジカバー膜３０１７と同様に、第２のエッジカバー膜３０１８を形成し、第２のＥＬ層３０１２が形成される部位を開口する。次いで、当該開口部に第２のＥＬ層３０１２を形成する。
その後、第３の画素電極３０１３を形成し、以後、第２のエッジカバー膜３０１８と同様に、第３のエッジカバー膜３０１９を形成し、第３のＥＬ層３０１４が形成される部位を開口する。次いで、当該開口部に第３のＥＬ層３０１４を形成する。
次いで、対向電極３０１５を形成する。ここで、ＥＬ層からの出射光が、能動素子群が形成されている基板３００１側に現れる構造（下面出射：ボトムエミッションともいう）である場合には、第１〜第３の画素電極３００９、３０１１、３０１３は透光性を有する必要がある。例えば、ＩＴＯ等に代表される透明導電性材料を用いて形成しても良いし、低抵抗な金属材料を用いてごく薄く電極を形成し、透光性をもたせても良い。対して、ＥＬ層からの出射光が、能動素子群が形成されている基板３００１とは反対方向に現れる構造（上面出射：トップエミッションともいう）である場合には、第２、第３の画素電極３０１１、３０１３および対向電極３０１５は透光性を有する必要がある。さらに、ＥＬ層からの出射光が、能動素子群が形成されている基板３００１側及び３００１と反対側の両方に現れる構造（両面出射：デュアルエミッションともいう）である場合には、第１〜第３の画素電極３００９、３０１１、３０１３及び対向電極３０１５は透光性を有する必要がある。
最後に、第１〜第３のＥＬ層３０１０、３０１２、３０１４への水分等の浸入を防止するためのバリア層３０１６を形成し、表示装置とする。第１の画素電極３００９、第１のＥＬ層３０１０、第２の画素電極３０１１によって、図１における第１のＥＬ素子１１２が構成され、第２の画素電極３０１１、第２のＥＬ層３０１２、第３の画素電極３０１３によって、図１における第２のＥＬ素子１１３が構成され、第３の画素電極３０１３、第３のＥＬ層３０１４、対向電極３０１５によって、図１における第３のＥＬ素子１１４が構成される。

本発明の半導体装置には様々な用途がある。本実施例では、本発明の適用が可能な電子機器の例について説明する。
このような電子機器には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図１３に示す。
図１３（Ａ）はＥＬディスプレイであり、筐体３３０１、支持台３３０２、表示部３３０３等を含む。本発明の表示装置は表示部３３０３にて用いることが出来る。
図１３（Ｂ）はビデオカメラであり、本体３３１１、表示部３３１２、音声入力部３３１３、操作スイッチ３３１４、バッテリー３３１５、受像部３３１６等を含む。本発明の表示装置は表示部３３１２にて用いることが出来る。
図１３（Ｃ）はパーソナルコンピュータであり、本体３３２１、筐体３３２２、表示部３３２３、キーボード３３２４等を含む。本発明の表示装置は表示部３３２３にて用いることが出来る。
図１３（Ｄ）は携帯情報端末であり、本体３３３１、スタイラス３３３２、表示部３３３３、操作ボタン３３３４、外部インターフェイス３３３５等を含む。本発明の表示装置は表示部３３３３にて用いることが出来る。
図１３（Ｅ）は携帯電話であり、本体３４０１、音声出力部３４０２、音声入力部３４０３、表示部３４０４、操作スイッチ３４０５、アンテナ３４０６を含む。本発明の表示装置は表示部３４０４にて用いることが出来る。
図１３（Ｆ）はデジタルカメラであり、本体３５０１、表示部（Ａ）３５０２、接眼部３５０３、操作スイッチ３５０４、表示部（Ｂ）３５０５、バッテリー３５０６を含む。本発明の表示装置は、表示部（Ａ）３５０２、表示部（Ｂ）３５０５にて用いることが出来る。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜実施例４に示したいずれの構成を適用しても良い。

ＲＧＢ３色を積層構造とすることにより、各画素での電流密度を低く抑え、かつ１画素あたりの開口率を高くすることが出来る。よって、ＥＬ素子の長寿命化に寄与することが出来る。

Claims (13)

1. 画素を有し、
   前記画素は、少なくとも第１の発光素子及び第２の発光素子と、少なくとも第１の駆動用トランジスタ及び第２の駆動用トランジスタと、スイッチング用トランジスタとを有し、
   前記第１の発光素子の一方の電極は、前記第１の駆動用トランジスタのソース又はドレインの一方に接続され、
   前記第１の発光素子の他方の電極と前記第２の発光素子の一方の電極は、前記第２の駆動用トランジスタのソース又はドレインの一方に接続され、
   前記第２の発光素子の他方の電極は、電源線に接続され、
   前記第１の駆動用トランジスタのソース又はドレインの他方は、第１の電流供給線に接続され、
   前記第２の駆動用トランジスタのソース又はドレインの他方は、第２の電流供給線に接続され、
   前記スイッチング用トランジスタのゲートは、ゲート信号線に接続され、
   前記スイッチング用トランジスタのソース又はドレインの一方は、ソース信号線に接続され、
   前記スイッチング用トランジスタのソース又はドレインの他方は、前記第１の駆動用トランジスタのゲートと前記第２の駆動用トランジスタのゲートに接続されていることを特徴とする表示装置。
2. 請求項１において、
   前記第１の発光素子の一方の電極上に、前記第１の発光素子の他方の電極と前記第２の発光素子の一方の電極が設けられ、
   前記第１の発光素子の他方の電極と前記第２の発光素子の一方の電極上に、前記第２の発光素子の他方の電極が設けられ、
   前記第１の発光素子の他方の電極と前記第２の発光素子の一方の電極は、同じ電極であることを特徴とする表示装置。
3. 請求項１において、
   基板上に、前記第１の駆動用トランジスタ及び前記第２の駆動用トランジスタが設けられ、
   前記第１の駆動用トランジスタ及び前記第２の駆動用トランジスタ上に、前記第１の発光素子の一方の電極が設けられ、
   前記第１の発光素子の一方の電極上に、前記第１の発光素子の他方の電極と前記第２の発光素子の一方の電極が設けられ、
   前記第１の発光素子の他方の電極と前記第２の発光素子の一方の電極上に、前記第２の発光素子の他方の電極が設けられ、
   前記第１の発光素子の他方の電極と前記第２の発光素子の一方の電極は、同じ電極であることを特徴とする表示装置。
4. 請求項１乃至請求項３のいずれか一項において、
   前記第１の電流供給線と前記第２の電流供給線は、少なくとも第１の電位及び第２の電位を供給するコントロール回路に接続されていることを特徴とする表示装置。
5. 請求項１乃至請求項４のいずれか一項において、
   前記第１の発光素子の他方の電極と前記第２の発光素子の一方の電極は、透光性を有する材料を用いていることを特徴とする表示装置。
6. 請求項１乃至請求項５のいずれか一項において、
   前記第２の発光素子の他方の電極は透光性を有する材料を用いていることを特徴とする表示装置。
7. 請求項１乃至請求項６のいずれか一項において、
   前記第１の発光素子の発光色と前記第２の発光素子の発光色は、それぞれ異なることを特徴とする表示装置。
8. 請求項１乃至請求項７のいずれか一項において、
   前記画素は、消去用トランジスタをさらに有し、
   前記消去用トランジスタのソース又はドレインの一方は、前記第１の電流供給線または前記第２の電流供給線に接続され、
   前記消去用トランジスタのソース又はドレインの他方は、前記第１の駆動用トランジスタのゲートと前記第２の駆動用トランジスタのゲートに接続され、
   前記消去用トランジスタのゲートは、消去用ゲート信号線に接続されていることを特徴とする表示装置。
9. 請求項１乃至請求項７のいずれか一項において、
   前記画素は、少なくとも第１の消去用トランジスタ及び第２の消去用トランジスタをさらに有し、
   前記第１の消去用トランジスタのソース又はドレインの一方は、前記第１の発光素子の一方の電極に接続され、
   前記第１の消去用トランジスタのソース又はドレインの他方は、前記第１の駆動用トランジスタのソース又はドレインの一方に接続され、
   前記第２の消去用トランジスタのソース又はドレインの一方は、前記第２の発光素子の一方の電極に接続され、
   前記第２の消去用トランジスタのソース又はドレインの他方は、前記第２の駆動用トランジスタのソース又はドレインの一方に接続され、
   前記第１の消去用トランジスタのゲートと前記第２の消去用トランジスタのゲートは、消去用ゲート信号線に接続されていることを特徴とする表示装置。
10. 請求項１乃至請求項７のいずれか一項において、
    前記画素は、消去用トランジスタと保持容量をさらに有し、
    前記消去用トランジスタのソース又はドレインの一方は、前記第１の電流供給線、前記第２の電流供給線、または保持容量線に接続され、
    前記消去用トランジスタのソース又はドレインの他方は、前記第１の駆動用トランジスタのゲートと前記第２の駆動用トランジスタのゲートに接続され、
    前記消去用トランジスタのゲートは、消去用ゲート信号線に接続され、
    前記保持容量の一方の電極は、前記第１の駆動用トランジスタのゲートと前記第２の駆動用トランジスタのゲートに接続され、
    前記保持容量の他方の電極は、前記保持容量線に接続されていることを特徴とする表示装置。
11. 請求項１乃至請求項９のいずれか一項において、
    前記画素は、保持容量をさらに有し、
    前記保持容量の一方の電極は、前記第１の駆動用トランジスタのゲートと前記第２の駆動用トランジスタのゲートに接続され、
    前記保持容量の他方の電極は、保持容量線に接続されていることを特徴とする表示装置。
12. 請求項１乃至請求項１１のいずれか一項において、
    前記第１の発光素子の一方の電極と、前記第１の発光素子の他方の電極及び前記第２の発光素子の一方の電極との間に設けられた第１のＥＬ層と、
    前記第１の発光素子の他方の電極及び前記第２の発光素子の一方の電極と、前記第２の発光素子の他方の電極との間に設けられた第２のＥＬ層とを有することを特徴とする表示装置。
13. 請求項１乃至請求項１２のいずれか一項に記載の表示装置を用いた電子機器。

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