JP2005031598A - 表示装置及びその駆動方法 - Google Patents

Abstract

【課題】 新たな画素回路を有する表示装置に対して、発光素子の劣化を制御し、信頼性を向上させるため逆方向の電圧（逆電圧、又は逆バイアス）を印加する回路構成、及びその方法を提供することを課題とする。
【解決手段】 信号線に接続されるスイッチング用トランジスタ、発光素子に接続される駆動用トランジスタ、駆動用トランジスタに直列に接続される電流制御用トランジスタを少なくとも有する新たな画素回路に対し、逆電圧を印加する。逆電圧印加用回路は、アナログスイッチ、又はクロックドインバータと、逆電圧印加時にオンとなる逆電圧印加用トランジスタとを有することを特徴とする。
【選択図】 図１

Description

本発明は、発光素子を備えた表示装置及びその駆動方法に関する。

近年、発光素子（自発光素子）を用いた表示装置の研究開発が進められている。このような表示装置は、高画質、薄型、軽量などの利点を生かして、携帯電話の表示画面やパソコンのモニターとして幅広く利用されている。特に、このような表示装置は動画表示に適した速い応答速度、低電圧、低消費電力駆動などの特徴を有しているため、新世代の携帯電話や携帯情報端末（ＰＤＡ）をはじめ、幅広い用途が見込まれている。

発光素子は、経時変化によりその輝度が劣化してしまう。例えば、ある電圧Ｖ₀を印加すると電流Ｉ₀で所定の発光輝度が得られていたにもかかわらず、発光素子の経時変化により、電圧Ｖ₀を印加しても電流Ｉ₀’しか発光素子へ流れないため、所定の輝度が得られなくなってしまった。また例えば、ある電流を流した場合であっても、発光素子の経時劣化により同一輝度が得られなくなってしまう。

これは電圧や電流を流すことで発光素子が発熱し、発光素子の膜質の界面や電極の界面での性質に変化が生じるためであると考えられる。さらに発光素子の劣化状態は、各発光素子で異なるためやきつきが生じてしまう。

発光素子の劣化を抑制し、信頼性を向上させるため、発光素子の発光時に印加される電圧とは逆方向の電圧を印加する方法がある（特許文献１参照）。

特開２００１−１１７５３４号公報

発光素子を有する画素回路は、多様な構成を取り得る。そこで本発明は、新たな画素回路を有する表示装置に対して、発光素子の劣化を制御し、信頼性を向上させるため、発光素子へ逆方向の電圧（以下、逆電圧と表記する）を印加する回路構成、及びその方法を提供することを課題とする。

上記課題を鑑み本発明は、信号線に接続されるスイッチング用のトランジスタ（スイッチング用トランジスタと表記する）、発光素子に接続される駆動用のトランジスタ（駆動用トランジスタと表記する）、駆動用トランジスタに直列に接続される電流制御用のトランジスタ（電流制御用トランジスタと表記する）を少なくとも有する新たな画素回路において、発光素子へ逆電圧を印加する。

好ましくは、駆動用トランジスタのゲート電位を固定電位とすることにより、寄生容量や配線容量によるゲート・ソース間の電圧Ｖｇｓが変化しないように動作させることができる。その結果、駆動用トランジスタのゲート・ソース間電圧Ｖｇｓのばらつきに起因する、表示ムラを抑えることができる。

また本発明は、信号線に接続される電流制御用トランジスタをオフとする、例えば、電流制御用トランジスタに接続された容量素子の電荷を放電する消去用のトランジスタ（消去用トランジスタと表記する）を加えた画素回路において、発光素子へ逆電圧を印加する。

駆動用トランジスタは、飽和領域及び線形領域で動作させることができ、スイッチング用トランジスタ、電流制御用トランジスタ、及び消去用トランジスタは、線形領域で動作させる。線形領域で動作させる場合、駆動用電圧を低くできるため、表示装置の低消費電力化を達成することができる。

逆電圧（逆バイアスともいう）を印加する方法は、発光素子が有する陽極と、陰極に印加する電圧の大小関係が逆となるように電圧を印加する。つまり、陽極に導通しているアノード線と、陰極に導通しているカソード線との電位が反転する電圧を印加する。なお、アノード線、及びカソード線には、電源線が接続され、電源線により反転する電位が印加されてもよい。

逆電圧を印加するための回路（以下、逆電圧印加用回路と表記する）は、アナログスイッチ、又はクロックドインバータ等の半導体回路と、逆電圧印加時にオンとなるトランジスタ（逆電圧印加用トランジスタとも表記する）とを有する。

アナログスイッチは、少なくとも極性の異なる第１のトランジスタ、及び第２のトランジスタを有する。クロックドインバータは、少なくとも極性の異なる第１のトランジスタ、及び第２のトランジスタと、第３のトランジスタを有する。さらに第３のトランジスタと極性の異なる第４のトランジスタを有してもよい。

トランジスタは、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタ、接合型トランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。

本発明により、新たな画素回路を有する表示装置に対して、発光素子の劣化を制御し、信頼性を向上させるため逆電圧を印加する回路構成、及びその方法を提供することができる。さらに、アノード線と信号線、つまりアノード線と信号線駆動回路が有する電源線とがショートすることなく逆電圧を印加することができる。その結果、表示装置を有する電子機器の長寿命化が達成できる。

以上により新たな画素回路を有する表示装置に対して、発光素子の劣化を制御し、信頼性を向上させるため逆電圧を印加する回路構成、及びその方法を提供することができる。

以下に、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

また以下の実施の形態において、トランジスタはゲート、ソース、ドレインの３端子を有するが、ソース電極、ドレイン電極に関しては、トランジスタの構造上、明確に区別が出来ない。よって、素子間の接続について説明する際は、ソース電極、ドレイン電極のうち一方を第１の電極、他方を第２の電極と表記する。
（実施の形態１）

本実施の形態では、少なくともスイッチング用トランジスタ、消去用トランジスタ、駆動用トランジスタ及び電流制御用トランジスタを有する画素回路に対し、アナログスイッチを有する逆電圧印加用回路を用いる具体例について説明する。

図１（Ａ）には、順電圧（発光素子が発光する方向の電圧）を印加し、発光素子が発光している状態を示す。図１（Ａ）に示す逆電圧印加用回路１１６は、ｎチャネル型トランジスタ２０、ｐチャネル型トランジスタ２１を有するアナログスイッチ２８を有する。ｎチャネル型トランジスタ２０のゲート電極は、アノード線１８に接続され、本実施の形態ではアノード線１８は、５Ｖに保持されている。ｐチャネル型トランジスタ２１のゲート電極は、一定の電位に保持された電源線、又はカソード線に接続され、本実施の形態では−２Ｖに固定された第１の電源線１９に接続されている。アナログスイッチ２８の出力配線（出力端子）は、逆電圧印加用トランジスタ１７の第１の電極と、走査線５８、又は消去用トランジスタのゲート電極に接続されるリセット線５９と、に接続される。本実施の形態ではアナログスイッチ２８の出力配線は、逆電圧印加用トランジスタ１７の第１の電極と、走査線５８と、に接続されている。

逆電圧印加用トランジスタ１７は、一定の電位に保たれた電源線、又はカソード線にゲート電極が接続され、アノード線に第１の電極が接続され、アナログスイッチ２８の出力配線に第２の電極が接続される。本実施の形態では逆電圧印加用トランジスタ１７のゲート電極は−２Ｖの電位に保持されている。さらに、逆電圧印加用トランジスタ１７の第１の電極は、スイッチング用トランジスタのゲート電極に接続された走査線５８に接続されている。また逆電圧印加用トランジスタの第１の電極は、消去用トランジスタのゲート電極に接続されたリセット線５９に接続してもよい。

このような回路構成において、走査線駆動回路が有するバッファ回路から、例えば５Ｖ、−２Ｖの電圧のパルス信号が出力され、アナログスイッチ２８へ入力される。すると、ｎチャネル型トランジスタ２０、及びｐチャネル型トランジスタ２１のどちらかがオンとなり、逆電圧印加用トランジスタ１７はオフとなる。具体的には、Lowの信号が入力される場合、ｐチャネル型トランジスタ２１がオンとなり、Ｈｉｇｈの信号が入力される場合、ｎチャネル型トランジスタ２０がオンとなる。そして、走査線５８にはバッファ回路から出力された信号が入力される。

このような信号がアナログスイッチ２８に入力されるとき、画素１０１ではスイッチング用トランジスタ５１がオンとなり、信号線５７からビデオ信号が入力される。本実施の形態では、スイッチング用トランジスタ５１はｎチャネル型のトランジスタを用い、ビデオ信号は電圧値として入力する。スイッチング用トランジスタ５１は、ｐチャネル型のトランジスタを用いてもよい。

すると、駆動用トランジスタ５３、電流制御用トランジスタ５４がオンとなり、発光素子５５が発光する。発光素子５５の陰極は、−１０Ｖに保持されたカソード線６９に接続され、陽極は、５Ｖに保持されたアノード線１８に接続されている。

本実施の形態において、駆動用トランジスタ５３、電流制御用トランジスタ５４はｐチャネル型のトランジスタを用いるが、ｎチャネル型のトランジスタを用いてもよい。なお、駆動用トランジスタ５３と、電流制御用トランジスタ５４は同一極性を用いる方が好ましい。

このとき必要に応じて、消去用トランジスタ５２を動作させて、リセット線５９を選択し消去期間を設ける。本実施の形態において、消去用トランジスタ５２はｎチャネル型のトランジスタを用いる。消去用トランジスタ５２はｐチャネル型のトランジスタを用いてもよいことは言うまでもない。消去用トランジスタやその動作は、特開２００１−３４３９３３号公報を参照すればよく、それらと組み合わせて用いることができる。

また消去用トランジスタ５２、及び電流制御用トランジスタ５４の第１の電極が接続されるアノード線１８及び駆動用トランジスタのゲート電極が接続される第２の電源線６０は、制御用回路１１８が接続されている。なお駆動用トランジスタのゲート電極を固定電位とすると、寄生容量や配線容量によるゲート・ソース間の電圧Ｖｇｓが変化しないように動作させることができる。そのため、少なくとも順電圧印加時では、第２の電源線６０の電位を固定電位とすると好ましい。

制御用回路１１８は二つのｎチャネル型トランジスタを有し、第１のｎチャネル型トランジスタ６１の第１の電極と、第２のｎチャネル型トランジスタ６２のゲート電極とが、アノード線１８に接続されている。第１のｎチャネル型トランジスタ６１の第２の電極と、第２のｎチャネル型トランジスタ６２の第１の電極とが、第２の電源線６０に接続されている。第１のｎチャネル型トランジスタ６１のゲート電極は、−２Ｖに固定され、第２のｎチャネル型トランジスタ６２の第２の電極は、０Ｖに固定されている。

このような制御用回路１１８は、順電圧印加時では、第１のｎチャネル型トランジスタ６１はオフとなり、第２のｎチャネル型トランジスタ６２はオンとなっている。その結果、駆動用トランジスタ５３のゲート電極の電位は０Ｖとなっている。

以上のような状態のとき、駆動用トランジスタ５３はオンとなり、カソード線５９が−２Ｖ、アノード線１８が５Ｖであるため、発光素子へは順電圧が印加され、発光する。

図１（Ｂ）には、逆電圧を印加している状態を示す。本実施の形態では、アノード線１８を−１０Ｖ、第１の電源線１９を−２Ｖとする。すると、アナログスイッチ２８が有するｎチャネル型トランジスタ２０、及びｐチャネル型トランジスタ２１は、両方ともオフとなり、逆電圧印加用トランジスタ１７はオンとなり、走査線５８は−１０Ｖとなる。それに伴い、画素１０１ではスイッチング用トランジスタ５１がオフとなる。

このときカソード線６９の電圧を−１０Ｖとし、逆電圧を印加する。そして、駆動用トランジスタ５３と、電流制御用トランジスタ５４とをオンとし、逆電圧を効率よく印加する。特に、駆動用トランジスタ５３は、飽和領域で動作させるため、Ｌ／Ｗが大きくなるように設計されている場合、抵抗値が高いことが懸念される。そのため、制御用回路１１８では、第１のｎチャネル型トランジスタ６１をオンとし、第２のｎチャネル型トランジスタ６２をオフとし、駆動用トランジスタ５３のゲート電極に接続される第２の電源線６０の電圧を−１０Ｖとする。その結果、駆動用トランジスタ５３のゲート電極へ印加されるゲート電圧を大きくできより効率高く逆電圧を印加することができる。その結果、駆動用トランジスタ５３の抵抗による逆電圧印加時が長くなるという問題ｓを低減することができる。

なお駆動用トランジスタ５３は、線形領域で動作させてもよい。駆動用トランジスタ５３を線形領域で動作させる場合、駆動電圧を低くすることができる。そのため、表示装置の低消費電力化が期待できる。

以上のような状態のとき、駆動用トランジスタ５３、電流制御用トランジスタ５４はオンとなり、カソード線５９が−２Ｖ、アノード線１８が−１０Ｖであるため、発光素子へは逆電圧が印加される。

また、駆動用トランジスタ５３や電流制御用トランジスタ５４の抵抗を解消するために、発光素子の第１の電極（本実施の形態では陽極）と、アノード線１８との間にダイオードを設けてもよい。なお本実施の形態では、発光素子の第１の電極は陽極とするが、第１の電極が陰極となる画素構成を用いてもよい。

本実施の形態により、新たな画素回路を有する表示装置に対して、発光素子の劣化を低減し、信頼性を向上させるため逆電圧を印加する回路構成、及びその方法を提供することができる。

さらに本実施の形態により、アノード線と信号線、つまりアノード線と信号線駆動回路が有する電源線とがショートすることなく逆電圧を印加することができる。

なお、本実施の形態で示した電圧の値は一例であり、これに限定されるものではない。
（実施の形態２）

本実施の形態では、クロックドインバータを有する逆電圧印加用回路に用いる具体例について説明する。

図２（Ａ）には、順電圧を印加している状態を示す。図２（Ａ）に示す逆電圧印加用回路１１６は、直列に接続されたｐチャネル型トランジスタ１２と、ｎチャネル型トランジスタ１３、１４を有するクロックドインバータ２９を有する。なお、さらに加えてｐチャネル型トランジスタを有するクロックドインバータを用いてもよい。ｐチャネル型トランジスタ１２のゲート電極と、ｎチャネル型トランジスタ１３のゲート電極は同電位であって、つまり接続されている。ｐチャネル型トランジスタ１２の第１の電極は、一定の電位に保持された電源線、例えば５Ｖに保持されたＶＤＤ（高電位電源線）に接続されている。ｎチャネル型トランジスタ１４の第１の電極は、一定の電位に保持された電源線、例えば−２Ｖに保持されたＶＳＳ（低電位電源線）に接続されている。またゲート電極は、一定の電位に保持された電源線、又はカソード線に接続され、本実施の形態では５Ｖに保持された第１の電源線１９に接続されている。クロックドインバータ２９の出力配線は、逆電圧印加用トランジスタ１７の第１の電極と、走査線５８又はリセット線５９とに接続されている。本実施の形態では、クロックドインバータ２９の出力配線は、逆電圧印加用トランジスタ１７の第１の電極と、走査線５８とに接続されている。

逆電圧印加用トランジスタ１７は、一定の電位に保たれた電源線、又はカソード線にゲート電極が接続され、アノード線に第１の電極の電極が接続され、クロックドインバータ２９の出力配線とに第２の電極が接続される。本実施の形態では逆電圧印加用トランジスタ１７のゲート電極は−２Ｖの電位に保たれている。また逆電圧印加用トランジスタの第１の電極はクロックドインバータの出力配線と接続され、第２の電極は第１の電源線１９に接続されている。さらに本実施の形態では、逆電圧印加用トランジスタ１７の第１の電極は、スイッチング用トランジスタのゲート電極に接続された走査線に接続される。また逆電圧印加用トランジスタの第１の電極は、消去用トランジスタのゲート電極に接続されたリセット線５９に接続してもよい。

走査線駆動回路が有するバッファ回路から、例えば５Ｖ、−２Ｖのパルス信号が出力され、クロックドインバータ２９へ入力される。すると、ｎチャネル型トランジスタ１４がオンとなり、逆電圧印加用トランジスタ１７はオフとなる。

その結果、走査線５８にはバッファ回路から出力された信号が入力される。本実施の形態では、スイッチング用トランジスタ５１はｎチャネル型トランジスタを用い、ビデオ信号は電圧値として入力する。 すると実施の形態１と同様に、駆動用トランジスタ５３、電流制御用トランジスタ５４がオンとなり、発光素子５５が発光する。

その他の画素構成、動作、制御用回路１１８は図１（Ａ）と同様であるため、説明を省略する。なお駆動用トランジスタのゲート電極を固定電位とすると、寄生容量や配線容量によるゲート・ソース間の電圧Ｖｇｓが変化しないように動作させることができる。そのため実施の形態１と同様に、少なくとも順電圧印加時では、第２の電源線６０の電位を固定電位とすると好ましい。

このとき必要に応じて、消去用トランジスタ５２を動作させて、リセット線５９を選択し消去期間を設け、高階調表示を行なう。本実施の形態において、消去用トランジスタ５２はｎチャネル型トランジスタを用いる。消去用トランジスタやその動作の詳細は、特開２００１−３４３９３３号公報を参照すればよい。

以上のような状態のとき、駆動用トランジスタ５３はオンとなり、カソード線５９が−１０Ｖ、アノード線１８が５Ｖであるため、発光素子へは順電圧が印加され、発光する。

図２（Ｂ）には、逆電圧を印加している状態を示し、第１の電源線１９は−１０Ｖに保持される。すると、クロックドインバータ２９が有するｎチャネル型トランジスタ１４は、ハイインピーダンス状態、つまりオフとなり、逆電圧印加用トランジスタ１７はオンとなり、走査線５８は−１０Ｖとなる。それに伴い、画素１０１ではスイッチング用トランジスタ５１がオフとなる。

逆電圧を効率よく印加するため、駆動用トランジスタ５３と、電流制御用トランジスタ５４とをオンとする。このとき実施の形態１と同様な制御用回路１１８を用い、第１のｎチャネル型トランジスタ６１をオンとし、第２のｎチャネル型トランジスタ６２をオフとし、駆動用トランジスタ５３のゲート電極に接続される第２の電源線６０の電圧を−１０Ｖとする。

以上のような状態のとき、駆動用トランジスタ５３はオンとなり、カソード線５９が５Ｖ、アノード線１８が−１０Ｖとなるため、発光素子へは逆電圧が印加される。

また、駆動用トランジスタ５３や電流制御用トランジスタ５４の抵抗問題を解消するために、発光素子の第１の電極と、アノード線１８との間にダイオードを設けてもよい。

本実施の形態により、新たな画素回路を有する表示装置に対して、発光素子の劣化を制御し、信頼性を向上させるため逆電圧を印加する回路構成、及びその方法を提供することができる。

さらに本実施の形態により、アノード線と信号線、つまりアノード線と信号線駆動回路が有する電源線とがショートすることなく逆電圧を印加することができる。

なお、本実施の形態で示した電圧の値は一例であり、これに限定されるものではない。
（実施の形態３）

本実施の形態では、逆電圧印加用回路を有する走査線駆動回路、信号線駆動回路、及びそれらを有する表示装置について説明する。

図５（Ａ）には、走査線駆動回路の構成を示し、シフトレジスタ１１４、バッファ１１５、逆電圧印加用回路１１６を有する逆電圧印加用回路部１５０を有する。

逆電圧印加用回路部１５０は、走査線、又はリセット線にそれぞれ接続される複数の逆電圧印加用回路１１６と逆電圧印加用トランジスタ１７を有する。逆電圧印加用回路１１６は、アナログスイッチ２８、又はクロックドインバータ２９を有する。

走査線駆動回路に逆電圧印加用回路部１５０を設ける場合、アノード線と、一定の電位に保たれた電源線、又はカソード線の電位を反転し、発光素子に逆電圧を印加すると同時に、アナログスイッチ２８、又はクロックドインバータ２９をオフとし、逆電圧印加用トランジスタ１７をオンとするように駆動する。そして、逆電圧印加回路１１６に接続される画素が有するスイッチング用トランジスタ５１、又は消去用トランジスタ５２がオフとなる電位とする。その結果、アノード線１８と信号線５７、つまりアノード線と信号線駆動回路が有する電源線とがショートすることなく逆電圧を印加することができる。

逆電圧印加用回路１１６を、信号線駆動回路に設けることもできる。図５（Ｂ）には、信号線駆動回路の構成を示し、シフトレジスタ１１１、第１のラッチ回路１１２、第２のラッチ回路１１３、複数の逆電圧印加用回路１１６を有する逆電圧印加回路部１５１を有する。

信号線駆動回路に設けられた逆電圧印加用回路は、アナログスイッチ２８、又はクロックドインバータ２９を有し、逆電圧印加用トランジスタ１７は不要となる。アナログスイッチ、又はクロックドインバータの出力配線が、画素部の複数の信号線（Ｓ１〜Ｓｘ）とそれぞれ接続されている。

さらに、信号線駆動回路が有する電源線とアノード線のショートを防止するため、スイッチを有する。スイッチは、アノード線と一定の電位に保たれた電源線、又はカソード線の電位差を利用して、オン、又はオフとなる。

信号線駆動回路に逆電圧印加用回路部１５０を設ける表示装置において、アノード線と一定の電位に保たれた電源線、又はカソード線の電位を反転し、発光素子に逆電圧を印加すると同時に、アナログスイッチ、又はクロックドインバータをオフとする。すると、アノード線と信号線との間に配置されたトランジスタをオフとすることができる。その結果、アノード線と信号線、つまりアノード線と信号線駆動回路が有する電源線とがショートすることなく逆電圧を印加することができる。

また逆電圧を印加するとき、駆動用トランジスタのゲート電極が接続される電源線と、アノード線の電圧について説明する。逆電圧を印加する場合、駆動用トランジスタ、電流制御用トランジスタを介して発光素子へ逆電圧が印加される。そのため、駆動用トランジスタ、電流制御用トランジスタの抵抗は、より低くなると好ましい。しかし、特に駆動用トランジスタの場合、飽和領域で動作させる場合、チャネル形成領域のＬ／Ｗ比が大きくなり、抵抗が高くなることが懸念される。

そこで、駆動用トランジスタ、電流制御用トランジスタを確実にオンとし、より高い電圧を印加するように、駆動用トランジスタのゲート電極が接続される電源線の電圧を制御する制御用回路１１８を有する。

制御用回路は、アノード線にゲート電極が接続され、第１の電極が電源線に接続された第６のトランジスタと、ゲート電極が固定電位に保持され、第１の電極がアノード線に接続され、第２の電極が電源線に接続された第７のトランジスタとを有する。

駆動用トランジスタに着目すると、順電圧を印加する場合、第６のトランジスタはオン、第７のトランジスタはオフとし、逆電圧を印加する場合、第６のトランジスタはオフ、第７のトランジスタはオンとする。そして逆電圧を印加する場合、電源線の電圧の絶対値を大きくし、駆動用トランジスタへ印加する電圧を大きくすることができる。

図１２（Ａ）は上述のような信号線駆動回路、及び走査線駆動回路を有する表示装置の上面図を示し、第１の基板１２１０上に信号線側駆動回路１０３、走査線側駆動回路１０４、１０５、画素部１２０２が示されている。

図１２（Ｂ）は発光素子を有する表示装置のＡ−Ａ’の断面図を示し、第１の基板１２１０上に、ｎチャネル型ＴＦＴ１２２３とｐチャネル型ＴＦＴ１２２４とを有するＣＭＯＳ回路を備えた信号線駆動回路１２０１が示されている。また、信号線駆動回路や走査線駆動回路を形成するＴＦＴは、ＣＭＯＳ回路、ＰＭＯＳ回路又はＮＭＯＳ回路で形成しても良い。また本実施の形態では、基板上に信号線駆動回路及び走査線駆動回路を形成したドライバ一体型を示すが、走査線駆動回路と信号線駆動回路はＩＣにより形成し、ＳＯＧ法やＴＡＢ法により信号線、又は走査線等と接続してもよい。

また、スイッチング用トランジスタ１２２１及び駆動用トランジスタ１２１２を有し、スイッチング用トランジスタ及び駆動用トランジスタを覆い、所定の位置に開口部を有する絶縁膜１２１４と、駆動用トランジスタ１２１２の一方の配線と接続された発光素子の第１の電極１２１３と、第１の電極上に設けられた有機発光層１２１５と、対向して設けられた発光素子の第２の電極１２１６を有する発光素子１２１８と、水分や酸素等による発光素子の劣化を防止するために設けられた保護膜１２１７を有する画素部１２２０が示されている。

本実施の形態では保護膜１２１７にスパッタ法（ＤＣ方式やＲＦ方式）により得られる窒化珪素または窒化酸化珪素を主成分とする絶縁膜、または水素を含むＤＬＣ膜（Diamond Like Carbon）を使用する。

発光素子の第１の電極１２１３が駆動用トランジスタ１２１２の第１の電極と接している構成となっているため、発光素子の第１の電極１２１３の少なくとも下面は、半導体膜のドレイン領域とオーミックコンタクトのとれる材料とし、有機発光層と接する表面に仕事関数の大きい材料を用いて形成することが望ましい。また、発光素子の第１の電極１２１３は、窒化チタン膜の単層としてもよいし、３層以上の積層を用いてもよい。また更に、発光素子の第１の電極１２１３として透明導電膜を用いれば両面発光型の発光素子を有する表示装置を作製することができる。

絶縁物１２１４は有機樹脂膜又は珪素を含む絶縁膜で形成すればよい。ここでは、絶縁物１２１４として、ポジ型の感光性アクリル樹脂膜を用いて形成する。

なお、後に形成する電極や有機発光層の段差被覆性を良好なものとするため、絶縁物１２１４の上端部又は下端部に曲率を有する曲面が形成されるようにすると好ましい。例えば、絶縁物１２１４の材料としてポジ型の感光性アクリルを用いた場合、絶縁物１２１４の上端部のみに曲率半径（０．２μｍ〜３μｍ）を有する曲面を持たせるとよい。また、絶縁物１２１４として、感光性の光によってエッチャントに不溶解性となるネガ型、又は光によってエッチャントに溶解性となるポジ型のいずれも使用することができる。

第１の電極１２１３上には、蒸着マスクを用いた蒸着法、又はインクジェット法によってＲＧＢの発光が得られる有機発光層１２１５を選択的に形成する。そして有機発光層１２１５上には、第２の電極１２１６が形成される。

また発光素子１２１８を白色発光とする場合、着色層とＢＭ（ブラックマトリクス）からなるカラーフィルタを設ける必要がある。

そして、第２の電極１２１６は、接続領域の絶縁膜１２１４に設けられた開口部（コンタクト）を介して接続配線１２０８と接続され、接続配線１２０８は異方性導電樹脂（ＡＣＦ）によりフレキシブルプリント基板（ＦＰＣ）１２０９に接続されている。そして、外部入力端子となるＦＰＣ１２０９からビデオ信号やクロック信号を受け取る。ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基板（ＰＷＢ）が取り付けられていてもよい。

また加圧や加熱によりＡＣＦを接着するときに、フィルム基板のフレキシブル性や加熱による軟化のため、クラックが生じないように注意する。例えば、接着領域に硬性の高い基板を補助として配置したりすればよい。

また第１のフィルム基板の周縁部にはシール材１２０５が設けられ、第２の基板１２０４と張り合わせられ、封止されている。シール材１２０５はエポキシ系樹脂を用いるのが好ましい。

第２の基板１２０４で封止すると、保護膜１２１７との間に空間が形成される。空間には、不活性ガス、例えば窒素ガスを充填したり、吸水性の高い材料を形成して、水分や酸素の侵入を防止する。本実施の形態では、透光性を有し、吸水性の高い樹脂１２３０を形成する。樹脂１２３０は透光性を有するため、発光素子からの光が第２の基板側へ出射される場合であっても、透過率を低減することなく形成することができる。

本実施の形態により、新たな画素回路を有する表示装置に対して、発光素子の劣化を制御し、信頼性を向上させるため逆電圧を印加する回路構成、及びその方法を提供することができる。さらに、アノード線と信号線、つまりアノード線と信号線駆動回路が有する電源線とがショートすることなく逆電圧を印加することができる。その結果、表示装置の長寿命化が達成できる。
（実施の形態４）

本発明の表示装置をデジタル駆動する場合には、多階調の画像を表現するために時間階調方式を用いる。本実施の形態では、逆電圧を印加するタイミングについて図３を用いて説明する。図３（Ａ）は、縦軸は走査線、横軸は時間のときのタイミングチャートを示し、図３（Ｂ）はｊ行目の走査線Ｇｊのタイミングチャートを示す。

表示装置は、そのフレーム周波数を通常６０Ｈｚ程度とする。つまり、１秒間に６０回程度の画面の描画が行われ、画面の描画を１回行なう期間を１フレーム期間（単位フレーム期間）と呼ぶ。時間階調方式では、１フレーム期間を複数のサブフレーム期間（ｍ（ｍは２以上の自然数）個のサブフレーム期間ＳＦ１、ＳＦ２、…、ＳＦｍ）に分割する。このときの分割数は、階調ビット数に等しい場合が多く、ここでは簡単のために、分割数が階調ビット数に等しい場合を示す。つまり本実施の形態では５ビット階調を例示しているので、５つのサブフレーム期間ＳＦ１〜ＳＦ５に分割した例を示す。

各サブフレーム期間は、画素にビデオ信号を書き込む書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｍと、発光素子が発光又は非発光する保持期間Ｔｓ１、Ｔｓ２、…、Ｔｓｍを有する。保持期間Ｔｓ１〜Ｔｓ５は、その長さの比をＴｓ１：・・・：Ｔｓ５＝１６：８：４：２：１とする。つまり、ｎビット階調を表現する場合、ｎ個の保持期間は、その長さの比を２^(n-1)：２^(n-2)：・・・：２¹：２⁰とする。

図３において、サブフレーム期間ＳＦ５は消去期間Ｔｅ５を有する例を示す。消去期間Ｔｅ５では、画素に書き込まれたビデオ信号をリセットする。消去期間は必要に応じて設ければよい。

一フレーム期間に逆電圧印加期間Ｔｒを設ける。この逆電圧印加期間Ｔｒでは、全ての画素で同時に逆電圧が印加される。本実施の形態では、消去期間Ｔｅ５の終了後、逆電圧印加期間Ｔｒを設ける場合を説明する。なお、逆電圧印加期間Ｔｒを長く設け、発光素子へ逆電圧を印加する時間を長くすると好ましい。

図３（Ｃ）は図３（Ｂ）に対応する走査線Ｇｊ、アノード線、及びカソード線の電圧値を示す。図３（Ｃ）をみると、走査線ＧｊにはＨｉｇｈとＬｏｗのパルス信号が印加され、例えば実施の形態１又は２で示したように５Ｖ、−２Ｖの電圧の信号が印加される。書き込み期間Ｔａ１〜Ｔａ５では、走査線ＧｊにはＨｉｇｈの信号が印加され、逆電圧印加期間ＴｒではＬｏｗの信号が印加される。

アノード線へ５Ｖ、カソード線へ−２Ｖの電圧が印加され、逆電圧印加期間Ｔｒでは、アノード線へ−２Ｖ、カソード線へ−５Ｖの電圧、つまり逆電圧が印加される。

なお、表示階調数を増やしたい場合は、サブフレーム期間の分割数を増やせばよい。また、サブフレーム期間の順序は、必ずしも上位ビットから下位ビットといった順序である必要はなく、１フレーム期間中、ランダムに並んでいてもよい。さらにフレーム期間毎に、その順序が変化してもよい。また、あるサブフレーム期間をさらに分割していてもよい。

また画素毎に、逆電圧を印加するか否かを決定してもよい。この場合、画素毎にスイッチを設け、逆電圧を印加しないときはオフとなるように制御する。

また、画素毎に発光素子の劣化状態が異なる場合が考えられる。メモリ回路及びカウンタ回路とにより、ビデオ信号をカウント、記録し、その情報に基づきに発光素子の劣化状態に応じて印加すべき逆電圧の値を求めることができる。そして、印加する逆電圧の値に応じて、アノード線と、一定の電位に保持された電源線、又はカソード線の電位を設定してもよい。例えば、アノード線は発光素子毎に設けられるため、アノード線の電位を画素毎に設定する。

本実施の形態は、上記の実施の形態と自由に組み合わせることができる。
（実施の形態５）

本実施の形態では、画素回路、及びその動作について説明する。

図４（Ａ）に示す画素回路は、発光素子３９と、ビデオ信号が入力される信号線３０、ビデオ信号の画素への入力を制御するスイッチング用トランジスタ３５、発光素子３９へ流れる電流値を制御する駆動用トランジスタ３６、発光素子３９への電流の供給を制御する電流制御用トランジスタ３７、書き込まれたビデオ信号の電位を消去する消去用トランジスタ４０、ビデオ信号の電位を保持するための容量素子３８を有する。

本実施の形態では、スイッチング用トランジスタ３５、消去用トランジスタ４０をｎチャネル型トランジスタとし、駆動用トランジスタ３６、電流制御用トランジスタ３７をｐチャネル型トランジスタとする。また駆動用トランジスタ３６を飽和領域で、電流制御用トランジスタ３７を線形領域で動作させる。そのため、駆動用トランジスタ３６のチャネル形成領域のＬをＷより長くし、好ましくは、駆動用トランジスタ１０２のＷに対するＬの比が５以上にするとよい。また各トランジスタの特性はエンハンスメント型トランジスタを用いてもよいし、ディプリーション型トランジスタを用いてもよい。

なお駆動用トランジスタ５３は、線形領域で動作させてもよい。駆動用トランジスタ５３を線形領域で動作させる場合、駆動電圧を低くすることができる。そのため、表示装置の低消費電力化が期待できる。

スイッチング用トランジスタ３５のゲート電極は、走査線３１に接続されている。スイッチング用トランジスタ３５の第１の電極が信号線３０に、第２の電極が電流制御用トランジスタ３７のゲートに接続されている。駆動用トランジスタ３６のゲートは第２の電源線３３に接続されている。そして駆動用トランジスタ３６及び電流制御用トランジスタ３７は、第１の電源線３２から供給される電流が、駆動用トランジスタ３６及び電流制御用トランジスタ３７のドレイン電流として発光素子３９へ供給するように、第１の電源線３２、発光素子３９と接続されている。

容量素子３８が有する２つの電極の一方は、第１の電源線３２に接続されており、他方は電流制御用トランジスタ３７のゲートに接続されている。容量素子３８はスイッチング用トランジスタ３５が非選択状態（オフ状態）にある時、容量素子３８の電極間の電位差を保持するために設けられている。スイッチング用トランジスタ３５、駆動用トランジスタ３６、又は電流制御用トランジスタ３７のゲート容量が大きく、各トランジスタからのリーク電流が許容範囲である場合、容量素子３８は設ける必要はない。

消去用トランジスタ４０ゲート電極は、リセット線４１に接続され、第１の電極は第１の電源線３２に、第２の電極は電流制御用トランジスタ３７のゲートに接続されている。つまり、容量素子３８の両端に消去用トランジスタの第１の電極と、第２の電極が接続されている。

次に、図４（Ａ）に示す画素の動作について、書き込み期間、発光期間、消去期間とに分けて説明する。まず書き込み期間において走査線３１が選択されると、走査線３１に接続されているスイッチング用トランジスタ３５がオンとなる。そして、信号線３０に入力されたビデオ信号が、スイッチング用トランジスタ３５を介して電流制御用トランジスタ３７のゲートに入力される。なお、駆動用トランジスタ３６はゲートが第２の電源線３３に接続されているため、電流制御用トランジスタ３７と別に制御することができる。

ビデオ信号によって電流制御用トランジスタ３７がオンとなる場合は、第１の電源線３２を介して電流が発光素子３９に供給される。このとき電流制御用トランジスタ３７は線形領域で動作しているため、発光素子３９に流れる電流は、飽和領域で動作する駆動用トランジスタ３６と発光素子３９の電圧電流特性によって決まる。そして発光素子３９は、供給される電流に見合った輝度で発光する。

またビデオ信号によって電流制御用トランジスタ３７がオフとなる場合、発光素子３９への電流の供給は行なわれない。

保持期間では、走査線３１の電位を制御することでスイッチング用トランジスタ３５をオフとし、書き込み期間において書き込まれたビデオ信号の電位を保持している。書き込み期間において電流制御用トランジスタ３７をオンとする場合、ビデオ信号の電位は容量素子３８によって保持されているので、発光素子３９への電流の供給は維持され、発光している。逆に、書き込み期間において電流制御用トランジスタ３７をオフとする場合、ビデオ信号の電位は容量素子３８によって保持されているので、発光素子３９への電流の供給は行なわれず、非発光となっている。

消去期間では、第２走査線４１が選択されて消去用トランジスタ４０がオンとなり、電源線３２の電位が消去用トランジスタ４０を介して電流制御用トランジスタ３７のゲートに与えられる。よって、電流制御用トランジスタ３７がオフとなるため、発光素子３９に強制的に電流が供給されない状態を作り出すことができる。

また逆電圧印加期間では、図１（Ｂ）、図２（Ｂ）で示したように駆動用トランジスタ３６、電流制御用トランジスタ３７をオンとし、発光素子へ逆電圧が印加される。

書き込み期間、保持期間、消去期間、及び逆電圧印加期間のタイミングチャートは実施の形態４を参照すればよい。

図４（Ｂ）に示す画素回路は、ダイオード４５が発光素子３９と、第１の電源線３２との間に設けられている構成が、図４（Ａ）に示す画素回路と異なる。

駆動用トランジスタ３６や電流制御用トランジスタ３７がオンとなる状態よりも低抵抗であるダイオード４５を経由して逆電圧を印加することができる。その結果、効率よく逆電圧を印加することができる。そして印加時間を短時間とすることができ、書き込み期間や保持期間を長く設けることができる。

図４（Ｃ）に示す画素回路は、駆動用トランジスタ３６のゲート電極が走査線３０に平行して設けられた第３の走査線４５に接続されている構成が、図４（Ａ）に示す画素回路と異なる。そのため、第３の走査線４５に印加されるパルス信号により制御される。

その他の構成は図４（Ａ）と同様であるため、説明を省略する。

図４（Ｄ）に示す画素回路は、ダイオード４５が発光素子３９と、第１の電源線３２との間に設けられている構成が、図４（Ｃ）に示す画素回路と異なる。

駆動用トランジスタ３６や電流制御用トランジスタ３７がオンとなる状態よりも低抵抗であるダイオード４５を経由して逆電圧を印加することができる。その結果、効率よく逆電圧を印加することができる。そして印加時間を短時間とすることができ、書き込み期間や保持期間を長く設けることができる。

その他の構成は図４（Ｃ）と同様であるため、説明を省略する。

図４（Ｅ）に示す画素回路は、駆動用トランジスタ３６のゲート電極と、電流制御用トランジスタ３７のゲート電極とを共通している構成が、図４（Ａ）に示す画素回路と異なる。そのため、駆動用トランジスタ３６と、電流制御用トランジスタ３７を別に制御する場合、トランジスタの特性を異ならせる。図４（Ｅ）では、駆動用トランジスタ３６をディプリーション型トランジスタ、電流制御用トランジスタ３７をエンハンスメント型トランジスタとする。

その他の構成は図４（Ａ）と同様であるため、説明を省略する。

図４（Ｆ）に示す画素回路は、ダイオード４５が発光素子３９と、第１の電源線３２との間に設けられている構成が、図４（Ｅ）に示す画素回路と異なる。

駆動用トランジスタ３６や電流制御用トランジスタ３７がオンとなる状態よりも低抵抗であるダイオード４５を経由して逆電圧を印加することができる。その結果、効率よく逆電圧を印加することができる。そして印加時間を短時間とすることができ、書き込み期間や保持期間を長く設けることができる。

その他の構成は図４（Ｅ）と同様であるため説明を省略する。

本実施の形態のように、多様な画素構成を用いることができ、それらに対し逆電圧を印加することができる。その結果、表示装置の長寿命化が達成できる。
（実施の形態６）

本実施の形態では、各画素回路の具体的なマスク図面について説明する。

図６には、信号線８０１、第１の電源線８０２、第２の走査線８０３、第１の走査線８０４、スイッチング用トランジスタ８０５、消去用トランジスタ８０６、駆動用トランジスタ８０７、電流制御用トランジスタ８０８、発光素子の第１の電極８０９、第２の電源線８１１、容量素子８１２が設けられている。

本実施の形態では、第１の電源線８０２に平行して第２の電源線が設けられ、第２の電源線８１１が駆動用トランジスタ８０７のゲート電極に接続されている。 スイッチング用トランジスタ８０５、及び消去用トランジスタ８０６は半導体膜に対して二つのゲート電極を有するダブルゲート構造で形成されている。第１の走査線８０４、第２の走査線８０３の一部が半導体膜と重なり、スイッチング用トランジスタ８０５、及び消去用トランジスタ８０６のゲート電極として機能している。すなわち各トランジスタのゲート電極、第１の走査線８０４、及び第２の走査線８０３は同一の第１の導電膜をパターニングして形成している。

信号線８０１、第１の電源線８０２、第２の電源線８１１は同一の第２の導電膜をパターニングして形成している。また第２の導電膜から、各トランジスタの第１の電極、及び第２の電極を形成する。

容量素子８１２は少なくとも半導体膜、ゲート絶縁膜、第１の導電膜とが積層している。消去用トランジスタ８０６の第２の電極、及び容量素子８１２の一方の電極は、第１の電源線８０２と接続しており、消去用トランジスタ８０６がオンとなると、保持される電荷を放電する。

電流制御用トランジスタ８０８、及び駆動用トランジスタ８０７は、同極性のトランジスタから形成され、不純物領域は共有されており、それぞれのゲート電極によりオン・オフを制御している。なお電流制御用トランジスタ８０８と、駆動用トランジスタ８０７の特性を変える、例えば、一方をエンハンスメント型トランジスタとし、ディプリーション型トランジスタとする場合、不純物の添加濃度を変えればよい。

特に図４（Ｅ）（Ｆ）に示すように電流制御用トランジスタ８０８、及び駆動用トランジスタ８０７のゲート電極を共有する場合は、各トランジスタの特性を変えるとよい。

駆動用トランジスタ８０７の第２の電極と、発光素子の第１の電極８０９との接続は、絶縁膜のコンタクトを介して接続するよう示すが、駆動用トランジスタ８０７の第２の電極上に発光素子の第１の電極８０９を形成してもよい。

駆動用トランジスタ８０７を飽和領域で動作させる場合、そのＬ／Ｗは、電流制御用トランジスタ８０８よりも大きくなるように設計する。例えば駆動用トランジスタのＬ／Ｗ：電流制御用トランジスタのＬ／Ｗ＝５〜６０００：１となるようにする。そのため本実施の形態では、駆動用トランジスタ８０７の半導体膜は矩形状に形成されている。

なお駆動用トランジスタ５３は、線形領域で動作させてもよい。駆動用トランジスタ５３を線形領域で動作させる場合、駆動電圧を低くすることができる。そのため、表示装置の低消費電力化が期待できる。

図７には、信号線８２１、第１の電源線８２２、第２の走査線８２３、第１の走査線８２４、スイッチング用トランジスタ８２５、消去用トランジスタ８２６、駆動用トランジスタ８２７、電流制御用トランジスタ８２８、発光素子の第１の電極８２９、第２の電源線８３１、容量素子８３２が設けられている。

図７に示す上面図は、第２の電源線８３１の構成が図６に示す構成と異なり、第１の導電膜と、第２の電源線８３１とにより隣り合う画素の駆動用トランジスタ同士を接続している。具体的には、画素内では第１の導電膜を使用し、隣り合う画素間では第２の電源線８３１を使用して接続し、隣り合う画素の駆動用トランジスタ８２７の第１の電極間に交互に設けられている。そのため図７に示す構成は、図６に示す構成よりも開口部を広くすることができる。

図８には、信号線８４１、第１の電源線８４２、第２の走査線８４３、第１の走査線８４４、スイッチング用トランジスタ８４５、消去用トランジスタ８４６、駆動用トランジスタ８４７、電流制御用トランジスタ８４８、発光素子の第１の電極８４９、容量素子８５２が設けられている。

図８に示す上面図は、駆動用トランジスタ８４７のゲート電極が隣り合う画素同士で繋がっている。 図８に示す上面図は、図４（Ｃ）に示すように、駆動用トランジスタのゲート電極を第２の走査線に接続する画素回路に相当する。

図９には、信号線８６１、第１の電源線８６２、第２の走査線８６３、第１の走査線８６４、第３の走査線８７３、第４の走査線８７４、第５の走査線８７５、スイッチング用トランジスタ８６５、消去用トランジスタ８６６、駆動用トランジスタ８６７、電流制御用トランジスタ８６８、発光素子の第１の電極８６９、容量素子８７２が設けられている。

図９に示す上面図は、各画素の駆動用トランジスタ８６７のゲート電極を、それぞれ第３の走査線８７３、第４の走査線８７４、第５の走査線８７５と接続している。そのため、ＲＧＢ毎に駆動用トランジスタ８６７に印加する電圧を変えることができる。

図１０には、信号線８８１、第１の電源線８８２、第２の走査線８８３、第１の走査線８８４、スイッチング用トランジスタ８８５、消去用トランジスタ８８６、駆動用トランジスタ８８７、電流制御用トランジスタ８８８、発光素子の第１の電極８８９、容量素子８９２、第１の電極とゲート電極が接続したトランジスタ（ダイオードと表記する）８９３、ダイオードを制御するダイオード用電源線８９４が設けられている。図１０では、ダイオード８９３としてｎチャネル型トランジスタを用い、ゲート電極とドレイン電極とを第２の導電膜により接続する。ダイオード８９３としてｐチャネル型トランジスタで形成する場合、ゲート電極と、ドレイン電極を第２の導電膜により接続すればよい。

図１０に示す上面図は、ダイオード８９３が、発光素子の第１の電極８８９と、第１の電源線８８２との間に設けられ、ダイオード用電源線８９４の一部がゲート電極となる。逆電圧を印加するときには、ダイオード用電源線８９４にダイオード８９３がオンとなる信号を入力する。図１０に示す上面図は、図４（Ｂ）（Ｄ）（Ｆ）に示すよう画素部にダイオードを有する回路に相当する。

ダイオード８９３は、本実施の形態で示す構成に限定されず、ｐｎ接合を有するように形成してもよい。

本実施の形態のように、多様な上面図を有する画素構成に対し、逆電圧を印加することができる。その結果、表示装置の長寿命化が達成できる。
（実施の形態７）

本発明を適用して作製される電子機器の一例として、デジタルカメラ、カーオーディオなどの音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(携帯電話、携帯型ゲーム機等)、家庭用ゲーム機などの記録媒体を備えた画像再生装置などが挙げられる。それら電子機器の具体例を図１１に示す。

図１１(Ａ)は表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。図１１(Ｂ)はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。図１１(Ｃ)はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。

図１１(Ｄ)はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。図１１(Ｅ)は記録媒体を備えた携帯型の画像再生装置であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体読込部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示する。図１１(Ｆ)はゴーグル型ディスプレイであり、本体２５０１、表示部２５０２、アーム部２５０３を含む。

図１１(Ｇ)はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。図１１(Ｈ)は携帯端末のうちの携帯電話機であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。

上記の電子機器において、経時劣化する性質がある発光素子を有するパネルを具備した場合であっても、ショートすることなく逆電圧を印加することができるため、経時劣化を抑制できる。従って、エンドユーザに渡った後も、ユーザが電子機器を使用していないタイミングに逆電圧を印加することで、機器本体の長寿命化が実現される。

本実施の形態は、上記の実施の形態と自由に組み合わせることができる。
（実施の形態８）

本実施の形態では、逆電圧印加用回路を信号線側へ接続する例を説明する。

図１３（Ａ）には、順電圧を印加し、発光素子が発光している状態を示す。図１３（Ａ）に示す逆電圧印加用回路１１６は、ｎチャネル型トランジスタ２０、ｐチャネル型トランジスタ２１を有するアナログスイッチ２８を有する。ｎチャネル型トランジスタ２０のゲート電極は、アノード線１８に接続され、本実施の形態ではアノード線１８は、５Ｖに保持されている。ｐチャネル型トランジスタ２１のゲート電極は、一定の電位に保持された電源線、又はカソード線に接続され、本実施の形態では０Ｖに固定された第１の電源線１９に接続されている。アナログスイッチ２８の出力配線（出力端子）は、信号線５７に接続されている。

このように逆電圧印加用回路１１６を信号線側へ接続する場合、逆電圧印加用トランジスタ１７は不要となる。

その他の画素構成、及び画素が有するトランジスタは、図１（Ａ）と同様であるため、説明を省略する。なお駆動用トランジスタのゲート電極を固定電位とすると、寄生容量や配線容量によるゲート・ソース間の電圧Ｖｇｓが変化しないように動作させることができる。そのため実施の形態１と同様に、少なくとも順電圧印加時では、第２の電源線６０の電位を固定電位とすると好ましい。

以上のような回路構成において、例えば信号線駆動回路が有する第２のラッチ回路１１３からビデオ信号が出力され、アナログスイッチ２８へ入力される。本実施の形態では、ビデオ信号は、Low（例えば０Ｖ）と、High（例えば５Ｖ）のパルス状の信号を有するものとする。なお本実施の形態において、アナログスイッチ２８へビデオ信号が入力されればよく、ビデオ信号はシフトレジスタ、又は第１のラッチ回路から入力されたり、さらに加えてバッファ回路等を介して入力されることもある。

このとき、アナログスイッチ２８が有するｎチャネル型トランジスタ２０、及びｐチャネル型トランジスタ２１のいずれかがオンとなる。具体的には、Lowのビデオ信号が入力される場合、ｐチャネル型トランジスタ２１がオンとなり、Ｈｉｇｈのビデオ信号が入力される場合、ｎチャネル型トランジスタ２０がオンとなる。そして、走査線５８が選択され、スイッチング用トランジスタ５１がオンとなるとき、信号線５７を介してビデオ信号が画素１０１へ入力される。

すると、駆動用トランジスタ５３、電流制御用トランジスタ５４がオンとなり、発光素子５５はビデオ信号に基づいて発光する。

このとき必要に応じて、消去用トランジスタ５２を動作させて、リセット線５９を選択し消去期間を設ける。本実施の形態において、消去用トランジスタ５２はｎチャネル型のトランジスタを用いる。消去用トランジスタ５２はｐチャネル型のトランジスタを用いてもよいことは言うまでもない。消去用トランジスタやその動作は、特開２００１−３４３９３３号公報を参照すればよく、それらと組み合わせて用いることができる。

また、アノード線１８及び第２の電源線６０は、実施の形態１と同様に制御用回路１１８を接続してもよい。

以上のような状態のとき、カソード線６９が−１０Ｖ、アノード線が５Ｖとなっており、発光素子へは順電圧が印加される。

図１３（Ｂ）には、逆電圧を印加している状態を示す。逆電圧を印加するときは、ビデオ信号をＬｏｗ（例えば０Ｖ）とする。すると、アナログスイッチ２８が有するトランジスタは、両方ともオフとなり、ビデオ信号は画素へ入力されない。そのため、例え走査線５８が選択されても、スイッチング用トランジスタ５１へビデオ信号が入力されず、オフとなる。

逆電圧を印加する直前のビデオ信号がＨｉｇｈ（例えば５Ｖ）であると、アナログスイッチ２８がオンとなる恐れがある。そこで、逆電圧を印加する直前には、信号線５７の電位を一度Ｌｏｗ（例えば０Ｖ）にする。具体的には、逆電圧印加期間の開始直前に、Ｌｏｗ（例えば０Ｖ）のビデオ信号を信号線５７へ入力する。その後、アノード線とカソード線に逆電圧を印加する。例えば、アノード線１８を−１０Ｖ、カソード線６９を５Ｖとする。

このとき、駆動用トランジスタ５３と、電流制御用トランジスタ５４とをオンとし、逆電圧を効率よく印加する。特に、駆動用トランジスタ５３を飽和領域で動作させる場合、Ｌ／Ｗが大きくなるように設計されている場合、抵抗値が高いことが懸念される。

そのため実施の形態１と同様な制御用回路１１８を用い、第１のｎチャネル型トランジスタ６１をオンとし、第２のｎチャネル型トランジスタ６２をオフとし、駆動用トランジスタ５３のゲート電極に接続される第２の電源線６０の電圧を−１０Ｖとすると好ましい。

その結果、駆動用トランジスタ５３のゲート電極へ印加されるゲート電圧を大きくでき、駆動用トランジスタ５３の抵抗による逆電圧印加時の問題を低減することができる。なお駆動用トランジスタ５３は、線形領域で動作させてもよい。

また、駆動用トランジスタ５３や電流制御用トランジスタ５４の抵抗を解消するために、発光素子の第１の電極（本実施の形態では陽極）と、アノード線１８との間にダイオードを設けてもよい。

このように逆電圧印加時にアナログスイッチ２８をオフとすることにより、アノード線１８と信号線５７とがショートすることなく逆電圧を印加することができる。

次に、逆電圧から順電圧を印加する状態、つまり各電位を戻す場合について説明する。逆電圧から順電圧を印加するとき、駆動用トランジスタ５３のゲート電極は、−１０Ｖに保持されているため、この状態で順電圧を印加すると、ビデオ信号と関係なく、発光素子５５が発光してしまう恐れがある。

そこで例えば、図１４（Ａ）に示すように、バッファ回路１４１、レベルシフタ１４３、NOR／NAND回路１４４、シフトレジスタ１４５を有する走査線駆動回路１４０において、バッファ回路１４１と、レベルシフタ１４３との間に第２の制御用回路１４２を設ける。なお、バッファ回路１４１の配置は適宜設計することができるため、第２の制御用回路１４２は少なくとも各リセット線と接続すればよい。つまり第２の制御用回路１４２は、画素部とレベルシフタ１４３との間に設ければよい。

第２の制御用回路は、順電圧を印加しているときに走査線駆動回路から供給される走査線を選択する信号が入力され、逆電圧から順電圧に変えるときに駆動用トランジスタ５３、又は電流制御用トランジスタ５４をオフとするように制御する機能を有していればよい。

図１４（Ｂ）には、第２の制御用回路１４２の具体的な構成を示す。第２の制御用回路１４２は、一つのインバータ回路１４８、リセット線毎に設けられたｐチャネル型のトランジスタ１４７、及びクロックドインバータ１４９を有する。トランジスタ１４１の第１の電極はリセット線５９に接続され、ゲート電極は第３の電源線１６０接続され、第２の電極は７Ｖに保持されている。インバータ回路１４２は、第３の電源線１６０、及び第４の電源線１６１に接続されている。クロックドインバータ１４３は、第１の端子と第３の電源線１６０が接続され、第２の端子と第４の電源線１６１が接続され、入力配線とリセット線５９が接続され、出力配線とレベルシフタ１４３が接続されている。

このような第２の制御用回路１４２では、第３の電源線１６０へ制御信号（ＲＥＶ）が入力され、リセット線５９の電位を制御することができる。具体的には、第３の電源線１６０へＬｏｗの制御信号が入力されると、トランジスタ１４７がオンとなり、リセット線５９は７Ｖとなる。そして、順電圧を印加するためアノード線を５Ｖとする。すると、消去用トランジスタ５２はオンとなり、電流制御用トランジスタ５４のゲート電位は５Ｖとなる。このとき、電流制御用トランジスタ５４はオフとなる。その後、カソード線の電位を−１０Ｖとし、順電圧を印加する。

このように、第２の制御用回路１４２により、電流制御用トランジスタ５４をオフとすることにより、発光素子５５はビデオ信号に基づき発光することができる。なお本実施の形態では、電流制御用トランジスタ５４をオフとする場合で説明したが、駆動用トランジスタ５３をオフするよう制御しても構わない。

第２の制御用回路１４２は、全リセット線５９に接続されており、全リセット線５９へ制御信号を同時に入力し、電流制御用トランジスタ５４をオフとすることができる。

また、このような動作をリセット線ごとに行ってもよい。この場合、逆電圧印加期間Ｔｒにおいて順にリセット線を選択し、順に制御信号を入力していけばよい。

以上のような動作により、逆電圧から順電圧に戻す場合、ビデオ信号と関係なく、発光素子５５が発光することを防止できる。すなわち、ビデオ信号に基づいて発光素子は発光する。

図１４（Ｃ）には、逆電圧印加期間Ｔｒにおける、アノード線１８、カソード線６９に印加される電圧、及び第３の電源線１６０に入力される制御信号（ＲＥＶ）の具体的なタイミングチャートを示す。

まず、アノード線１８と、カソード線６９とに逆電圧を印加する。具体的には、アノード線１８を−１０Ｖとし、カソード線６９を５Ｖとする。このときＲＥＶはＨｉｇｈとなっている。所定の時間経過後、アノード線１８の電位を５Ｖへ戻し、次いでＲＥＶの電位をＬｏｗとすると、消去用トランジスタ５２がオンとなる。そして、リセット線６９の電圧を７Ｖとなり、電流制御用トランジスタ５４がオフとなる。このとき電流制御用トランジスタ５４がオフとなっているため、発光素子５５が発光することはない。

なおアノード線の電位を５Ｖとするタイミングと、ＲＥＶの電位をＬｏｗとするタイミングはどちらが先でも構わない。但し、アノード線の電位を５Ｖとした後、ＲＥＶの電位をＬｏｗとすると、消去用トランジスタ５２へ印加される電圧値を不要に大きくすることが防げるため好ましい。

なお図１４では、制御信号をＬｏｗの電位を有する場合で説明したが、インバータ回路１４８の入力と、出力を逆の接続とし、Ｈｉｇｈの制御信号を第４の電源線１６１へ入力してもよい。

図１５（Ａ）には、図１４と異なる第２の制御用回路を、NOR回路１４６とレベルシフタ１４３との間に設ける場合を示す。

図１５（Ｂ）には、第２の制御用回路１４２の具体的な構成を示す。第２の制御用回路は、クロック信号が入力される第１のインバータ回路１７０は、ｐチャネル型のトランジスタ７０、ｎチャネル型のトランジスタ７１を有する。第１のインバータ回路１７０の出力配線に接続される第２のインバータ回路１７１は、ｐチャネル型のトランジスタ７２、ｎチャネル型のトランジスタ７３を有する。第２のインバータ回路１７１の出力配線と、NOR１４６の出力配線に接続されるNOR１７２は、直列に接続されたｐチャネル型のトランジスタ７４、７５、並列に接続されたｎチャネル型のトランジスタ７６、７７を有する。

このような第２の制御用回路では、Ｈｉｇｈの制御信号が第１のインバータ回路１７０の入力配線から入力されると、ｐチャネル型トランジスタ７４がオフ、ｎチャネル型トランジスタ７７はオンとなり、Ｌｏｗの信号がバッファ回路へ出力される。このとき消去用トランジスタ５４をオンとすることができるため、その後カソード線６９を−１０Ｖとして順電圧を印加すると、電流制御用トランジスタ５４をオフとすることができる。

このように、第２の制御用回路１４２により、電流制御用トランジスタ５４をオフとすることにより、発光素子５５はビデオ信号に基づき発光することができる。なお本実施の形態では、電流制御用トランジスタ５４をオフとする場合で説明したが、駆動用トランジスタ５３をオフするよう制御しても構わない。

図１５（Ｃ）には、逆電圧印加期間Ｔｒにおける、アノード線１８、カソード線６９に印加される電圧、制御信号（ＲＥＶ）の具体的なタイミングチャートを示す。

まず、アノード線１８と、カソード線６９とに逆電圧を印加する。具体的には、アノード線１８を−１０Ｖとし、カソード線６９を５Ｖとする。このときＲＥＶはＬｏｗとなっている。所定の時間経過後、アノード線１８の電位を５Ｖへ戻し、次いでＲＥＶの電位をＨｉｇｈとすると、消去用トランジスタ５２がオンとなる。そして、リセット線６９の電圧を７Ｖとする。このとき、電流制御用トランジスタ５４がオフとなっているため、発光素子５５が発光してしまうことはない。

なおアノード線の電位を５Ｖとするタイミングと、ＲＥＶの電位をＨｉｇｈとするタイミングはどちらが先でも構わない。但し、アノード線の電位を５Ｖとした後、ＲＥＶの電位をＨｉｇｈとすると、消去用トランジスタ５２へ印加される電圧値を不要に大きくすることが防げるため好ましい。

以上のような動作により、逆電圧から順電圧に戻す場合、ビデオ信号と関係なく、発光素子５５が発光することはない。すなわち、ビデオ信号に基づいて発光素子は発光する。

なお本実施の形態では、発光素子の第１の電極は、陽極とするが、第１の電極が陰極となる画素構成を用いてもよい。

本実施の形態により、新たな画素回路を有する表示装置に対して、発光素子の劣化を制御し、信頼性を向上させるため逆電圧を印加する回路構成、及びその方法を提供することができる。

なお、本実施の形態で示した電圧の値は一例であり、これに限定されるものではない。

本発明の表示装置及びその駆動方法を説明する図。 本発明の表示装置及びその駆動方法を説明する図。 本発明のタイミングチャートを説明する図。 本発明の表示装置の画素回路を説明する図。 本発明の表示装置及びその駆動方法を説明する図。 本発明の表示装置の画素の上面図を説明する図。 本発明の表示装置の画素の上面図を説明する図。 本発明の表示装置の画素の上面図を説明する図。 本発明の表示装置の画素の上面図を説明する図。 本発明の表示装置の画素の上面図を説明する図。 本発明の電子機器を説明する図。 本発明の表示装置の上面図、及び断面図を説明する図。 本発明の表示装置及びその駆動方法を説明する図。 本発明の表示装置及びその駆動方法を説明する図。 本発明の表示装置及びその駆動方法を説明する図。

Claims (37)

1. 発光素子を有する画素部と、前記発光素子へ信号を入力する信号線と、前記信号線と交差して設けられた走査線と、前記走査線に接続される逆電圧印加用回路とを有する表示装置であって、
   前記逆電圧印加用回路は、
   ゲート電極がアノード線に接続された第１のトランジスタと、ゲート電極がカソード線に接続された第２のトランジスタとを有するアナログスイッチと、
   ゲート電極が前記カソード線、又は電源線に接続され、第１の電極が前記アノード線に接続され、第２の電極が前記走査線に接続された第３のトランジスタと、を有し、
   前記第１のトランジスタと、前記第２のトランジスタとの極性は異なることを特徴とする表示装置。
2. 発光素子を有する画素部と、前記発光素子へ信号を入力する信号線と、前記走査線に接続される逆電圧印加用回路とを有する表示装置であって、
   前記逆電圧印加用回路は、
   ゲート電極がアノード線に接続された第１のトランジスタと、ゲート電極がカソード線に接続された第２のトランジスタとを有するアナログスイッチと、
   ゲート電極が前記カソード線、又は電源線に接続され、第１の電極が前記アノード線に接続され、第２の電極が前記アナログスイッチの出力配線、及び前記走査線に接続された第３のトランジスタと、有し、
   前記第１のトランジスタと、前記第２のトランジスタとの極性は異なることを特徴とする表示装置。
3. 発光素子を有する画素部と、前記発光素子へ信号を入力する信号線と、前記走査線に接続される逆電圧印加用回路とを有する表示装置であって、
   前記逆電圧印加用回路は、
   第１の電極が高電位電源線に接続され、第２の電極が前記走査線に接続された第１のトランジスタと、
   前記第１のトランジスタのゲート電極と同電位となるゲート電極を有し、第１の電極が前記走査線に接続された第２のトランジスタと、
   前記第２のトランジスタの第２の電極と同電位となる第１の電極を有し、ゲート電極が電源線に接続され、第２の電極が低電位電源線に接続された第３のトランジスタとを有するクロックドインバータと、
   第１の電極が前記走査線に接続され、第２の電極が前記電源線に接続された第４のトランジスタとを有することを特徴とする表示装置。
4. 発光素子を有する画素部と、前記発光素子へ信号を入力する信号線と、前記信号線に接続される逆電圧印加用回路とを有する表示装置であって、
   前記逆電圧印加用回路は、
   第１の電極が高電位電源線に接続され、第２の電極が前記走査線に接続された第１のトランジスタと、
   前記第１のトランジスタのゲート電極と同電位となるゲート電極を有し、第１の電極が前記走査線に接続された第２のトランジスタと、
   前記第２のトランジスタの第２の電極と同電位となる第１の電極を有し、ゲート電極が電源線に接続され、第２の電極が低電位電源線に接続された第３のトランジスタとを有するクロックドインバータと、
   第１の電極が前記クロックドインバータの出力配線、及び前記走査線に接続され、第２の電極が前記電源線に接続された第４のトランジスタとを有することを特徴とする表示装置。
5. 信号線と、走査線と、複数のトランジスタと、容量素子と、発光素子と、を少なくとも有する画素部と、逆電圧印加用回路と、を有する表示装置において、
   前記画素部は、
   前記信号線と、前記走査線とに接続される第１のトランジスタと、
   前記容量素子にゲート電極が接続され、第１の電極が前記発光素子の第１の電極に接続され、第２の電極が第１の電源線に接続された第２のトランジスタと、
   前記第２のトランジスタに直列に接続され、ゲート電極が第２の電源線に接続された第３のトランジスタと、
   前記容量素子の両端に接続される第４のトランジスタと、
   を有することを特徴とする表示装置。
6. 請求項５において、前記第２の電源線は固定電位を有することを特徴とする表示装置。
7. 信号線と、走査線と、複数のトランジスタと、容量素子と、発光素子と、を少なくとも有する画素部と、逆電圧印加用回路と、を有する表示装置において、
   前記画素部は、
   前記信号線と、第１の走査線とに接続される第１のトランジスタと、
   前記容量素子にゲート電極が接続され、第１の電極が前記発光素子の第１の電極に接続され、第２の電極が第１の電源線に接続された第２のトランジスタと、
   前記第２のトランジスタに直列に接続され、ゲート電極が第２の走査線に接続された第３のトランジスタと、
   前記容量素子の両端に接続される第４のトランジスタと、
   を有することを特徴とする表示装置。
8. 請求項７において、前記第２の走査線は固定電位を有することを特徴とする表示装置。
9. 信号線と、走査線と、複数のトランジスタと、容量素子と、発光素子と、を少なくとも有する画素部と、逆電圧印加用回路と、を有する表示装置において、
   前記画素部は、
   前記信号線と、第１の走査線とに接続される第１のトランジスタと、
   前記容量素子にゲート電極が接続され、第１の電極が前記発光素子の第１の電極に接続され第２の電極が第１の電源線に接続された第２のトランジスタと、
   前記第２のトランジスタに直列に接続され、ゲート電極が前記第２のトランジスタのゲート電極に接続された第３のトランジスタと、
   前記容量素子の両端に接続される第４のトランジスタと、
   を有することを特徴とする表示装置。
10. 請求項５乃至９のいずれか一において、
    前記第１のトランジスタはスイッチング用トランジスタであって、線形領域で動作させることを特徴とする表示装置。
11. 請求項５乃至１０のいずれか一において、
    前記第２のトランジスタは電流制御用トランジスタであって、線形領域で動作させることを特徴とする表示装置。
12. 請求項５乃至１１のいずれか一において、
    前記第３のトランジスタは駆動用トランジスタであって、線形領域又は飽和領域で動作させることを特徴とする表示装置。
13. 請求項５乃至１２のいずれか一において、
    前記第４のトランジスタは消去用トランジスタであって、線形領域で動作させることを特徴とする表示装置。
14. 請求項５乃至１３のいずれか一において、前記逆電圧印加用回路は、
    ゲート電極がアノード線に接続された第１のトランジスタと、ゲート電極がカソード線に接続された第２のトランジスタとを有するアナログスイッチと、
    ゲート電極が前記カソード線、又は電源線に接続され、第１の電極が前記アノード線に接続され、第２の電極が前記走査線に接続された第３のトランジスタと、を有し、
    前記第１のトランジスタと、前記第２のトランジスタとの極性は異なることを特徴とする表示装置。
15. 請求項５乃至１３のいずれか一において、前記逆電圧印加用回路は、
    ゲート電極がアノード線に接続された第１のトランジスタと、ゲート電極がカソード線に接続された第２のトランジスタとを有するアナログスイッチと、
    ゲート電極が前記カソード線、又は電源線に接続され、第１の電極が前記アノード線に接続され、第２の電極が前記アナログスイッチの出力配線、及び前記走査線に接続された第３のトランジスタと、有し、
    前記第１のトランジスタと、前記第２のトランジスタとの極性は異なることを特徴とする表示装置。
16. 請求項５乃至１３のいずれか一において、前記逆電圧印加用回路は、
    第１の電極が高電位電源線に接続され、第２の電極が前記走査線に接続された第１のトランジスタと、
    前記第１のトランジスタのゲート電極と同電位となるゲート電極を有し、第１の電極が前記走査線に接続された第２のトランジスタと、
    前記第２のトランジスタの第２の電極と同電位となる第１の電極を有し、ゲート電極が電源線に接続され、第２の電極が低電位電源線に接続された第３のトランジスタとを有するクロックドインバータと、
    第１の電極が前記走査線に接続され、第２の電極が前記電源線に接続された第４のトランジスタとを有することを特徴とする表示装置。
17. 請求項５乃至１３のいずれか一において、前記逆電圧印加用回路は、
    第１の電極が高電位電源線に接続され、第２の電極が前記走査線に接続された第１のトランジスタと、
    前記第１のトランジスタのゲート電極と同電位となるゲート電極を有し、第１の電極が前記走査線に接続された第２のトランジスタと、
    前記第２のトランジスタの第２の電極と同電位となる第１の電極を有し、ゲート電極が電源線に接続され、第２の電極が低電位電源線に接続された第３のトランジスタとを有するクロックドインバータと、
    第１の電極が前記クロックドインバータの出力配線、及び前記走査線に接続され、第２の電極が前記電源線に接続された第４のトランジスタとを有することを特徴とする表示装置。
18. 請求項１乃至１８のいずれか一において
    前記アノード線に接続される制御用回路を有し、
    前記制御用回路は、
    前記電源線に第１の電極が接続され、前記アノード線に第２の電極が接続されたトランジスタと、前記電源線に第１の電極が接続され、前記アノード線にゲート電極が接続されたトランジスタと、
    を有することを特徴とする表示装置。
19. 発光素子を有する画素部と、前記発光素子へ信号を入力する信号線と、前記信号線に接続される逆電圧印加用回路とを有する表示装置であって、
    前記逆電圧印加用回路は、
    ゲート電極がアノード線に接続された第１のトランジスタと、ゲート電極がカソード線に接続された第２のトランジスタとを有するアナログスイッチを有し、
    前記第１のトランジスタの極性と、前記第２のトランジスタとの極性は異なることを特徴とする表示装置。
20. 請求項１９において、
    前記発光素子を消去するときに選択されるリセット線と、前記リセット線に接続される制御用回路と、を有し、
    前記制御用回路は、前記リセット線に接続されたトランジスタ、及び前記リセット線に入力配線が接続されたクロックドインバータと、インバータ回路と、を有することを特徴とする表示装置。
21. 請求項２０において、
    前記制御用回路が有する前記トランジスタの第１の電極は、前記リセット線に接続され、第２の電極は固定電位を有し、ゲート電極は第１の電源線に接続され、
    前記クロックドインバータの入力配線は、前記リセット線に接続され、第１の端子は前記第１の電源線と接続され、第２の端子は第２の電源線と接続され、出力配線はレベルシフタに接続され、
    前記インバータ回路は前記第１の電源線と、前記第２の電源線とに接続されることを特徴とする表示装置。
22. 請求項１９又は２０において、
    前記制御用回路は画素部と、レベルシフタとの間に設けられることを特徴とする表示装置。
23. 請求項１９において、
    前記発光素子を消去するときに選択されるリセット線と、前記リセット線に接続される制御用回路と、を有し、
    前記制御用回路は、第１のインバータ回路と、前記第１のインバータ回路に接続される第２のインバータ回路と、前記第２のインバータ回路に接続されるNOR回路とを有することを特徴とする表示装置。
24. 請求項２３において、
    前記制御用回路はレベルシフタと、NOR回路との間に設けられることを特徴とする表示装置。
25. 請求項１乃至２４のいずれか一において、
    前記発光素子の第１の電極に接続されたダイオードを有することを特徴とする表示装置。
26. 発光素子に接続されるアノード線、及びカソード線と、
    ゲート電極が前記アノード線に接続された第１のトランジスタと、ゲート電極が前記カソード線に接続された第２のトランジスタとを有するアナログスイッチと、
    ゲート電極が前記カソード線、又は電源線に接続され、第１の電極が前記アノード線に接続され、第２の電極が走査線に接続された第３のトランジスタと、を有する表示装置の駆動方法であって、
    前記アノード線と、前記カソード線の電位を反転して前記発光素子へ逆電圧を印加し、同時に前記アナログスイッチをオフとし、前記第３のトランジスタをオンとすることを特徴とする表示装置の駆動方法。
27. 発光素子に接続されるアノード線、及びカソード線と、
    第１の電極が高電位電源線に接続され、第２の電極が走査線に接続された第１のトランジスタと、
    前記第１のトランジスタのゲート電極と同電位となるゲート電極を有し、第１の電極が前記走査線に接続された第２のトランジスタと、
    前記第２のトランジスタの第２の電極と同電位となる第１の電極を有し、ゲート電極が電源線に接続され、第２の電極が低電位電源線に接続された第３のトランジスタとを有するクロックドインバータと、
    第１の電極が前記走査線に接続され、第２の電極が前記電源線に接続された第４のトランジスタと、を有する表示装置の駆動方法であって、
    前記アノード線と、前記カソード線の電位を反転して前記発光素子へ逆電圧を印加し、同時に前記クロックドインバータをオフとし、前記第４のトランジスタをオンとすることを特徴とする表示装置の駆動方法。
28. 発光素子に接続されるアノード線、及びカソード線と、
    第１の電極が高電位電源線に接続され、第２の電極が走査線に接続された第１のトランジスタと、
    前記第１のトランジスタのゲート電極と同電位となるゲート電極を有し、第１の電極が前記走査線に接続された第２のトランジスタと、
    前記第２のトランジスタの第２の電極と同電位となる第１の電極を有し、ゲート電極が電源線に接続され、第２の電極が低電位電源線に接続された第３のトランジスタとを有するクロックドインバータと、
    第１の電極が前記走査線に接続され、第２の電極が前記電源線に接続された第４のトランジスタと、を有する表示装置の駆動方法であって、
    前記アノード線と、前記カソード線の電位を反転して前記発光素子へ逆電圧を印加し、同時に前記クロックドインバータをハイインピーダンス状態とし、前記第４のトランジスタをオンとすることを特徴とする表示装置の駆動方法。
29. 発光素子に接続されるアノード線、及びカソード線と、
    ゲート電極が前記アノード線に接続された第１のトランジスタと、ゲート電極が前記カソード線に接続された第２のトランジスタとを有するアナログスイッチと、前記アナログスイッチの出力配線が信号線に接続された表示装置の駆動方法であって、
    前記アノード線と、前記カソード線の電位を反転して前記発光素子へ逆電圧を印加し、
    前記アノード線の電位を戻した後に前記カソード線の電位を戻すことを特徴とする表示装置の駆動方法。
30. 請求項２９において、
    前記アノード線と、前記カソード線の電位を反転する前に、前記信号線へＬｏｗの信号を入力することを特徴とする表示装置の駆動方法。
31. 請求項２９又は３０において、
    前記発光素子を消去するときに選択されるリセット線と、前記リセット線に接続される制御用回路と、を有し、
    前記アノード線と、前記カソード線の電位を反転して前記発光素子へ逆電圧を印加し、
    前記アノード線と前記制御用回路に入力される制御信号の電位を戻した後に、前記カソード線の電位を戻すことを特徴とする表示装置。
32. 画素部
    請求項２６乃至３１のいずれか一において、
    前記走査線と、信号線と、に接続される第１のトランジスタと、
    容量素子にゲート電極が接続され、第１の電極が前記発光素子の第１の電極に接続され、第２の電極が第１の電源線に接続された第２のトランジスタと、
    前記第２のトランジスタに直列に接続され、ゲート電極が第２の電源線に接続された第３のトランジスタと、
    前記容量素子の両端に接続される第４のトランジスタと、を有する画素部を有することを特徴とする表示装置の駆動方法。
33. 請求項２６乃至３１のいずれか一において、
    前記走査線と、信号線と、に接続される第１のトランジスタと、
    容量素子にゲート電極が接続され、第１の電極が前記発光素子の第１の電極に接続され、第２の電極が第１の電源線に接続された第２のトランジスタと、
    前記第２のトランジスタに直列に接続され、ゲート電極が第２の走査線に接続された第３のトランジスタと、
    前記容量素子の両端に接続される第４のトランジスタと、を有する画素部を有することを特徴とする表示装置の駆動方法。
34. 請求項２６乃至３１のいずれか一において、
    前記走査線と、信号線と、に接続される第１のトランジスタと、
    容量素子にゲート電極が接続され、第１の電極が前記発光素子の第１の電極に接続され、第２の電極が第１の電源線に接続された第２のトランジスタと、
    前記第２のトランジスタに直列に接続され、ゲート電極が前記第２のトランジスタのゲート電極に接続された第３のトランジスタと、
    前記容量素子の両端に接続される第４のトランジスタと、を有する画素部を有することを特徴とする表示装置の駆動方法。
35. 請求項２６乃至３４のいずれか一において、前記発光素子へ入力するビデオ信号の同期タイミングに対応する単位フレーム期間内に前記発光素子へ逆電圧を印加する期間があることを特徴とする表示装置の駆動方法。
36. 請求項３５において、
    前記単位フレーム期間はｍ（ｍは２以上の自然数）個のサブフレーム期間ＳＦ１、ＳＦ２、…、ＳＦｍと、逆電圧印加期間Ｔｒとを有し、
    前記ｍ個のサブフレーム期間ＳＦ１、ＳＦ２、…ＳＦｍは、それぞれ書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｍと保持期間Ｔｓ１、Ｔｓ２、…、Ｔｓｍとを有することを特徴とする表示装置の駆動方法。
37. 請求項３６において、
    前記単位フレーム期間はｍ（ｍは２以上の自然数）個のサブフレーム期間ＳＦ１、ＳＦ２、…、ＳＦｍと、逆電圧印加期間Ｔｒとを有し、
    前記ｍ個のサブフレーム期間ＳＦ１、ＳＦ２、…ＳＦｍは、それぞれ書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｍと保持期間Ｔｓ１、Ｔｓ２、…、Ｔｓｍとを有し、前記ｍ個のサブフレーム期間ＳＦ１、ＳＦ２、…ＳＦｍのいずれかは消去期間Ｔｅを有することを特徴とする表示装置の駆動方法。
    

Images