JP2013243765A - ダイナミックバイアスを有するrfバッファ回路 - Google Patents
ダイナミックバイアスを有するrfバッファ回路 Download PDFInfo
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Abstract
【解決手段】電圧制御発振器(VCO)に対するRFバッファ回路は、出力電圧波形の位相を選択的にフリップするために、ダイナミックバイアス回路を含んでいる。CMOSインプリメンテーションにおいて、PMOS/NMOSペアは、出力パス内に採用される。ハイ(電圧)スイングモード状態の最中に、出力の位相は、出力波形がPMOS/NMOSペアのゲートに出現する電圧に対して同相となるようにフリップされる。
【選択図】図4
Description
なお、以下に、出願当初の特許請求の範囲に記載された発明を付記する。
[C1]第1及び第2のトランジスタと、
前記第1及び第2のトランジスタにまたがるバッファされた出力電圧が、前記第1及び第2のトランジスタの一方又は他方での入力電圧スイング状態に基づいて、前記第1及び第2のトランジスタの入力端子での発振電圧と実質的に同相である(in-phase)か、又は前記発振電圧と実質的に同相でない(out of phase)ダイナミックバイアス回路と、
を備えたRFバッファ回路。
[C2]VCOコア回路の出力に結合するRFバッファ回路であって、2つのバッファ回路部分を含み、各バッファ回路部分が、
複数の入力端子でのハイスイングモード状態及びロウスイングモード状態を検出する手段と、
出力端子での電圧をバイアス入力端子での電圧に位相合わせするために、前記RFバッファ回路のバイアス電圧をコントロールすることにより、前記検出されたスイングモード状態に応答する手段と、
を備えるRFバッファ回路。
[C3]前記検出する手段は、振幅検出器/コントローラを含む
C2のRFバッファ回路。
[C4]前記応答する手段は、第1のトランジスタ及び第2のトランジスタにそれぞれ接続された第1のスイッチング回路及び第2のスイッチング回路を含む
C2のRFバッファ回路。
[C5]前記第1のスイッチング回路は前記第1のトランジスタのソースに接続され、前記第2のスイッチング回路は前記第2のトランジスタのソースに接続されている
C4のRFバッファ回路。
[C6]前記第1のスイッチング回路は、ハイスイングモード状態の最中にグラウンド電位のポイントにスイッチされ、ロウスイングモード状態の最中にバイアス電位の第1のソースにスイッチされる
C5のRFバッファ回路。
[C7]前記第2のスイッチング回路は、ハイスイングモード状態の最中にバイアス電位の第2のソースにスイッチされ、ロウスイングモード状態の最中にグラウンドにスイッチされる
C5のRFバッファ回路。
[C8]前記応答する手段は、それぞれ第1及び第2のトランジスタのゲートで印加されるバイアス電位を変化させる手段をさらに含む
C4のRFバッファ回路。
[C9]前記変化させる手段は、それぞれ第1の抵抗及び第2の抵抗を介して対応する第1及び第2のトランジスタのゲートで接続された第1の可変バイアスソース及び第2の可変バイアスソースをさらに備える
C8のRFバッファ回路。
[C10]前記変化させる手段は、第1のスイッチブロック及び第2のスイッチブロックを備える
C8のRFバッファ回路。
[C11]前記第1のスイッチブロックは、ハイスイングモード状態の最中にグラウンドにスイッチされ、ロウスイングモード状態の最中にバイアス電位の第1のソースの半分の電圧にスイッチされる
C10のRFバッファ回路。
[C12]前記第2のスイッチブロックは、ハイスイングモード状態の最中にバイアス電位の前記第1のソースの電圧にスイッチされ、ロウスイングモード状態の最中にバイアス電位の前記第1のソースの半分の電圧にスイッチされる
C10のRFバッファ回路。
[C13]前記RFバッファ回路への入力は、差動発振電圧信号のペアである
C3のRFバッファ回路。
[C14]前記振幅検出器/コントローラは、コンパレータを備える
C3のRFバッファ回路。
[C15]前記振幅検出器/コントローラは、コンパレータ、プロセッサ、メモリ及び可変閾値発生器を備える
C2のRFバッファ回路。
[C16]それぞれ第1及び第2の発振電圧が印加されるそれぞれの入力端子を有する第1及び第2の回路部分を備えたRFバッファ回路であって、
各回路部分が、
直列に結合された第1及び第2のトランジスタであって、バッファされた発振出力電圧を与える前記バッファ回路の第1の出力端子で、前記第1のトランジスタの第1の出力端子が前記第2のトランジスタの第1の出力端子に結合された第1及び第2のトランジスタと、
前記入力端子と前記第1及び第2のトランジスタのそれぞれのゲート端子との間に結合された第1及び第2のキャパシタと、
前記バッファされた発振出力電圧を前記第1及び第2のトランジスタのゲート端子での発振電圧に位相合わせするために、前記第1のトランジスタの第2の出力端子及び前記第2のトランジスタの第2の出力端子をダイナミックにバイアスするダイナミックバイアス回路と、
を備えたRFバッファ回路。
[C17]前記ダイナミックバイアス回路は、
バイアス電位の第1のソースとグラウンド電位のポイントとの間で、前記第1のトランジスタの前記第2の出力端子をスイッチする第1のスイッチと、
バイアス電位の第2のソースとグラウンド電位のポイントとの間で、前記第2のトランジスタの前記第2の出力端子をスイッチする第2のスイッチと、
を備え、
ハイスイングモード状態の最中に、前記第1のスイッチは前記グラウンド電位のポイントにスイッチされ、前記第2のスイッチは前記バイアス電位の第2のソースにスイッチされ、ロウスイングモード状態の最中に、前記第1のスイッチは前記バイアス電位の第1のソースにスイッチされ、前記第2のスイッチは前記グラウンド電位のポイントにスイッチされる
C16のRFバッファ回路。
[C18]前記入力端子での前記第1及び第2の発振電圧は、差動電圧のペアである
C16のRFバッファ回路。
[C19]それぞれ第1及び第2の発振電圧が印加されるそれぞれの入力端子を有する第1及び第2の回路部分を備えたRFバッファ回路であって、
各回路部分が、
直列に結合された第1及び第2のMOSデバイスであって、バッファされた発振出力電圧を与える前記RFバッファ回路の第1の出力端子で、前記第1のMOSデバイスの第1の出力端子が前記第2のMOSデバイスの第1の出力端子に結合された第1及び第2のMOSデバイスと、
前記入力端子と前記第1及び第2のMOSデバイスのそれぞれのゲート端子との間に結合された第1及び第2のキャパシタと、
前記第1及び第2のMOSデバイスの第2の端子に結合されたダイナミックバイアス回路と、
を備え、
ハイスイングモード状態の最中に、前記第1のMOSデバイスの第2の出力端子がロウ電位の第1のレベルにバイアスされ、前記第2のMOSデバイスの第2の出力端子がハイ電位の第1のレベルにバイアスされ、
ロウスイングモード状態の最中に、前記第1のMOSデバイスの第2の出力端子がハイ電位の第2のレベルにバイアスされ、前記第1のMOSデバイスの第2の出力がロウ電位の第2のレベルにバイアスされる
RFバッファ回路。
[C20]前記ハイスイングモード状態の最中に、前記第1のMOSデバイスのゲートは第1のバイアスパスを通してロウ電位の第3のレベルに結び付けられ、前記第2のMOSデバイスのゲートは第2のバイアスパスを通してバイアス電位の第3のソースに結び付けられ、
前記ロウスイングモード状態の最中に、前記第1のMOSデバイスのゲートは前記第1のバイアスパスを通してハイ電位の第4のレベルに結び付けられ、前記第2のMOSデバイスのゲートは前記第2のバイアスパスを通してハイ電位の第4のレベルに結び付けられる
C19のRFバッファ回路。
[C21]前記第1及び第2のバイアスパスは、それぞれ抵抗エレメントを含む
C20のRFバッファ回路。
[C22]前記ロウ電位の第1、第2及び第3のレベルは、それぞれグラウンド電位であり、
前記ハイ電位の第1、第2及び第3のレベルは、V DD に等しい電位のレベルであり、前記ハイ電位の第4のレベルは、実質的にV DD /2である
C20のRFバッファ回路。
[C23]前記ハイ及びロウスイングモード状態を検出し、前記第1及び第2のMOSデバイスのダイナミックバイアスをコントロールする振幅検出器/コントローラをさらに備えた
C20のRFバッファ回路。
[C24]前記第1のMOSデバイスはPMOSデバイスであり、前記第2のMOSデバイスはNMOSデバイスである
C19のRFバッファ回路。
[C25]前記入力端子での前記第1及び第2の発振電圧は、差動電圧のペアである
C19のRFバッファ回路。
[C26]前記バイアス電位の第1及び第2のソースは、バイアス電位のコモンソースである
C19のRFバッファ回路。
[C27]前記第1及び第2の差動電圧を与えるVCOコア回路を、それとの組み合わせでさらに備える
C19のRFバッファ回路。
[C28]前記RFバッファ回路は、単一のCMOS集積回路上に形成されている
C19のRFバッファ回路。
[C29]前記RFバッファ回路は、無線通信デバイスの一部である
C19のRFバッファ回路。
Claims (29)
- 第1及び第2のトランジスタと、
前記第1及び第2のトランジスタにまたがるバッファされた出力電圧が、前記第1及び第2のトランジスタの一方又は他方での入力電圧スイング状態に基づいて、前記第1及び第2のトランジスタの入力端子での発振電圧と実質的に同相である(in-phase)か、又は前記発振電圧と実質的に同相でない(out of phase)ダイナミックバイアス回路と、
を備えたRFバッファ回路。 - VCOコア回路の出力に結合するRFバッファ回路であって、2つのバッファ回路部分を含み、各バッファ回路部分が、
複数の入力端子でのハイスイングモード状態及びロウスイングモード状態を検出する手段と、
出力端子での電圧をバイアス入力端子での電圧に位相合わせするために、前記RFバッファ回路のバイアス電圧をコントロールすることにより、前記検出されたスイングモード状態に応答する手段と、
を備えるRFバッファ回路。 - 前記検出する手段は、振幅検出器/コントローラを含む
請求項2のRFバッファ回路。 - 前記応答する手段は、第1のトランジスタ及び第2のトランジスタにそれぞれ接続された第1のスイッチング回路及び第2のスイッチング回路を含む
請求項2のRFバッファ回路。 - 前記第1のスイッチング回路は前記第1のトランジスタのソースに接続され、前記第2のスイッチング回路は前記第2のトランジスタのソースに接続されている
請求項4のRFバッファ回路。 - 前記第1のスイッチング回路は、ハイスイングモード状態の最中にグラウンド電位のポイントにスイッチされ、ロウスイングモード状態の最中にバイアス電位の第1のソースにスイッチされる
請求項5のRFバッファ回路。 - 前記第2のスイッチング回路は、ハイスイングモード状態の最中にバイアス電位の第2のソースにスイッチされ、ロウスイングモード状態の最中にグラウンドにスイッチされる
請求項5のRFバッファ回路。 - 前記応答する手段は、それぞれ第1及び第2のトランジスタのゲートで印加されるバイアス電位を変化させる手段をさらに含む
請求項4のRFバッファ回路。 - 前記変化させる手段は、それぞれ第1の抵抗及び第2の抵抗を介して対応する第1及び第2のトランジスタのゲートで接続された第1の可変バイアスソース及び第2の可変バイアスソースをさらに備える
請求項8のRFバッファ回路。 - 前記変化させる手段は、第1のスイッチブロック及び第2のスイッチブロックを備える
請求項8のRFバッファ回路。 - 前記第1のスイッチブロックは、ハイスイングモード状態の最中にグラウンドにスイッチされ、ロウスイングモード状態の最中にバイアス電位の第1のソースの半分の電圧にスイッチされる
請求項10のRFバッファ回路。 - 前記第2のスイッチブロックは、ハイスイングモード状態の最中にバイアス電位の前記第1のソースの電圧にスイッチされ、ロウスイングモード状態の最中にバイアス電位の前記第1のソースの半分の電圧にスイッチされる
請求項10のRFバッファ回路。 - 前記RFバッファ回路への入力は、差動発振電圧信号のペアである
請求項3のRFバッファ回路。 - 前記振幅検出器/コントローラは、コンパレータを備える
請求項3のRFバッファ回路。 - 前記振幅検出器/コントローラは、コンパレータ、プロセッサ、メモリ及び可変閾値発生器を備える
請求項2のRFバッファ回路。 - それぞれ第1及び第2の発振電圧が印加されるそれぞれの入力端子を有する第1及び第2の回路部分を備えたRFバッファ回路であって、
各回路部分が、
直列に結合された第1及び第2のトランジスタであって、バッファされた発振出力電圧を与える前記バッファ回路の第1の出力端子で、前記第1のトランジスタの第1の出力端子が前記第2のトランジスタの第1の出力端子に結合された第1及び第2のトランジスタと、
前記入力端子と前記第1及び第2のトランジスタのそれぞれのゲート端子との間に結合された第1及び第2のキャパシタと、
前記バッファされた発振出力電圧を前記第1及び第2のトランジスタのゲート端子での発振電圧に位相合わせするために、前記第1のトランジスタの第2の出力端子及び前記第2のトランジスタの第2の出力端子をダイナミックにバイアスするダイナミックバイアス回路と、
を備えたRFバッファ回路。 - 前記ダイナミックバイアス回路は、
バイアス電位の第1のソースとグラウンド電位のポイントとの間で、前記第1のトランジスタの前記第2の出力端子をスイッチする第1のスイッチと、
バイアス電位の第2のソースとグラウンド電位のポイントとの間で、前記第2のトランジスタの前記第2の出力端子をスイッチする第2のスイッチと、
を備え、
ハイスイングモード状態の最中に、前記第1のスイッチは前記グラウンド電位のポイントにスイッチされ、前記第2のスイッチは前記バイアス電位の第2のソースにスイッチされ、ロウスイングモード状態の最中に、前記第1のスイッチは前記バイアス電位の第1のソースにスイッチされ、前記第2のスイッチは前記グラウンド電位のポイントにスイッチされる
請求項16のRFバッファ回路。 - 前記入力端子での前記第1及び第2の発振電圧は、差動電圧のペアである
請求項16のRFバッファ回路。 - それぞれ第1及び第2の発振電圧が印加されるそれぞれの入力端子を有する第1及び第2の回路部分を備えたRFバッファ回路であって、
各回路部分が、
直列に結合された第1及び第2のMOSデバイスであって、バッファされた発振出力電圧を与える前記RFバッファ回路の第1の出力端子で、前記第1のMOSデバイスの第1の出力端子が前記第2のMOSデバイスの第1の出力端子に結合された第1及び第2のMOSデバイスと、
前記入力端子と前記第1及び第2のMOSデバイスのそれぞれのゲート端子との間に結合された第1及び第2のキャパシタと、
前記第1及び第2のMOSデバイスの第2の端子に結合されたダイナミックバイアス回路と、
を備え、
ハイスイングモード状態の最中に、前記第1のMOSデバイスの第2の出力端子がロウ電位の第1のレベルにバイアスされ、前記第2のMOSデバイスの第2の出力端子がハイ電位の第1のレベルにバイアスされ、
ロウスイングモード状態の最中に、前記第1のMOSデバイスの第2の出力端子がハイ電位の第2のレベルにバイアスされ、前記第1のMOSデバイスの第2の出力がロウ電位の第2のレベルにバイアスされる
RFバッファ回路。 - 前記ハイスイングモード状態の最中に、前記第1のMOSデバイスのゲートは第1のバイアスパスを通してロウ電位の第3のレベルに結び付けられ、前記第2のMOSデバイスのゲートは第2のバイアスパスを通してバイアス電位の第3のソースに結び付けられ、
前記ロウスイングモード状態の最中に、前記第1のMOSデバイスのゲートは前記第1のバイアスパスを通してハイ電位の第4のレベルに結び付けられ、前記第2のMOSデバイスのゲートは前記第2のバイアスパスを通してハイ電位の第4のレベルに結び付けられる
請求項19のRFバッファ回路。 - 前記第1及び第2のバイアスパスは、それぞれ抵抗エレメントを含む
請求項20のRFバッファ回路。 - 前記ロウ電位の第1、第2及び第3のレベルは、それぞれグラウンド電位であり、
前記ハイ電位の第1、第2及び第3のレベルは、VDDに等しい電位のレベルであり、前記ハイ電位の第4のレベルは、実質的にVDD/2である
請求項20のRFバッファ回路。 - 前記ハイ及びロウスイングモード状態を検出し、前記第1及び第2のMOSデバイスのダイナミックバイアスをコントロールする振幅検出器/コントローラをさらに備えた
請求項20のRFバッファ回路。 - 前記第1のMOSデバイスはPMOSデバイスであり、前記第2のMOSデバイスはNMOSデバイスである
請求項19のRFバッファ回路。 - 前記入力端子での前記第1及び第2の発振電圧は、差動電圧のペアである
請求項19のRFバッファ回路。 - 前記バイアス電位の第1及び第2のソースは、バイアス電位のコモンソースである
請求項19のRFバッファ回路。 - 前記第1及び第2の差動電圧を与えるVCOコア回路を、それとの組み合わせでさらに備える
請求項19のRFバッファ回路。 - 前記RFバッファ回路は、単一のCMOS集積回路上に形成されている
請求項19のRFバッファ回路。 - 前記RFバッファ回路は、無線通信デバイスの一部である
請求項19のRFバッファ回路。
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