JP2021150486A - 半導体記憶装置 - Google Patents

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大輔 萩島
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Abstract

【課題】信頼性を向上する。【解決手段】実施形態によれば、半導体記憶装置は、第１半導体層３１と、第１半導体層にそれぞれ接する第１及び第２絶縁層３２と、第１絶縁層に接する第２半導体層３３と、第２絶縁層に接する第３半導体層３３と、第１導電体４１と、第１導電体に接する第３絶縁層４２と、第２半導体層と第３絶縁層との間に設けられた第４絶縁層４３と、第２半導体層と第４絶縁層との間に設けられた第１電荷蓄積層４４と、第２半導体層と第１電荷蓄積層との間に設けられ、第２半導体層及び第１電荷蓄積層に接する第５絶縁層４５と、第１メモリセルＭＣとを含む。第１メモリセルＭＣは、第２半導体層の一部、第１導電体の一部、第３絶縁層の一部、第４絶縁層、第１電荷蓄積層、及び第５絶縁層を含む。【選択図】図４

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
特許第６３５１９８０号公報
信頼性を向上できる半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、基板に平行な第１方向に延伸する第１半導体層と、第１方向に延伸し、第１半導体層の第１方向と交差する第２方向を向いた第１主面に接する第１絶縁層と、第１方向に延伸し、第１半導体層の第２方向を向いた第２主面に接する第２絶縁層と、第１方向に延伸し、第１絶縁層の第２方向を向いた第３主面に接する第２半導体層と、第１方向に延伸し、第２絶縁層の第２方向を向いた第４主面に接する第３半導体層と、第１及び第２方向と交差する第３方向に延伸する第１導電体と、第１導電体の第５主面に接する第３絶縁層と、第２半導体層と第３絶縁層との間に設けられた第４絶縁層と、第２半導体層と第４絶縁層との間に設けられた第１電荷蓄積層と、第２半導体層と第１電荷蓄積層との間に設けられ、第２半導体層及び第１電荷蓄積層に接する第５絶縁層と、第１メモリセルとを含む。第１メモリセルは、第２半導体層の一部、第１導電体の一部、第３絶縁層の一部、第４絶縁層、第１電荷蓄積層、及び第５絶縁層を含む。
図１は、第１実施形態に係る半導体記憶装置のブロック図である。 図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの斜視図である。 図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの上面図である。 図５は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。 図６は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図７は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図８は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図９は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１０は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１１は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１５は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１６は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１７は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１８は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１９は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２０は、第２実施形態の第１例に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２１は、第２実施形態の第１例に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２２は、第２実施形態の第２例に係る半導体記憶装置の備えるメモリセルアレイの断面図である。 図２３は、第２実施形態の第２例に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２４は、第２実施形態の第２例に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２５は、第２実施形態の第２例に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２６は、第２実施形態の第２例に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２７は、第２実施形態の第２例に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２８は、第２実施形態の第２例に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２９は、第２実施形態の第２例に係る半導体記憶装置における半導体層３３の結晶粒径を説明する図である。 図３０は、第２実施形態の第３例に係る半導体記憶装置の備えるメモリセルアレイの断面図である。 図３１は、第２実施形態の第３例に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図３２は、第２実施形態の第３例に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図３３は、第２実施形態の第３例に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図３４は、第２実施形態の第３例に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図３５は、第２実施形態の第３例に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図３６は、第２実施形態の第３例に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図３７は、第２実施形態の第３例に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図３８は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの上面図である。 図３９は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。 図４０は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図４１は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図４２は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図４３は、第４実施形態に係る半導体記憶装置の備えるメモリセルアレイの上面図である。 図４４は、第４実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。 図４５は、第４実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルトランジスタが半導体基板上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 構成
１．１．１ 半導体記憶装置の全体構成
まず、半導体記憶装置の全体構成について、図１を用いて説明する。図１は、半導体記憶装置の基本的な全体構成を示すブロック図の一例である。
図１に示すように、半導体記憶装置１は、メモリコア部１０と周辺回路部２０とを含む。
メモリコア部１０は、メモリセルアレイ１１、ロウデコーダ１２、及びセンスアンプ１３を含む。
メモリセルアレイ１１は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルトランジスタ（以下、「メモリセル」とも表記する）を含む複数のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ３）を備えている。なお、メモリセルアレイ１１内のブロックＢＬＫの個数は任意である。メモリセルアレイ１１の詳細については後述する。
ロウデコーダ１２は、図示せぬ外部コントローラから受信したロウアドレスをデコードする。そしてロウデコーダ１２は、デコード結果に基づいてメモリセルアレイ１１のロウ方向を選択する。より具体的にはロウデコーダ１２は、ロウ方向を選択するための種々の配線（ワード線及び選択ゲート線）に電圧を与える。
センスアンプ１３は、データの読み出し時には、いずれかのブロックＢＬＫのメモリセルトランジスタからデータを読み出す。また、センスアンプ１３は、データの書き込み時には、書き込みデータに応じた電圧をメモリセルアレイ１１に与える。
周辺回路部２０は、シーケンサ２１及び電圧発生回路２２を含む。
シーケンサ２１は、半導体記憶装置１全体の動作を制御する。より具体的には、シーケンサ２１は、書き込み動作、読み出し動作、及び消去動作の際に、電圧発生回路２２、ロウデコーダ１２、及びセンスアンプ１３等を制御する。
電圧発生回路２２は、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、ロウデコーダ１２及びセンスアンプ１３等に供給する。
１．１．２ メモリセルアレイの全体構成
次に、メモリセルアレイ１１の全体構成について、図２を用いて説明する。図２は、メモリセルアレイ１１の斜視図である。なお、図２の例では、絶縁層の一部が省略されている。
図２に示すように、メモリセルアレイ１１は、複数のアクティブエリア領域ＡＡ、複数のワード線ピラーＷＬＰ、複数のワード線ＷＬ、複数の選択ゲート線ＳＧＤ及びＳＧＳ、複数のコンタクトプラグＣＳＧＤ及びＣＳＧＳ、複数のローカル選択ゲート線ＳＧＤＬ及びＳＧＳＬ、複数のグローバル選択ゲート線ＧＳＧＤＬ、複数のコンタクトプラグＣＢＬ、複数のビット線ＢＬ、複数のコンタクトプラグＣＳＬ、及びソース線ＳＬを含む。
アクティブエリア領域ＡＡは、後述する１つのメモリグループＭＧに対応する。アクティブエリア領域ＡＡは、複数のメモリセルトランジスタ及び選択トランジスタのチャネル層が形成されるアクティブエリアとして機能する。アクティブエリア領域ＡＡは、半導体基板に平行なＸ方向に延伸する。複数のアクティブエリア領域ＡＡは、半導体基板に垂直なＺ方向に離間して（図示せぬ絶縁層を介して）積層されている。また、Ｚ方向における各層において、複数のアクティブエリア領域ＡＡが半導体基板に平行であり且つＸ方向に交差するＹ方向に沿って配列されている。
Ｙ方向に配置された複数のアクティブエリア領域ＡＡの間には、Ｚ方向に延伸する複数のワード線ピラーＷＬＰがＸ方向に沿って配置されている。換言すれば、Ｘ方向に沿って配置された複数のワード線ピラーＷＬＰと、Ｚ方向に積層された複数のアクティブエリア領域ＡＡとが、Ｙ方向に沿って交互に配置されている。ワード線ピラーＷＬＰの上方には、Ｙ方向に延伸するワード線ＷＬが設けられている。アクティブエリア領域ＡＡの同層において、ワード線ピラーＷＬＰとアクティブエリア領域ＡＡとの間には、ブロック絶縁膜、電荷蓄積層、及びトンネル絶縁膜が設けられている。
１つのワード線ピラーＷＬＰとアクティブエリア領域ＡＡとが交差する位置に、１つのメモリセルトランジスタが設けられる。Ｘ方向に沿って配置された複数のメモリセルトランジスタは、１つのアクティブエリア領域ＡＡに接続される。
Ｚ方向に積層された複数のアクティブエリア領域ＡＡのＸ方向における一端の近傍領域には、これら複数のアクティブエリア領域ＡＡを貫通するコンタクトプラグＣＢＬが設けられている。コンタクトプラグＣＢＬは、Ｚ方向に延伸する。コンタクトプラグＣＢＬは、Ｚ方向に積層された複数のアクティブエリア領域ＡＡに接続される。Ｙ方向に沿って配置された複数のアクティブエリア領域ＡＡに対応して、複数のコンタクトプラグＣＢＬが設けられている。各コンタクトプラグＣＢＬ上には、Ｘ方向に延伸するビット線ＢＬが設けられている。複数のコンタクトプラグＣＢＬは、それぞれ異なるビット線ＢＬに接続される。
Ｚ方向に積層された複数のアクティブエリア領域ＡＡのＸ方向における他端の近傍領域には、これら複数のアクティブエリア領域ＡＡを貫通するコンタクトプラグＣＳＬが設けられている。コンタクトプラグＣＳＬは、Ｚ方向に延伸する。コンタクトプラグＣＳＬは、Ｚ方向に積層された複数のアクティブエリア領域ＡＡに接続される。Ｙ方向に沿って配置された複数のアクティブエリア領域ＡＡに対応して、複数のコンタクトプラグＣＳＬが設けられている。複数のコンタクトプラグＣＳＬ上には、Ｙ方向に延伸するソース線ＳＬが設けられている。複数のコンタクトプラグＣＳＬは、ソース線ＳＬに共通に接続される。
近傍領域にコンタクトプラグＣＢＬが配置されたアクティブエリア領域ＡＡの一端は、絶縁層を介して、アクティブエリア領域ＡＡ毎に設けられた選択ゲート線ＳＧＤに接している。Ｙ方向に配置された同じ層の複数のアクティブエリア領域ＡＡに対応する複数の選択ゲート線ＳＧＤは、Ｙ方向に延伸する１つのローカル選択ゲート線ＳＧＤＬに共通に接続されている。アクティブエリア領域ＡＡとローカル選択ゲート線ＳＧＤＬとは電気的に接続されていない。Ｚ方向に積層されたアクティブエリア領域ＡＡに対応するように、複数のローカル選択ゲート線ＳＧＤＬがＺ方向に離間して積層されている。
近傍領域にコンタクトプラグＣＳＬが配置されたアクティブエリア領域ＡＡの他端は、絶縁層を介して、アクティブエリア領域ＡＡ毎に設けられた選択ゲート線ＳＧＳに接している。Ｙ方向に配置された同じ層の複数のアクティブエリア領域ＡＡに対応する複数の選択ゲート線ＳＧＳは、Ｙ方向に延伸する１つのローカル選択ゲート線ＳＧＳＬに共通に接続されている。アクティブエリア領域ＡＡとローカル選択ゲート線ＳＧＳＬとは電気的に接続されていない。Ｚ方向に積層されたアクティブエリア領域ＡＡに対応するように、複数のローカル選択ゲート線ＳＧＳＬがＺ方向に離間して積層されている。
Ｚ方向に積層された複数のアクティブエリア領域ＡＡと、複数のローカル選択ゲート線ＳＧＤＬの下方には、ＸＹ平面に沿って、複数のグローバル選択ゲート線ＧＳＧＤＬが形成されている。
コンタクトプラグＣＳＧＤは、グローバル選択ゲート線ＧＳＧＤＬの上に設けられ、複数のローカル選択ゲート線ＳＧＤＬのいずれかと電気的に接続される接続部を有している。例えば、複数のコンタクトプラグＣＳＧＤは、Ｙ方向に沿って配置されている。図２の例では、Ｙ方向に沿って配置された複数のコンタクトプラグＣＳＧＤの接続部が、各層のローカル選択ゲート線ＳＧＤＬにそれぞれ接続されている。
Ｚ方向に積層された複数のアクティブエリア領域ＡＡと、ローカル選択ゲート線ＳＧＳＬの下方には、ＸＹ平面に沿って、複数のグローバル選択ゲート線（不図示）が形成されている。
コンタクトプラグＣＳＧＳは、コンタクトプラグＣＳＧＤと同様に、グローバル選択ゲート線の上に設けられ、複数のローカル選択ゲート線ＳＧＳＬのいずれかと電気的に接続される接続部を有している。例えば、複数のコンタクトプラグＣＳＧＳは、Ｙ方向に沿って配置されている。Ｙ方向に沿って配置された複数のコンタクトプラグＣＳＧＳの接続部が、各層のローカル選択ゲート線ＳＧＳＬにそれぞれ接続されている。
１つのメモリグループＭＧは、１つのアクティブエリア領域ＡＡに接続された複数のメモリセルトランジスタを含む。そして、１つのメモリユニットＭＵは、１つのローカル選択ゲート線ＳＧＤＬに接続された複数のメモリグループＭＧ（アクティブエリア領域ＡＡ）を含む。また、１つのブロックＢＬＫは、Ｚ方向に離間して配置され、ワード線ピラーＷＬＰを共有する複数のメモリユニットＭＵを含む。
なお、メモリセルアレイ１１の構成についてはその他の構成であってもよい。すなわちメモリセルアレイ１１の構成については、例えば、“半導体記憶装置(SEMICONDUCTOR MEMORY DEVICE)”という２０１９年９月５日に出願された米国特許出願１６／５６２，３７２号に記載されている。この特許出願は、その全体が本願明細書において参照により援用されている。
１．１．３ メモリセルアレイの回路構成
次に、メモリセルアレイ１１の回路構成について、図３を用いて説明する。図３は、メモリセルアレイ１１の回路図である。なお、図３の例は、Ｚ方向に積層され、１つのコンタクトプラグＣＢＬに共通に接続された複数のアクティブエリア領域ＡＡに対応する複数のメモリグループＭＧを示している。以下では、最下層のアクティブエリア領域ＡＡ（メモリグループＭＧ）に対応するローカル選択ゲート線をＳＧＤＬ０及びＳＧＳＬ０と表記し、最上層のアクティブエリア領域ＡＡ（メモリグループＭＧ）に対応するローカル選択ゲート線をＳＧＤＬｋ（ｋは１以上の整数）及びＳＧＳＬｋと表記する。
図３に示すように、メモリグループＭＧの各々は、２つのメモリストリングＭＳａ及びＭＳｂ、並びに選択トランジスタＳＴ１及びＳＴ２を含む。以下、メモリストリングＭＳａ及びＭＳｂを限定しない場合は、メモリストリングＭＳと表記する。
メモリストリングＭＳａは、例えば４個のメモリセルトランジスタＭＣａ０〜ＭＣａ３を含む。同様に、メモリストリングＭＳｂは、例えば４個のメモリセルトランジスタＭＣｂ０〜ＭＣｂ３を含む。以下、メモリセルトランジスタＭＣａ０〜ＭＣａ３及びＭＣｂ０〜ＭＣｂ３を限定しない場合は、メモリセルトランジスタＭＣと表記する。
メモリセルトランジスタＭＣは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＣは、電荷蓄積層に誘電膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電膜を用いた浮遊ゲート（ＦＧ）型であってもよい。以下では、メモリセルトランジスタＭＣがＦＧ型である場合について説明する。また、１つのメモリストリングＭＳに含まれるメモリセルトランジスタＭＣの個数は、８個や１６個、３２個、４８個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。
メモリストリングＭＳａに含まれるメモリセルトランジスタＭＣａ０〜ＭＣａ３は、その電流経路が直列に接続される。同様に、メモリストリングＭＳｂに含まれるメモリセルトランジスタＭＣｂ０〜ＭＣｂ３は、その電流経路が直列に接続される。メモリセルトランジスタＭＣａ０及びＭＣｂ０のドレインは、選択トランジスタＳＴ１のソースに共通に接続される。メモリセルトランジスタＭＣａ３及びＭＣｂ３のソースは、選択トランジスタＳＴ２のドレインに共通に接続される。なお、メモリグループＭＧに含まれる選択トランジスタＳＴ１及びＳＴ２の個数は、任意であり、それぞれ１個以上あればよい。
Ｚ方向に沿って配置された複数のメモリグループＭＧのメモリセルトランジスタＭＣのゲートは、ワード線ピラーＷＬＰを介して１つのワード線ＷＬに共通に接続される。より具体的には、例えば、Ｚ方向に沿って配置された複数のメモリセルトランジスタＭＣａ０のゲートは、ワード線ＷＬａ０に共通に接続される。同様に、メモリセルトランジスタＭＣａ１、ＭＣａ２、及びＭＣａ３のゲートは、ワード線ＷＬａ１、ＷＬａ２、及びＷＬａ３にそれぞれ接続される。メモリセルトランジスタＭＣｂ０〜ＭＣｂ３のゲートは、ワード線ＷＬｂ０〜ＷＬｂ３にそれぞれ接続される。
Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ１のドレインは、コンタクトプラグＣＢＬを介して１つのビット線ＢＬに共通に接続される。また、Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ１のゲートは、それぞれ異なるローカル選択ゲート線ＳＧＤＬに接続される。より具体的には、例えば、最下層に配置されたメモリグループＭＧに対応する選択トランジスタＳＴ１のゲートは、ローカル選択ゲート線ＳＧＤＬ０に接続される。最上層に配置されたメモリグループＭＧに対応する選択トランジスタＳＴ１のゲートは、ローカル選択ゲート線ＳＧＤＬｋに接続される。
Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ２のソースは、コンタクトプラグＣＳＬを介して１つのソース線ＳＬに共通に接続される。また、Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ２のゲートは、それぞれ異なるローカル選択ゲート線ＳＧＳＬに接続される。より具体的には、例えば、最下層に配置されたメモリグループＭＧに対応する選択トランジスタＳＴ２のゲートは、ローカル選択ゲート線ＳＧＳＬ０に接続され、最上層に配置されたメモリグループＭＧに対応する選択トランジスタＳＴ２のゲートは、ローカル選択ゲート線ＳＧＳＬｋに接続される。
１．１．４ メモリセルアレイの平面構成
次に、メモリセルアレイ１１の平面構成の一例について、図４を用いて説明する。図４は、メモリセルアレイ１１におけるアクティブエリア領域ＡＡ及びワード線ピラーＷＬＰの平面図である。
図４に示すように、Ｘ方向に延伸する複数のアクティブエリア領域ＡＡがＹ方向に沿って配置されている。アクティブエリア領域ＡＡは、半導体層３１及び３３、並びに絶縁層３２及び３４を含む。より具体的には、アクティブエリア領域ＡＡは、例えば、半導体層３１、２つの絶縁層３２、２つの半導体層３３、及び２つの絶縁層３４を含む。
アクティブエリア領域ＡＡの中心部には、Ｘ方向に延伸する半導体層３１が設けられている。半導体層３１には、例えばポリシリコンが用いられる。
２つの絶縁層３２は、Ｘ方向に延伸し、半導体層３１のＹ方向を向いた２つの側面Ｓ１及びＳ２にそれぞれ接する。絶縁層３２には、例えば酸化シリコン（ＳｉＯ２）が用いられる。また、絶縁層３２は、半導体層３１と半導体層３３が電気的に接続可能な膜厚を有する。
２つの半導体層３３は、Ｘ方向に延伸し、一方の絶縁層３２の側面Ｓ１に対向する側面Ｓ３、及び他方の絶縁層３２の側面Ｓ２に対向する側面Ｓ４にそれぞれに接する。半導体層３３には、メモリセルトランジスタＭＣのチャネルが形成される。半導体層３３には、例えば、ポリシリコン、金属硫化物、金属誘起結晶化（ＭＩＣ：Metal Induced Crystallization）法により形成したポリシリコン、またはエピタキシャル成長による単結晶シリコンが用いられる。
以下、本実施形態では、半導体層３３に例えばポリシリコンが用いられる場合について説明する。
２つの絶縁層３４は、Ｘ方向に延伸し、一方の半導体層３３の側面Ｓ３に対向する側面Ｓ５、及び他方の半導体層３３の側面Ｓ４に対向する側面Ｓ６にそれぞれに接する。絶縁層３４には、例えば、窒化シリコン（ＳｉＮ）が用いられる。絶縁層３４は、後述する絶縁層４５（トンネル絶縁膜）及び電荷蓄積層４４を形成する際のエッチングストッパとして機能する。
すなわち、アクティブエリア領域ＡＡは、半導体層３１からＹ方向を向いた側面Ｓ７またはＳ８に向かって、絶縁層３２、半導体層３３、及び絶縁層３４が層状となる構造を有している。
Ｙ方向に沿って配置された２つのアクティブエリア領域ＡＡの間には、メモリトレンチＭＴが設けられている。メモリトレンチＭＴは、絶縁層３５により埋め込まれている。絶縁層３５には、例えば、ＳｉＯ２が用いられる。
また、２つのアクティブエリア領域ＡＡの間には、絶縁層３５を分離するように、Ｘ方向に沿って複数のワード線ピラーＷＬＰが設けられている。複数のワード線ピラーＷＬＰは、Ｙ方向において千鳥配列となるように配置されている。ワード線ピラーＷＬＰは、Ｚ方向に延伸する導電体４１及び導電体４１の側面を囲むように設けられた絶縁層４２を含む。
導電体４１には、導電材料が用いられる。導電材料は、例えば、金属材料であってもよく、不純物を添加された半導体材料であってもよい。例えば、導電材料には、Ｗ及び窒化チタン（ＴｉＮ）を含む積層構造が用いられる。ＴｉＮは、Ｗの密着層あるいはバリア層として機能する。
絶縁層４２は、後述する絶縁層４３と合わせてメモリセルトランジスタＭＣのブロック絶縁膜として機能する。
Ｙ方向において、ワード線ピラーＷＬＰとアクティブエリア領域ＡＡとの間には、絶縁層３４を分離するように、絶縁層４３、電荷蓄積層４４、及び絶縁層４５が設けられている。絶縁層４５は、メモリセルトランジスタＭＣのトンネル絶縁膜として機能する。より具体的には、絶縁層４３は、絶縁層４２と電荷蓄積層４４との間に設けられている。例えば、絶縁層４３のＸ方向における長さは、ワード線ピラーＷＬＰのＸ方向の長さよりも長い。電荷蓄積層４４は、絶縁層３４をＸ方向に分離するように、ワード線ピラーＷＬＰと、アクティブエリア領域ＡＡの半導体層３３との間に設けられている。絶縁層４５は、Ｙ方向において、電荷蓄積層４４とアクティブエリア領域ＡＡの半導体層３３との間に設けられている。絶縁層４５が設けられているため、電荷蓄積層４４は、半導体層３３とは接していない。例えば、電荷蓄積層４４のＸ方向の長さは、絶縁層４３のＸ方向における長さよりも長い。
従って、導電体４１と半導体層３３との間には、導電体４１の半導体層３３と向かい合う面から半導体層３３の側面Ｓ５（または側面Ｓ６）に向かって絶縁層４２、絶縁層４３、電荷蓄積層４４、及び絶縁層４５が順に設けられている。半導体層３３の一部、導電体４１の一部、絶縁層４２の一部、絶縁層４３、電荷蓄積層４４、及び絶縁層４５を含む領域（半導体層３３とワード線ピラーＷＬＰとの交差領域とも表記する）が、メモリセルトランジスタＭＣとして機能する。
絶縁層４２及び４３には、絶縁材料が用いられる。絶縁材料は、例えば、Ａｌ、Ｈｆ、Ｔｉ、Ｚｒ、及びランタン（Ｌａ）等の酸化物または窒化物といった高誘電率膜、あるいは酸化シリコンや酸窒化シリコンなどの高耐圧膜、またはそれらの混合物あるいは積層膜などが用いられる。以下では、絶縁層４２及び４３に、ＳｉＯ２が用いられる場合について説明する。ＦＧ型のメモリセルトランジスタＭＣの場合、電荷蓄積層４４は、例えば、ポリシリコンが用いられる。絶縁層４５には、例えば、ＳｉＯ２、ＳｉＮ、または酸窒化シリコン（ＳｉＯＮ）の混合物あるいは積層膜などが用いられる。本実施形態では、絶縁層４５に、ＳｉＯ２が用いられる場合について説明する。
１．１．５ メモリセルアレイの断面構成
次に、メモリセルアレイ１１の断面構成の一例について説明する。図５は、図４におけるＡ１−Ａ２線に沿った断面図を示している。
図５に示すように、半導体基板５０上に絶縁層５１が設けられている。絶縁層５１には、例えば、ＳｉＯ２が用いられる。例えば、絶縁層５１内には、半導体基板５０上に形成されたトランジスタ（不図示）や複数の配線層（不図示）が含まれていてもよい。
絶縁層５１上には、絶縁層５２が設けられている。絶縁層５２は、メモリトレンチＭＴ、あるいは各種コンタクトプラグ等に用いられるホールを加工する際のエッチングストッパとして機能する。絶縁層５２は、上層に形成される絶縁層５３に対して十分なエッチング選択比が得られる絶縁材料であればよく、例えば、ＳｉＮまたは酸化アルミニウム（ＡｌＯ）等が用いられる。
絶縁層５２上には、各層間に絶縁層５３を介在させて、例えば、５層のアクティブエリア領域ＡＡが配置される。すなわち、絶縁層５２上に、例えば、５層のアクティブエリア領域ＡＡと５層の絶縁層５３とが交互に配置される。なお、アクティブエリア領域ＡＡの積層数は任意である。
最上層の絶縁層５３上には、絶縁層５４が設けられている。絶縁層５４は、エッチングストッパとして機能する。絶縁層５４は、例えば、半導体層３１並びに絶縁層３４及び５３等に対して十分なエッチング選択比が得られる絶縁材料であればよい。絶縁層５４には、例えば、ＡｌＯが用いられる。
絶縁層５４並びに交互に配置された５層の絶縁層５３及び５層のアクティブエリア領域ＡＡを貫通し、底面が絶縁層５２に達するワード線ピラーＷＬＰが設けられている。ワード線ピラーＷＬＰの内部には、側面が絶縁層５３及び５４並びにアクティブエリア領域ＡＡに接する絶縁層４２と、側面が絶縁層４２に接し、底面が絶縁層５２に接する導電体４１とが設けられている。
半導体層３１と絶縁層４２との間には、半導体層３１から絶縁層４２に向かって、絶縁層３２、半導体層３３、絶縁層４５、電荷蓄積層４４、及び絶縁層４３が順に設けられている。
また、絶縁層５４並びに交互に積層された５層の絶縁層５３及び５層のアクティブエリア領域ＡＡを貫通し、底面が絶縁層５２に達するメモリトレンチＭＴが設けられている。メモリトレンチＭＴ内の内部は、絶縁層３５により埋め込まれている。
半導体層３１と絶縁層３５との間には、半導体層３１から絶縁層３５に向かって、絶縁層３２、半導体層３３、及び絶縁層３４が順に設けられている。
導電体４１の上面が露出するように、絶縁層３５及び絶縁層５４の一部領域の上には絶縁層５５が設けられている。絶縁層５５には、例えば、ＳｉＯ２が用いられる。
絶縁層５５の上には、底面の一部が、導電体４１の上面に接する導電体層５６が設けられている。導電体層５６は、ワード線ＷＬとして機能する。導電体層５６には、導電材料が用いられる。導電材料は、例えば、金属材料であってもよく、不純物を添加された半導体材料であってもよい。例えば、導電材料には、Ｃｕを含む金属材料が用いられる。
１．２ メモリセルアレイの製造方法
次に、メモリセルアレイ１１の製造方法について、図６〜図１９を用いて説明する。図６〜図１９は、メモリセルアレイ１１の製造工程における最上層のアクティブエリア領域ＡＡの上面（ＡＡ上面）と、Ａ１−Ａ２線に沿った断面（Ａ１−Ａ２断面）とをそれぞれ示している。
図６に示すように、まず、半導体基板５０上に絶縁層５１及び５２が形成されている。この状態において、絶縁層５２上に、例えば、５層の半導体層３１及び５層の絶縁層５３を交互に積層する。そして、最上層の絶縁層５３上に、絶縁層５４を形成する。
図７に示すように、ドライエッチングにより、絶縁層５４、５層の絶縁層５３、及び５層の半導体層３１を貫通し、底面が絶縁層５２に達するメモリトレンチＭＴを形成する。
図８に示すように、例えば、ウエットエッチングにより、半導体層３１をメモリトレンチＭＴの側面から加工し、リセス領域ＲＳ１を形成する。
図９に示すように、半導体層３１の側面に絶縁層３２を形成する。例えば、半導体層３１の酸化処理により絶縁層３２を形成してもよく、選択ＣＶＤ等により半導体層３１の表面に絶縁層３２を形成してもよい。
図１０に示すように、リセス領域ＲＳ１を埋め込み、絶縁層５２〜５４を覆うように半導体層３３を形成する。例えば、半導体層３３がポリシリコンである場合、ＣＶＤによりアモルファスシリコンを形成したのち、熱処理によりポリシリコンを形成する。
図１１に示すように、例えば、ウエットエッチングまたはＣＤＥ（Chemical Dry Etching）等により、リセス領域ＲＳ１内に半導体層３３が残存するように、絶縁層５２及び５４の上面並びに絶縁層５３の側面に接する半導体層３３を除去する。
図１２に示すように、例えば、ウエットエッチングまたはＣＤＥにより、絶縁層３２に接する半導体層３３が残存するように、半導体層３３の一部を側面から加工し、リセス領域ＲＳ２を形成する。次に、リセス領域ＲＳ２を埋め込むように、例えば、ＣＶＤにより絶縁層３４を形成する。次に、リセス領域ＲＳ２に絶縁層３４が残存するように、絶縁層５２及び５４の上面並びに絶縁層５３の側面に接する絶縁層３４を除去する。
図１３に示すように、メモリトレンチＭＴ内を絶縁層３５により埋め込む。例えば、絶縁層３５に用いられるＳｉＯ２として、埋め込み性に優れたＳＯＧ（spin on glass）が用いられてもよい。この場合、ＳＯＧの塗布材料としてポリシラザンを含む材料が用いられてもよい。
図１４に示すように、例えば、ＲＩＥにより絶縁層３５を加工して、ワード線ピラーＷＬＰに対応するホールＷＨを形成する。
図１５に示すように、例えば、ウエットエッチングまたはＣＤＥにより、ホールＷＨの側面から、半導体層３３が露出するまで絶縁層３４を加工し、リセス領域ＲＳ３を形成する。
図１６に示すように、露出している半導体層３３の表面に、例えば選択ＣＶＤにより絶縁層４５を形成する。
図１７に示すように、リセス領域ＲＳ３に電荷蓄積層４４を形成する。より具体的には、例えば、電荷蓄積層４４がポリシリコンである場合、図１０及び図１１で説明した手順と同様に、リセス領域ＲＳ３を埋め込むようにＣＶＤによりアモルファスシリコンを形成する。次に、熱処理によりポリシリコンを形成する。その後、絶縁層３５、５２、及び５４の上面、並びに絶縁層５３の側面に形成されたポリシリコンを、例えばウエットエッチングまたはＣＤＥにより除去する。
図１８に示すように、絶縁層４５に接する電荷蓄積層４４が残存するように、例えば、ウエットエッチングにより、ホールＷＨの側面から電荷蓄積層４４の一部を加工し、リセス領域を形成する。次に、リセス領域を埋め込むように、例えば、ＣＶＤにより絶縁層４３を形成する。次に、リセス領域に絶縁層４３が残存するように、絶縁層３５、５２、及び５４の上面並びに絶縁層５３の側面に接する絶縁層４５を除去する。
図１９に示すように、ホールＷＨ内を絶縁層４２及び導電体４１により埋め込む。より具体的には、例えば、ＣＶＤにより絶縁層４２を形成する。次に、ＲＩＥにより、絶縁層３５、５２、及び５４の上面に接する絶縁層４２を除去する。次に、例えば、導電体４１がＴｉＮとＷの積層構造である場合、まず、ＣＶＤによりＴｉＮを形成する。次に、ＣＶＤによりＷを形成してホールＷＨ内を埋め込む。次に、ＣＭＰ（Chemical Mechanical Polishing）により絶縁層３５及び５４の上面に接するＴｉＮ及びＷを除去する。
１．３ 本実施形態に係る効果
本実施形態に係る構成であれば、半導体記憶装置の信頼性を向上できる。以下、本効果につき詳述する。
例えば、アクティブエリア領域ＡＡにおいて、絶縁層３２及び半導体層３３を設けない場合、絶縁層４５（すなわちトンネル絶縁膜）が、半導体層３１に接する。そして、半導体層３１にメモリセルトランジスタＭＣのチャネルとして機能する。例えば、半導体層３１としてポリシリコンが用いられている場合、ポリシリコンの粒径は比較的小さいため、キャリアの移動度が低くなる。または、Ｙ方向におけるポリシリコンの膜厚が厚いため、メモリセルトランジスタＭＣのＳ値（サブスレッショルド領域における電流の立ち上がり特性を示す係数）が劣化し、メモリセルトランジスタＭＣのセル特性が悪くなる場合がある。更に、例えば、Ｚ方向における層毎にポリシリコン（チャネル）の面方位がばらつくため、メモリセルトランジスタＭＣのセル電流にばらつきが生じる場合がある。
これに対し、本実施形態に係る構成であれば、アクティブエリア領域ＡＡに、絶縁層３２及び半導体層３３を設けて、薄膜の半導体層３３を形成できる。これにより、メモリセルトランジスタＭＣにおいて薄膜のチャネルを形成できる。この結果、Ｓ値を改善できる。よって、メモリセルトランジスタＭＣのトランジスタ特性を向上できる。このため、半導体記憶装置の信頼性を向上できる。
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、半導体層３３に第１実施形態で説明したポリシリコンとは異なる材料あるいは異なる製造方法を用いた場合について３つの例を説明する。以下、第１実施形態と異なる点を中心に説明する。
２．１ 第１例
まず、第１例について説明する。第１例では、半導体層３３に金属硫化物を用いた場合について説明する。半導体層３３に金属硫化物を用いた場合のメモリセルアレイ１１の断面構成は、第１実施形態の図５と同様である。
金属硫化物に用いられる金属は、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）のいずれかである。これらの金属を用いた金属硫化物は、形成条件によりＣ軸配向性を有する金属硫化物の結晶を形成することができる。
なお、金属硫化物は、層状結晶であってもよいし、金属二硫化物であってもよい。Ｃ軸配向性を有する金属硫化物は、極薄膜（例えば１ｎｍ以下）でもバンドギャップが１ｅＶ〜２ｅＶあり、その移動度は、数百〜数千ｃｍ２／までなり得る物質である。このため、金属硫化物は、極薄膜高移動度チャネル材料として半導体層３３に適用できる。
次に、メモリセルアレイ１１の製造方法について、図２０及び図２１を用いて説明する。図２０及び図２１は、メモリセルアレイ１１の製造工程における最上層のアクティブエリア領域ＡＡの上面と、Ａ１−Ａ２線に沿った断面とをそれぞれ示している。
絶縁層３２を形成するまでの工程は、第１実施形態の図６〜図９と同じである。
図２０に示すように、絶縁層３２を形成した後、リセス領域ＲＳ１を埋め込み、絶縁層５２〜５４を覆うようにＳリッチな非晶質金属硫化物６０を形成する。例えば、金属硫化物がＷＳ２である場合、非晶質金属硫化物６０として、Ｓリッチな非晶質ＷＳＸ（Ｘは２より大きい数字）を形成する。より具体的には、例えば、非晶質ＷＳＸは、六フッ化タングステン（ＷＦ６）及び硫化水素（Ｈ２Ｓ）をソースガスとして、成膜温度２５℃〜３００℃のプラズマＣＶＤにより形成される。なお、非晶質金属硫化物６０の成膜方法は、ＣＶＤに限定されない。
図２１に示すように、熱処理により、非晶質金属硫化物６０を結晶化させ金属硫化物（半導体層３３）を形成する。なお、金属硫化物は、層状結晶であってもよいし、金属二硫化物であってもよい。熱処理により結晶化させることにより、比較的表面ラフネスが小さい金属硫化物を形成できる。例えば、熱処理は、３００℃〜１１５０℃の窒素（Ｎ２）雰囲気で行う。この熱処理により、余剰のＳが脱離し、Ｃ軸配向性を有する金属硫化物が形成される。以降の製造方法は、第１実施形態の図１１〜図１９と同様である。金属硫化物が含む金属材料については、ＴＥＭのＥＤＸ分析等により確認できる。例えば、金属硫化物が層状結晶である場合には、例えばＴＥＭの観察により確認できる。また、Ｃ軸配向については、ＴＥＭを用いたプリセッション電子線回折（ＰＥＤ：Precession Electron Diffraction）等により確認できる。
なお、非晶質金属硫化物６０を形成するＣＶＤのソースガスとしてＷＦ６及びＨ２Ｓを用いた場合について説明したが、これに限定されない。例えば、金属硫化物に用いられる金属が、Ｗ、Ｍｏ、Ｈｆ、Ｚｒのいずれか１つである場合、原料として、ＭｏＣｌ５、ＭＶＣＸＯＹＨＺ（Ｖ、Ｘ、Ｙ、Ｚは整数、ＭはＷ、Ｍｏ、Ｈｆ、Ｚｒのいずれか）、Ｈ２Ｓ、Ｓ、ＣＸＨＹＳＺ（Ｘ、Ｙ、Ｚは整数）のいずれか１つ以上を含む組み合わせで、ＣＶＤが行われてもよい。また、熱処理の雰囲気は、Ｎ２に限定されない。例えば、Ｎ２、酸素（Ｏ２）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、水素（Ｈ２）、Ｈ２Ｓの少なくとも１つを含む雰囲気で熱処理が実行されてもよい。
２．２ 第２例
次に、第２例について説明する。第２例では、半導体層３３に、金属誘起結晶化（ＭＩＣ：Metal Induced Crystallization）法により形成したポリシリコンを用いた場合について説明する。
ＭＩＣ法を用いたポリシリコンは、４Ｅ１７個／ｃｍ３以下となる金属原子を含む。金属原子は、例えば、金（Ａｕ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、及び白金（Ｐｔ）の少なくともいずれかの原子を含むことが好ましい。または、金属原子は、マンガン（Ｍｎ）、ロジウム（Ｒｈ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、クロム（Ｃｒ）、チタン（Ｔｉ）、ニオブ（Ｎｂ）、イリジウム（Ｉｒ）、タンタル（Ｔａ）、レニウム（Ｒｅ）、Ｍｏ、バナジウム（Ｖ）、Ｈｆ、ルテニウム（Ｒｕ）、Ｚｒ、及びＷの少なくとも１つの原子を含んでいてもよい。これらの金属により、シリコン（半導体層３３）をより低温で結晶化させることができ、ＭＩＣ法を用いない場合よりも結晶粒の粒径を大きくすることができる。
２．２．１ メモリセルアレイの断面構成
まず、メモリセルアレイ１１の断面構成の詳細について、図２２を用いて説明する。図２２は、第１実施形態の図５における領域Ｒ１の拡大図である。
図２２に示すように、ＭＩＣ法で形成した半導体層３３は、４．０×１０１７ａｔｏｍｓ／ｃｍ３以下となる金属原子６６を含む。更に、ＭＩＣ法で形成した半導体層３３は、例えば絶縁層３２に垂直な方向（Ｙ方向）に向かって、（１００）配向性を有する。半導体層３３の結晶配向性については、例えば、ＴＥＭを用いたＰＥＤ等により確認できる。他の構成は、第１実施形態と同様である。
２．２．２ メモリセルアレイの製造方法
次に、メモリセルアレイ１１の製造方法について、図２３〜図２８を用いて説明する。図２３〜図２８は、メモリセルアレイ１１の製造工程における最上層のアクティブエリア領域ＡＡの上面と、Ａ１−Ａ２線に沿った断面とをそれぞれ示している。
絶縁層３２を形成するまでの工程は、第１実施形態の図６〜図９と同じである。
図２３に示すように、絶縁層３２を形成した後、リセス領域ＲＳ１を埋め込み、絶縁層５２〜５４を覆うように非晶質半導体層６５（例えば、アモルファスシリコン）を形成する。
図２４に示すように、非晶質半導体層６５の側面に金属原子６６を付着させる。例えば、金属原子６６を含む液体を非晶質半導体層６５の表面に供給する。例えば、金属原子６６がＮｉである場合、Ｎｉ水溶液を非晶質半導体層６５の表面に供給する。このとき、非晶質半導体層６５の表面における金属原子６６の面濃度が、例えば、１．０×１０１５ａｔｏｍｓ／ｃｍ２以下となるようにする。
図２５に示すように、例えば、５００℃〜１０００℃の温度及び１００Ｐａ〜常圧の圧力で、熱処理を行う。これにより、金属原子６６が非晶質半導体層６５の内部に拡散し、非晶質半導体層６５（例えば、アモルファスシリコン）が結晶化されて半導体層３３（例えば、ポリシリコン）が形成される。なお、熱処理は、Ｈ２、重水素（Ｄ２）、Ｎ２、及び希ガスの少なくとも１つを含む雰囲気で行われてもよい。より具体的には、例えば、半導体層３３は、半導体層３３内の金属原子６６の濃度が５．０×１０１７ａｔｏｍｓ／ｃｍ３以上となるように、５００℃〜１０００℃の温度で結晶化される。これにより、半導体層３３内の結晶粒径が８０ｎｍ以上且つ１６００ｎｍ以下となるように、半導体層３３を結晶化することができる。また、半導体層３３を結晶化したあとに、再度、熱処理を行ってもよい。これにより、半導体層３３の結晶性を高めることができる。
図２６に示すように、半導体層３３を被覆するようにゲッター層６７を形成する。ゲッター層６７は、半導体層３３から金属原子６６を取り出すために設けられる。ゲッター層６７には、非晶質半導体材料が用いられる。ゲッター層６７には、例えば、アモルファスシリコン、またはアモルファスゲルマニウムが用いられる。本例では、ゲッター層６７に、アモルファスシリコンを用いた場合について説明する。なお、ゲッター層６７は、半導体層３３との間に、ＳｉＯ２またはＳｉＮ等の絶縁層を介在させて形成されてもよい。ゲッター層６７の膜厚は、例えば、３〜３０ｎｍに設定される。また、ゲッター層６７はＯ、Ｎ、炭素（Ｃ）等を含んでいてもよく、ボロン（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）等を含んでいてもよい。これらを含むことにより、ゲッター層６７は、アモルファス状態を比較的高温まで維持することが可能となる。本例のゲッター層６７（アモルファスシリコン）は、例えば、１．０×１０１９ａｔｏｍｓ／ｃｍ３から１．０×１０２２ａｔｏｍｓ／ｃｍ３の濃度のＰ、または、１．０×１０１６ａｔｏｍｓ／ｃｍ３から１．０×１０２２ａｔｏｍｓ／ｃｍ３の濃度のＢを含んでいる。
ゲッター層６７形成後、５００℃以上の温度で熱処理を行う。これにより、半導体層３３内の金属原子６６の一部がゲッター層６７に移動し、半導体層３３内の金属原子６６の濃度が低下する。この結果、半導体層３３内の金属原子６６の濃度を、４．０×１０１７ａｔｏｍｓ／ｃｍ３以下に低下せることが可能となる。なお、この場合の熱処理は、Ｈ２、Ｄ２、Ｎ２、及び希ガスの少なくとも１つを含む雰囲気で行われてもよいし、Ｏ２、Ｈ２Ｏ、Ｏラジカル、またはアンモニア（ＮＨ３）を含む酸化性雰囲気または還元性雰囲気で行われてもよい。
図２７に示すように、例えば、ウエットエッチングまたはＣＤＥにより、半導体層３３を残存させつう、ゲッター層６７を除去する。なお、図２６及び図２７で説明した工程を複数回繰り返してもよい。複数回繰り返すことにより、半導体層３３内の金属原子６６の濃度を更に低くすることができる。
図２８に示すように、第１実施形態の図１１と同様に、例えば、ウエットエッチングまたはＣＤＥ等により、リセス領域ＲＳ１内に半導体層３３が残存するように、絶縁層５２及び５４の上面並びに絶縁層５３の側面に接する半導体層３３を除去する。ＭＩＣ法を用いて形成したリセス領域ＲＳ１内の半導体層３３は、絶縁層３２に垂直な方向に向かって（１００）配向性を有する。なお、半導体層３３の膜厚が薄いほど、半導体層３３内の全結晶粒に占める（１００）配向性を有する結晶粒の割合が高くなる。例えば、半導体層３３の膜厚が１５ｎｍ以下の場合、半導体層３３内の全結晶粒に占める（１００）配向性を有する結晶粒の割合がほぼ１００％に近い値となる。
以降の工程は、第１実施形態の図１２〜図１９と同様である。
なお、本例では、ゲッター層６７を形成して、金属原子６６の一部を除去した後、図２８で説明する半導体層３３の加工を行ったが、半導体層３３の加工を行った後に、ゲッター層６７を形成してよい。更には、ゲッター層６７の形成は省略されてもよい。
更に、ＭＩＣ法を用いた半導体層３３については、他の構成及び形成方法であってもよい。すなわち、ＭＩＣ法を用いた半導体の構成及び形成方法については、例えば、“半導体記憶装置及びその製造方法(SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０２０年３月５日に出願された米国特許出願１６／８０９，８８７号に記載されている。この特許出願は、その全体が本願明細書において参照により援用されている。
２．２．３ 半導体層３３の結晶粒径
次に、ＭＩＣ法を用いて形成した半導体層３３（ポリシリコン）の結晶粒径について、図２９を用いて説明する。図２９は、ＭＩＣ法の有無による半導体層３３の結晶粒径の違いを説明するための図である。より具体的には、図２９（ａ）は、ＭＩＣ法を用いずに形成したポリシリコン（例えば、半導体層３１）と導電体４１との配置を示す斜視図である。図２９（ｂ）は、ＭＩＣ法を用いて形成したポリシリコン（半導体層３３）と導電体４１との配置を示す斜視図である。なお、図２９（ａ）及び図２９（ｂ）の例では、説明を簡略化するため、ポリシリコン（半導体層３１または３３）と導電体４１以外の材料は、省略されている。また、図２９（ａ）及び図２９（ｂ）の例は、導電体４１と向かい合う側面におけるポリシリコン（半導体層３１または３３）の結晶粒界ＧＢを示している。
図２９（ａ）に示すように、半導体層３１のようにＭＩＣ法を用いずにポリシリコンを形成した場合、その結晶粒径は比較的小さい。例えば、半導体層３１は、アクティブエリア領域ＡＡのＺ方向の幅の中に、３つ以上の結晶粒を含む。また、例えば、半導体層３１と導電体４１とが向かい合う領域をＲＡとすると、領域ＲＡ内には多数の結晶粒界ＧＢが含まれている。すなわち、領域ＲＡ内には、少なくとも３つ以上の多数の結晶粒が含まれる。電荷蓄積層４４にポリシリコンを用いた場合も同様である。
図２９（ｂ）に示すように、本例における半導体層３３のように、ＭＩＣ法を用いてポリシリコンを形成した場合、その結晶粒径は比較的大きい。例えば、ＭＩＣ法を用いた半導体層３３は、アクティブエリア領域ＡＡのＺ方向の幅の中に、２つ以下の結晶粒を含む。また、例えば、ＭＩＣ法を用いた半導体層３３と導電体４１とが向かい合う領域をＲＢとすると、結晶粒が比較的大きいため、領域ＲＢ内には１つ以下の結晶粒界ＧＢが含まれる。すなわち、領域ＲＢ内には、１つまたは２つの結晶粒が含まれる。換言すれば、領域ＲＢ内には、粒界が存在しないか、または、２つの結晶物の間の粒界のみが存在する。なお、本例では、結晶粒が（１００）配向性を有する。
２．３ 第３例
次に、第３例について説明する。第３例では、半導体層３３にエピタキシャル成長で形成した単結晶シリコンを用いる場合について説明する。
２．３．１ メモリセルアレイの断面構成
まず、メモリセルアレイ１１の断面構成について、図３０を用いて説明する。図３０は、メモリセルアレイ１１の断面図である。
図３０に示すように、本例では、絶縁層５４、交互に配置された５層の絶縁層５３及び５層のアクティブエリア領域ＡＡ、絶縁層５２、及び絶縁層５１を貫通し、底面が半導体基板５０に達するメモリトレンチＭＴが設けられている。メモリトレンチＭＴ内の内部は、絶縁層３５により埋め込まれている。
また、ワード線ピラーＷＬＰは、例えば、底面の高さ位置が絶縁層５２の上面よりも低くなるように設けられている。すなわち、底面の高さ位置は、最下層のアクティブエリア領域ＡＡの底面よりも低くなるように設けられている。図３０の例では、絶縁層５４、交互に配置された５層の絶縁層５３及び５層のアクティブエリア領域ＡＡ、及び絶縁層５２を貫通している。そして、ワード線ピラーＷＬＰの底部は、絶縁層３５に接している。なお、ワード線ピラーＷＬＰは、半導体基板５０と電気的に接続されていなければ、底面が半導体基板５０に達していてもよい。この場合には、例えば、ワード線ピラーＷＬＰの側面及び底面には、絶縁層４２が設けられている。また、絶縁層４２の内部には、側面及び底面が絶縁層４２に接するように導電体４１が設けられている。
他の構造は、第１実施形態の図５と同様である。
２．３．２ メモリセルアレイの製造方法
次に、メモリセルアレイ１１の製造方法について、図３１〜図３４を用いて説明する。図３１〜図３４は、メモリセルアレイ１１の製造工程における最上層のアクティブエリア領域ＡＡの上面と、Ａ１−Ａ２線に沿った断面とをそれぞれ示している。
図３１に示すように、第１実施形態の図６と同様に絶縁層５４を形成した後、ドライエッチングにより、絶縁層５４、５層の絶縁層５３、５層の半導体層３１、絶縁層５２、及び絶縁層５１を貫通し、底面が半導体基板５０に達するメモリトレンチＭＴを形成する。
図３２に示すように、例えば、ウエットエッチングにより、半導体層３１をメモリトレンチＭＴの側面から加工し、リセス領域ＲＳ１を形成する。
図３３に示すように、半導体層３１の側面に絶縁層３２を形成する。例えば、半導体層３１の酸化処理により絶縁層３２を形成してもよく、選択ＣＶＤ等により半導体層３１の表面に絶縁層３２を形成してもよい。例えば、半導体基板５０上にも絶縁層３２が形成された場合は、ＲＩＥ等により、半導体基板５０上の絶縁層３２を除去する。
図３４に示すように、露出した半導体基板５０の表面の自然酸化膜等を除去するための前処理を行った後、エピタキシャル成長により半導体基板５０の表面から上方に向かって単結晶の半導体層３３を形成する。なお、本例では、エピタキシャル成長により半導体層３３を形成する場合について説明したが、これに限定されない。例えば、半導体基板５０をシードとしたシリコンの固相成長を用いてもよい。
図３５に示すように、ＲＩＥ等により、例えば、絶縁層５４をマスクにして、メモリトレンチＭＴを形成する。
図３６に示すように、第１実施形態の図１２及び図１３の説明と同様にして、半導体層３３及び絶縁層３４を形成した後、メモリトレンチＭＴ内を、絶縁層３５により埋め込む。
図３７に示すように、例えば、ＲＩＥにより絶縁層３５を加工して、ワード線ピラーＷＬＰに対応するホールＷＨを形成する。この時、ホールＷＨは、絶縁層３５を貫通しないようにする。より具体的には、ホールの底面の高さ位置は、絶縁層５２の上面よりも低く、半導体基板５０の上面よりも高い位置にあるように、絶縁層３５のエッチング量を調整する。
以降の工程は、第１実施形態の図１５〜図１９と同様である。
２．４ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
更に、本実施形態の第１例に係る構成であれば、Ｃ軸配向を有する結晶化された金属硫化物を半導体層３３に用いることができる。すなわち、金属硫化物をメモリセルトランジスタＭＣのチャネル層として用いることができる。これにより、キャリアの移動度が比較的高い金属硫化物を用いたチャネル層を形成できる。
更に、Ｓリッチな非晶質金属硫化物を熱処理して金属硫化物を形成することにより、表面ラフネスが比較的小さい金属硫化物を形成できる。
更に、本実施形態の第２例に係る構成であれば、ＭＩＣ法を用いた半導体層３３は、絶縁層３２（トンネル絶縁膜）の垂直方向を向いた（１００）配向性を有する結晶粒を形成できる。これにより、トンネル絶縁膜（絶縁層３２）とチャネル（半導体層３３）との界面準位密度を低減できる。また、半導体層３３のＳ値とキャリアの移動度を向上できる。よって、メモリセルトランジスタＭＣのセル特性を向上できる。更に、ＭＩＣ法を用いた半導体層３３は、ＭＩＣを用いない場合よりも結晶粒径を大きくできる。すなわち、結晶粒界の比較的少ない半導体層３３を形成できる。
更に、本実施形態の第３例に係る構成であれば、半導体層３３を単結晶にできる。よって、半導体層３３のキャリアの移動度を向上できる。
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、第１及び第２実施形態で説明した半導体層３１を絶縁層に置き換えた場合について説明する。以下、第１及び第２実施形態と異なる点を中心に説明する。
３．１ メモリセルアレイの平面構成
まず、メモリセルアレイ１１の平面構成の一例について、図３８を用いて説明する。図３８は、メモリセルアレイ１１におけるアクティブエリア領域ＡＡ及びワード線ピラーＷＬＰの平面図である。
図３８に示すように、Ｘ方向に延伸する複数のアクティブエリア領域ＡＡがＹ方向に沿って配置されている。アクティブエリア領域ＡＡは、例えば、絶縁層７１、２つの半導体層３３、及び２つの絶縁層３４を含む。
アクティブエリア領域ＡＡの中心部には、Ｘ方向に延伸する絶縁層７１が設けられている。絶縁層７１には、例えばＳｉＮが用いられる。
２つの半導体層３３は、Ｘ方向に延伸し、絶縁層７１のＹ方向を向いた２つの側面Ｓ３及びＳ４にそれぞれ接する。
他の構成は、第１実施形態の図４と同様である。
３．２ メモリセルアレイの断面構成
次に、メモリセルアレイ１１の断面構成の一例について説明する。図３９は、図３８におけるＡ１−Ａ２線に沿った断面図を示している。
図３９に示すように、絶縁層５２上には、各層間に絶縁層５３を介在させて、例えば、アクティブエリア領域ＡＡが積層される。すなわち、絶縁層５２上に、例えば、５層のアクティブエリア領域ＡＡと５層の絶縁層５３とが交互に設けられる。なお、アクティブエリア領域ＡＡの積層数は任意である。
絶縁層７１と絶縁層４２との間には、絶縁層７１から絶縁層４２に向かって、半導体層３３、絶縁層４５、電荷蓄積層４４、及び絶縁層４３が順に設けられている。すなわち、本実施形態のメモリセルアレイ１１は、第１実施形態の図５で説明した半導体層３１及び絶縁層３２を絶縁層７１に置き換えた構成である。
他の構成は、第１実施形態の図５と同様である。
３．３ メモリセルアレイの製造方法
次に、メモリセルアレイ１１の製造方法について、図４０〜図４２を用いて説明する。図４０〜図４３は、メモリセルアレイ１１の製造工程における最上層のアクティブエリア領域ＡＡの上面と、Ａ１−Ａ２線に沿った断面とをそれぞれ示している。
図４０に示すように、まず、半導体基板５０上に絶縁層５１及び５２が形成されている。この状態において、絶縁層５２上に、例えば、５層の絶縁層７１及び５層の絶縁層５３及びを交互に積層する。そして、最上層の絶縁層５３上に、絶縁層５４を形成する。
図４１に示すように、ドライエッチングにより、絶縁層５４、５層の絶縁層５３、及び５層の絶縁層７１を貫通し、底面が絶縁層５２に達するメモリトレンチＭＴを形成する。
図４２に示すように、例えば、ウエットエッチングにより、絶縁層７１をメモリトレンチＭＴの側面から加工し、リセス領域ＲＳ１を形成する。
以降の工程は、第１実施形態の図１０〜図１９と同様である。
３．４ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様に、薄膜の半導体層３３を形成できる。従って、本実施形態に係る構成であれば、第１実施形態と同様の効果が得らえる。
なお、第３実施形態と第２実施形態の第１乃至第３例とを組み合わせてもよい。すなわち、半導体層３３は、金属二硫化物、ＭＩＣ法を用いて形成した半導体（金属原子を含む半導体、または（１００）配向を有する半導体）、及び単結晶半導体のいずれかであってもよい。
４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、第３実施形態で説明したアクティブエリア領域ＡＡの構成において、絶縁層７１と半導体層３３との間に絶縁層７１と異なる絶縁層７２を設けた場合について説明する。以下、第１乃至第３実施形態と異なる点を中心に説明する。
４．１ メモリセルアレイの平面構成
まず、メモリセルアレイ１１の平面構成の一例について、図４３を用いて説明する。図４３は、メモリセルアレイ１１におけるアクティブエリア領域ＡＡ及びワード線ピラーＷＬＰの平面図である。
図４３に示すように、Ｘ方向に延伸する複数のアクティブエリア領域ＡＡがＹ方向に沿って配置されている。アクティブエリア領域ＡＡは、例えば、絶縁層７１、２つの絶縁層７２、２つの半導体層３３、及び２つの絶縁層３４を含む。
絶縁層７２は、絶縁層７１と半導体層３３との間に設けられている。２つの絶縁層７２は、Ｘ方向に延伸し、絶縁層７１のＹ方向を向いた２つの側面Ｓ１及びＳ２にそれぞれ接する。絶縁層７２には、例えばＳｉＯＮが用いられる。なお、絶縁層７２は、ＳｉＯ２であってもよいし、ＳｉＯＮ／ＳｉＯ２積層構造であってもよい。
他の構成は、第３実施形態の図３８と同様である。
４．２ メモリセルアレイの断面構成
次に、メモリセルアレイ１１の断面構成の一例について説明する。図４４は、図４３におけるＡ１−Ａ２線に沿った断面図を示している。
図４４に示すように、絶縁層５２上には、各層間に絶縁層５３を介在させて、例えば、アクティブエリア領域ＡＡが積層される。すなわち、絶縁層５２上に、例えば、５層のアクティブエリア領域ＡＡと５層の絶縁層５３とが交互に設けられる。なお、アクティブエリア領域ＡＡの積層数は任意である。
絶縁層７１と絶縁層４２との間には、絶縁層７１から絶縁層４２に向かって、絶縁層７２、半導体層３３、絶縁層４５、電荷蓄積層４４、及び絶縁層４３が順に設けられている。すなわち、本実施形態のメモリセルアレイ１１は、第３実施形態の図３９で説明した絶縁層７１と半導体層３３との間に絶縁層７２を設けた構成である。
他の構成は、第３実施形態の図３９と同様である。
４．３ メモリセルアレイの製造方法
次に、メモリセルアレイ１１の製造方法について、図４５を用いて説明する。図４５は、メモリセルアレイ１１の製造工程における最上層のアクティブエリア領域ＡＡの上面と、Ａ１−Ａ２線に沿った断面とをそれぞれ示している。
絶縁層７１を加工し、リセス領域ＲＳ１を形成するまでの工程は、第３実施形態の図４０〜図４２と同じである。
図４５に示すように、例えば、酸化処理により、絶縁層７１の側面に絶縁層７２を形成する。例えば、絶縁層７１がＳｉＮである場合、酸化処理の条件により絶縁層７２としてＳｉＯＮ、ＳｉＯ２、あるいはＳｉＯ２とＳｉＯＮとの積層構造が形成される。
以降の工程は、第１実施形態の図１０〜図１９と同様である。
４．４ 本実施形態に係る効果
本実施形態に係る構成であれば、半導体記憶装置の信頼性を向上できる。以下、本効果につき詳述する。
例えば、アクティブエリア領域ＡＡにおいて、絶縁層７２を設けずに、絶縁層７１（例えばＳｉＮ）と半導体層３３とが接している場合がある。ＳｉＮは、界面準位が比較的多いため、すなわちトラップが比較的多い。このため、例えば、メモリセルトランジスタＭＣの消去動作時、すなわち電荷蓄積層４４から電荷を引き抜くときに、ＳｉＮに電荷がトラップされてしまうことがある。すると、メモリセルトランジスタＭＣの閾値電圧が変動し、閾値電圧がばらつく原因の１つとなる場合がある。
これに対し、本実施形態に係る構成であれば、絶縁層７１と半導体層３３との間、すなわち、チャネルのトラップ絶縁膜と接する面に対向する面（以下、「チャネルの裏側」とも表記する）に、絶縁層７１よりもトラップの少ない絶縁層７２（例えば、ＳｉＯＮ、ＳｉＯ２、または、ＳｉＯＮとＳｉＯ２との積層構造）を形成できる。これにより、消去動作時にチャネルの裏側への書き込み（電荷のトラップ）による閾値電圧シフトを抑制できる。従って、メモリセルトランジスタＭＣの閾値電圧のばらつきを抑制できる。よって、半導体記憶装置の信頼性を向上できる。
なお、第４実施形態と第２実施形態の第１乃至第３例とを組み合わせてもよい。すなわち、半導体層３３は、金属二硫化物、ＭＩＣ法を用いて形成した半導体（金属原子を含む半導体、または（１００）配向を有する半導体）、及び単結晶半導体のいずれかであってもよい。
５．変形例等
上記実施形態に係る半導体記憶装置は、基板（５０）に平行な第１方向（Ｘ方向）に延伸する第１半導体層（３１）と、第１方向に延伸し、第１半導体層の第１方向と交差する第２方向（Ｙ方向）を向いた第１主面（Ｓ１）に接する第１絶縁層（３２）と、第１方向に延伸し、第１半導体層の第２方向を向いた第２主面（Ｓ２）に接する第２絶縁層（３２）と、第１方向に延伸し、第１絶縁層の第２方向を向いた第３主面（Ｓ３）に接する第２半導体層（３３）と、第１方向に延伸し、第２絶縁層の第２方向を向いた第４主面（Ｓ４）に接する第３半導体層（３３）と、第１及び第２方向と交差する第３方向に延伸する第１導電体（４１）と、第１導電体の第５主面に接する第３絶縁層（４２）と、第２半導体層と第３絶縁層との間に設けられた第４絶縁層（４３）と、第２半導体層と第４絶縁層との間に設けられた第１電荷蓄積層（４４）と、第２半導体層と第１電荷蓄積層との間に設けられ、第２半導体層及び第１電荷蓄積層に接する第５絶縁層（４５）と、第１メモリセル（ＭＣ）とを含む。第１メモリセルは、第２半導体層の一部、第１導電体の一部、第３絶縁層の一部、第４絶縁層、第１電荷蓄積層、及び第５絶縁層を含む。
上記実施形態を適用することにより、信頼性を向上した半導体記憶装置を提供できる。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
例えば、上記実施形態は可能な限り組み合わせることができる。
また、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置
１０…メモリコア部
１１…メモリセルアレイ
１２…ロウデコーダ
１３…センスアンプ
２０…周辺回路部
２１…シーケンサ
２２…電圧発生回路
３１、３３…半導体層
３２、３４、３５、４２、４３、４５、５１〜５５、７１、７２…絶縁層
４１…導電体
４４…電荷蓄積層
５０…半導体基板
５６…導電体層
６０…非晶質金属硫化物
６５…非晶質半導体層
６６…金属原子
６７…ゲッター層
ＡＡ…アクティブエリア領域
ＭＣ…メモリセルトランジスタ
ＳＴ１、ＳＴ２…選択トランジスタ
ＷＬ…ワード線
ＷＬＰ…ワード線ピラー

Claims (12)

  1. 基板に平行な第１方向に延伸する第１半導体層と、
    前記第１方向に延伸し、前記第１半導体層の前記第１方向と交差する第２方向を向いた第１主面に接する第１絶縁層と、
    前記第１方向に延伸し、前記第１半導体層の前記第２方向を向いた第２主面に接する第２絶縁層と、
    前記第１方向に延伸し、前記第１絶縁層の前記第２方向を向いた第３主面に接する第２半導体層と、
    前記第１方向に延伸し、前記第２絶縁層の前記第２方向を向いた第４主面に接する第３半導体層と、
    前記第１及び第２方向と交差する第３方向に延伸する第１導電体と、
    前記第１導電体の第５主面に接する第３絶縁層と、
    前記第２半導体層と前記第３絶縁層との間に設けられた第４絶縁層と、
    前記第２半導体層と前記第４絶縁層との間に設けられた第１電荷蓄積層と、
    前記第２半導体層と前記第１電荷蓄積層との間に設けられ、前記第２半導体層及び前記第１電荷蓄積層に接する第５絶縁層と、
    第１メモリセルと
    を備え、前記第１メモリセルは、前記第２半導体層の一部、前記第１導電体の一部、前記第３絶縁層の一部、前記第４絶縁層、前記第１電荷蓄積層、及び前記第５絶縁層を含む、
    半導体記憶装置。
  2. 前記第３方向に延伸する第２導電体と、
    前記第２導電体の第６主面に接する第６絶縁層と、
    前記第３半導体層と前記第６絶縁層との間に設けられた第７絶縁層と、
    前記第３半導体層と前記第７絶縁層との間に設けられた第２電荷蓄積層と、
    前記第３半導体層と前記第２電荷蓄積層との間に設けられ、前記第３半導体層及び前記第２電荷蓄積層に接する第８絶縁層と、
    第２メモリセルと
    を更に備え、前記第２メモリセルは、前記第３半導体層の一部、前記第２導電体の一部、前記第６絶縁層の一部、前記第７絶縁層、前記第２電荷蓄積層、及び前記第８絶縁層を含む、
    請求項１に記載の半導体記憶装置。
  3. 前記第２半導体層は、金属硫化物である、
    請求項１または２に記載の半導体記憶装置。
  4. 前記金属硫化物は、Ｗ、Ｍｏ、Ｈｆ、Ｚｒの少なくとも１つを含む、
    請求項３に記載の半導体記憶装置。
  5. 前記金属硫化物は、層状結晶である、
    請求項３または４に記載の半導体記憶装置。
  6. 前記第２半導体層は、前記第２半導体層の前記第１導電体と向かい合う領域において、２個以下の結晶粒を有する、
    請求項１または２に記載の半導体記憶装置。
  7. 前記第２半導体層は、（１００）配向性を有する、
    請求項１または２に記載の半導体記憶装置。
  8. 前記第２半導体層は、単結晶シリコンである、
    請求項１または２に記載の半導体記憶装置。
  9. 基板に平行な第１方向に延伸する第１絶縁層と、
    前記第１方向に延伸し、前記第１絶縁層の前記第１方向と交差する第２方向を向いた第１主面に接する第２絶縁層と、
    前記第１方向に延伸し、前記第１絶縁層の前記第２方向を向いた第２主面に接する第３絶縁層と、
    前記第１方向に延伸し、前記第２絶縁層の前記第２方向を向いた第３主面に接する第１半導体層と、
    前記第１方向に延伸し、前記第３絶縁層の前記第２方向を向いた第４主面に接する第２半導体層と、
    前記第１及び第２方向と交差する第３方向に延伸する第１導電体と、
    前記第１導電体の第５主面に接する第４絶縁層と、
    前記第１半導体層と前記第４絶縁層との間に設けられた第５絶縁層と、
    前記第１半導体層と前記第５絶縁層との間に設けられた第１電荷蓄積層と、
    前記第１半導体層と前記第１電荷蓄積層との間に設けられ、前記第１半導体層及び前記第１電荷蓄積層に接する第６絶縁層と、
    第１メモリセルと
    を備え、前記第１メモリセルは、前記第１半導体層の一部、前記第１導電体の一部、前記第４絶縁層の一部、前記第５絶縁層、前記第１電荷蓄積層、及び前記第６絶縁層を含む、
    半導体記憶装置。
  10. 前記第３方向に延伸する第２導電体と、
    前記第２導電体の第６主面に接する第７絶縁層と、
    前記第２半導体層と前記第７絶縁層との間に設けられた第８絶縁層と、
    前記第２半導体層と前記第８絶縁層との間に設けられた第２電荷蓄積層と、
    前記第２半導体層と前記第２電荷蓄積層との間に設けられ、前記第２半導体層及び前記第２電荷蓄積層に接する第９絶縁層と、
    第２メモリセルと
    を備え、前記第２メモリセルは、前記第２半導体層の一部、前記第２導電体の一部、前記第７絶縁層の一部、前記第８絶縁層、前記第２電荷蓄積層、及び前記第９絶縁層を含む、
    請求項９に記載の半導体記憶装置。
  11. 前記第１絶縁層は、窒化シリコンを含む、
    請求項９または１０に記載の半導体記憶装置。
  12. 前記第２絶縁層は、酸窒化膜シリコンまたは酸化シリコンの少なくとも１つを含む、
    請求項１１記載の半導体記憶装置。
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