JP5677187B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP5677187B2
JP5677187B2 JP2011104451A JP2011104451A JP5677187B2 JP 5677187 B2 JP5677187 B2 JP 5677187B2 JP 2011104451 A JP2011104451 A JP 2011104451A JP 2011104451 A JP2011104451 A JP 2011104451A JP 5677187 B2 JP5677187 B2 JP 5677187B2
Authority
JP
Japan
Prior art keywords
gate electrode
active area
semiconductor memory
semiconductor substrate
interval
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011104451A
Other languages
English (en)
Other versions
JP2012235063A (ja
Inventor
尾 吉 昭 浅
尾 吉 昭 浅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2011104451A priority Critical patent/JP5677187B2/ja
Priority to US13/420,106 priority patent/US8513751B2/en
Publication of JP2012235063A publication Critical patent/JP2012235063A/ja
Priority to US13/970,421 priority patent/US8791535B2/en
Priority to US14/316,380 priority patent/US20140306277A1/en
Priority to US14/517,132 priority patent/US9064792B2/en
Application granted granted Critical
Publication of JP5677187B2 publication Critical patent/JP5677187B2/ja
Priority to US14/717,288 priority patent/US9224786B2/en
Priority to US14/945,287 priority patent/US9385160B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Description

本発明の実施形態は、半導体記憶装置に関する。
抵抗変化型メモリの一つに磁気ランダムアクセスメモリ(ＭＲＡＭ（Magnetic Random Access Memory）)がある。ＭＲＡＭの書込み方式には、磁場書込み方式およびスピン注入書込み方式がある。このうちスピン注入書込み方式は、磁性体のサイズが小さくなる程、磁化反転に必要なスピン注入電流が小さくなるという性質を有するため、高集積化、低消費電力化および高性能化に有利である。
スピン注入書込み方式のＭＴＪ（Magnetic Tunnel Junction）素子は、２枚の強磁性層とこれらに挟まれた非磁性バリア層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。２枚の強磁性層の磁化配列（スピン方向）が平行状態（Ｐ（Parallel）状態）の場合に、ＭＴＪ素子は低抵抗状態となり、２枚の強磁性層の磁化配列が反平行状態（ＡＰ(Anti Parallel)状態）の場合に、ＭＴＪ素子は高抵抗状態となる。
ＭＲＡＭは、ＤＲＡＭと同様に微細化されることが所望されている。ＭＴＪ素子の配置が等間隔でない場合、即ち、ＭＴＪ素子が平面レイアウトにおいて均等に配置されていない場合、ＭＴＪ素子の形状およびサイズがメモリセルごとにばらついてしまう。ＭＴＪ素子の形状およびサイズがばらつくと、メモリセルから読み出される信号がばらつく。また、ＭＴＪ素子が均等に配置されていない場合、隣接するＭＴＪ素子の間隔が異なるため、微細化のためにＭＴＪ素子の間隔を狭くすると、ＭＴＪ素子の加工がし難くなる。
特開２００８−９１７０３号公報
ＭＴＪ素子の形状およびサイズのばらつきを抑制し、かつ、ＭＴＪ素子を製造し易い半導体記憶装置を提供する。
本実施形態による半導体記憶装置は、半導体基板を備える。複数の磁気トンネル接合素子は、半導体基板の上方に形成され、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能である。複数のセルトランジスタは、半導体基板に形成され、磁気トンネル接合素子に対応して設けられ、該対応する磁気トンネル接合素子に電流を流すときに導通状態となる。複数のゲート電極は、等間隔に配列され、セルトランジスタの導通状態を制御する。複数のアクティブエリアは、セルトランジスタが形成され、前記ゲート電極に対して（９０−ａｔａｎ（１／３））の角度で交差する方向に延伸している。
第１の実施形態に従ったＭＡＲＭの構成を示すブロック図。 本実施形態によるメモリセルＭＣの書込み動作を示す説明図。 第１の実施形態によるＭＲＡＭの平面レイアウト図。 図３の４−４線に沿った断面図。 図３の５−５線に沿った断面図。 アクティブエリアＡＡおよびゲート電極ＧＣを示した平面図。 第２の実施形態によるＭＲＡＭの平面レイアウト図 図７の８−８線に沿った断面図。 図７の９−９線に沿った断面図。 第２の実施形態によるＭＲＡＭのアクティブエリアＡＡおよびゲート電極ＧＣを示した平面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１は、第１の実施形態に従ったＭＡＲＭの構成を示すブロック図である。メモリセルアレイ１１内には、複数のメモリセルＭＣがマトリクス状に二次元配置されている。各メモリセルＭＣは、ＭＴＪ素子およびセルトランジスタを含む。ＭＴＪ素子は、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な磁気トンネル接合素子である。セルトランジスタは、ＭＴＪ素子に対応して設けられ、該対応するＭＴＪ素子に電流を流すときに導通状態となるように構成されている。
複数のワード線ＷＬはロウ方向に、複数のビット線ＢＬはカラム方向にそれぞれ互いに交差するように配線されている。隣接する２つのビット線ＢＬは対を成しており、メモリセルＭＣは、ワード線ＷＬとビット線対（例えば、第１のビット線ＢＬ１、第２のビット線ＢＬ２）との交点に対応して設けられている。各メモリセルＭＣのＭＴＪ素子およびセルトランジスタは、ビット線対の間（例えば、ＢＬ１とＢＬ２との間）に直列に接続されている。また、セルトランジスタＣＴのゲートはワード線ＷＬに接続されている。
メモリセルアレイ１１のビット線方向の両側には、センスアンプ１２およびライトドライバ２２が配置されている。センスアンプ１２は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに流れる電流を検知することによって、メモリセルに格納されたデータを読み出す。ライトドライバ２２は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに電流を流すことによってデータを書き込む。
メモリセルアレイ１１のワード線方向の両側には、ロウデコーダ１３およびワード線ドライバ２１がそれぞれ配置されている。ワード線ドライバ２１は、ワード線に接続されており、データ読出しまたはデータ書込みの際に選択ワード線ＷＬに電圧を印加するように構成されている。
センスアンプ１２またはライトドライバ２２と外部入出力端子Ｉ／Ｏとの間のデータの授受は、データバス１４及びＩ／Ｏバッファ１５を介して行われる。
コントローラ１６には、各種の外部制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、及び読み出しイネーブル信号／ＲＥなどが入力される。コントローラ１６は、これらの制御信号に基づいて、入出力端子Ｉ／Ｏから供給されるアドレスＡｄｄとコマンドＣｏｍとを識別する。そして、コントローラ１６は、アドレスＡｄｄを、アドレスレジスタ１７を介してロウデコーダ１３及びカラムデコーダ１８に転送する。また、コントローラ１６は、コマンドＣｏｍをデコードする。センスアンプ１２は、カラムデコーダ１８によってデコードされたカラムアドレスに従って、ビット線に電圧を印加することができるように構成されている。ワード線ドライバ２１は、ロウデコーダ１３によってデコードされたロウアドレスに従って、選択ワード線ＷＬに電圧を印加することができるように構成されている。
コントローラ１６は、外部制御信号とコマンドに従って、データ読み出し、データ書き込み及び消去の各シーケンス制御を行う。内部電圧発生回路１９は、各動作に必要な内部電圧（例えば、電源電圧より昇圧された電圧）を発生するために設けられている。この内部電圧発生回路１９も、コントローラ１６により制御され、昇圧動作を行い必要な電圧を発生する。
図２は、本実施形態によるメモリセルＭＣの書込み動作を示す説明図である。本実施形態によるメモリセルＭＣのＭＴＪ素子はビット線ＢＬ１側に接続されており、セルトランジスタＣＴはビット線ＢＬ２側に接続されている。ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層Ｆ，Ｐとこれらに挟まれた非磁性層（トンネル絶縁膜）Ｂとからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層Ｆ，Ｐの磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。
例えば、ＭＴＪ素子は、固定層（ピン層）Ｐ、トンネルバリア層Ｂ、記録層（フリー層）Ｆを順次積層して構成される。ピン層Ｐおよびフリー層Ｆは、強磁性体で構成されており、トンネルバリア層Ｂは、絶縁膜（例えば、Ａｌ２Ｏ３，ＭｇＯ）からなる。ピン層Ｐは、磁化配列の向きが固定されている層であり、フリー層Ｆは、磁化配列の向きが可変であり、その磁化の向きによってデータを記憶する。
書込み時に矢印Ａ１の向きに電流を流すと、ピン層Ｐの磁化の向きに対してフリー層Ｆのそれがアンチパラレル状態（ＡＰ状態）となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに電流を流すと、ピン層Ｐとフリー層Ｆとのそれぞれの磁化の向きがパラレル状態（Ｐ状態）となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電流を流す方向によって異なるデータを書き込むことができる。
図３は、第１の実施形態によるＭＲＡＭの平面レイアウト図である。図４は、図３の４−４線（アクティブエリアＡＡ）に沿った断面図である。図５は、図３の５−５線（ロウ方向）に沿った断面図である。
図３に示すように、ゲート電極ＧＣの延伸方向をロウ方向（第１の方向）とし、ロウ方向に対してほぼ直交する方向をカラム方向（第２の方向）とする。ビット線ＢＬは、カラム方向に延伸している。
図４および図５に示すように、本実施形態によるＭＲＡＭは、半導体基板１０上に形成されている。半導体基板１０にアクティブエリアＡＡおよび素子分離領域ＳＴＩ（Shallow Trench Isolation）が交互に形成されている。アクティブエリアＡＡには、セルトランジスタＣＴが形成されている。図４に示すように、セルトランジスタＣＴは、半導体基板１０に埋め込まれたゲート電極ＧＣを含み、ゲート電極ＧＣの両側にＮ＋型のソース拡散層Ｓおよびドレイン拡散層Ｄを備えている。尚、ゲート電極ＧＣは、半導体基板１０および配線Ｍ１，Ｍ２から絶縁分離されている。
同一のアクティブエリアＡＡには２つのセルトランジスタＣＴが形成されており、これらの２つのセルトランジスタＣＴは、ソースまたはドレインを共有している。ここでは、２つのセルトランジスタＣＴは、ソースを共有しているものとする。
セルトランジスタＣＴの共通ソースＳは、コンタクトプラグＣＢを介して第１のメタル配線層によって形成された第１の配線Ｍ１に接続されている。第１の配線Ｍ１は、ビット線ＢＬ２（またはソース線）に接続されている。
セルトランジスタＣＴのドレインＤは、ビアコンタクトＶ０を介してＭＴＪ素子の下端（例えば、ピン層）に電気的に接続されている。
ＭＴＪ素子の上端（例えば、フリー層）は、上部電極ＵＥに接続されている。そして、図５に示すように、ロウ方向において、互いに隣接する２つのＭＴＪ素子の上端は、共通の上部電極ＵＥに接続されており、その上部電極ＵＥは、第２のメタル配線層によって形成された第２の配線Ｍ２に接続されている。第２の配線Ｍ２は、ビット線ＢＬ１に接続されている。
ＩＬＤ（Inter-Layer Dielectric）は、各配線間を絶縁するための層間絶縁膜である。
図３において、ゲート電極ＧＣとアクティブエリアＡＡとの交点にセルトランジスタＣＴが設けられている。１つのアクティブエリアＡＡに対して２つのセルトランジスタＣＴが設けられている。ＭＴＪ素子は、平面レイアウトにおいて、コンタクトプラグＣＢと上部電極ＵＥとの間のビアコンタクトＶ０上に設けられている。２つのＭＴＪ素子がアクティブエリアＡＡの両端に重複するように形成されており、それぞれが対応するセルトランジスタＣＴを介して共通ソースＳに接続されている。１つのＭＴＪ素子と１つのセルトランジスタＣＴがメモリセルＭＣを構成している。即ち、アクティブエリアＡＡは、その延伸方向において、２つのセルトランジスタＣＴごと（メモリセルＭＣごと）に分離されており、２つずつメモリセルＭＣが各アクティブエリアＡＡに設けられている。
図３に示すように、１つのメモリセルＭＣは、略Ｌ字型に形成されている。尚、本実施形態によるＭＲＡＭのユニットセルＵＣのサイズは、６Ｆ２（３Ｆ×２Ｆ）と非常に小さい。従って、本実施形態によるＭＲＡＭは、ＤＲＡＭの代替として用いることができる。また、ＭＲＡＭは不揮発性メモリであるので、ＥＥＰＲＯＭとしても用いることができる。ここで、Ｆは、リソグラフィ技術およびエッチング技術を用いた最小加工寸法である。
データ書込みまたは読出し動作では、或るメモリセルＭＣを選択するために、そのメモリセルＭＣに対応するゲート電極ＧＣ（ワード線ＷＬ）を駆動させる。これにより、そのワード線ＷＬに接続されロウ方向に配列された複数のセルトランジスタＣＴが導通状態になる。そして、或るカラムのビット線対ＢＬ１、ＢＬ２に電圧差を与えることによって、選択ワード線ＷＬと選択ビット線対ＢＬ１、ＢＬ２との交点に対応するメモリセルＭＣが選択され、その選択メモリセルＭＣのＭＴＪ素子にセルトランジスタＣＴを介して電流を流すことができる。
図６は、アクティブエリアＡＡおよびゲート電極ＧＣ（ワード線ＷＬ）を示した平面図である。本実施形態によるアクティブエリアＡＡは、ゲート電極ＧＣに対して（９０−ａｔａｎ（１／３））の角度で交差する方向に延伸している。即ち、アクティブエリアＡＡは、ロウ方向に対して約７１．５６５度の角度で傾斜する。あるいは、アクティブエリアＡＡは、カラム方向に対して約１８．４３５度の角度で傾斜する。
また、本実施形態では、カラム方向におけるゲート電極ＧＣ（ワード線ＷＬ）の幅または互いに隣接するゲート電極ＧＣ（ワード線ＷＬ）間の間隔は、ロウ方向におけるアクティブエリアＡＡの幅または互いに隣接するアクティブエリアＡＡ間の間隔の３／２倍または２／３倍である。
例えば、カラム方向におけるゲート電極ＧＣの幅または互いに隣接する２つのゲート電極ＧＣ間の間隔は、約３４．８ｎｍである。アクティブエリアＡＡの幅または互いに隣接するアクティブエリアＡＡ間の間隔は、約２１．９２３ｎｍである。アクティブエリアＡＡは、カラム方向に対してａｔａｎ（１／３）度（約１８．４３５度）の角度で傾斜している。従って、ロウ方向におけるアクティブエリアＡＡの幅または互いに隣接するアクティブエリアＡＡ間の間隔は、約２３．２ｎｍとなる。従って、この場合、カラム方向におけるゲート電極ＧＣの幅または互いに隣接するゲート電極ＧＣ間の間隔は、ロウ方向におけるアクティブエリアＡＡの幅または互いに隣接するアクティブエリアＡＡ間の間隔の３／２倍である。
ビット線ＢＬのピッチは、アクティブエリアＡＡのピッチの１．５倍に従うので、ビット線ＢＬ（カラム）のピッチとワード線ＷＬ（ロウ）のピッチとの比率が１：１となる。一方、アクティブエリアＡＡのライン・アンド・スペースとゲート電極ＧＣ（ワード線ＷＬ）のライン・アンド・スペースとの比率が２：３となる。
このようにアクティブエリアＡＡをロウ方向から（９０−ａｔａｎ（１／３））の角度で傾斜させ、かつ、アクティブエリアＡＡとゲート電極ＧＣ（ワード線ＷＬ）とのピッチの比率を２：３とすることによって、図３に示すように、ＭＴＪ素子は、カラム方向およびロウ方向に等間隔（等ピッチ）で配置され得る。上記の具体例では、カラム方向またはロウ方向に隣接するＭＴＪ素子間の間隔は、約６９．６ｎｍである。
このように、ＭＴＪ素子が、平面レイアウトにおいてカラム方向およびロウ方向に等間隔で配置されることによって、ＭＲＡＭの製造工程において、ＭＴＪ素子の形状およびサイズのばらつき（プロセスばらつき）を抑制することができる。また、ＭＴＪ素子がカラム方向およびロウ方向に等間隔で配置されることによって、隣接するＭＴＪ素子間の間隔が狭くなっても、ＭＲＡＭの製造工程において、リソグラフィ技術およびエッチング技術を用いてＭＴＪ素子を容易に加工することができる。
さらに、ＭＴＪ素子は、該ＭＴＪ素子の複数のロウおよび複数のカラムの全交点に対応して設けられている。従って、ＭＴＪ素子のエッチング加工時に、ロウ方向およびカラム方向に形成された複数の側壁をマスクとして用いてＭＴＪ素子を形成してもよい。これにより、リソグラフィ技術を用いること無く、ＭＴＪ素子を形成することができる。その結果、ＭＲＡＭの製造工程が短縮される。また、側壁は、最小加工寸法Ｆよりも狭くすることができる。従って、この側壁マスク加工技術を用いることによって、ＭＴＪ素子をさらに微細化することができる。
（第２の実施形態）
図７は、第２の実施形態によるＭＲＡＭの平面レイアウト図である。図８は、図７の８−８線（アクティブエリアＡＡ）に沿った断面図である。図９は、図７の９−９線（ロウ方向）に沿った断面図である。
第２の実施形態では、アクティブエリアＡＡが延伸方向において分離されておらず、連続して延伸している。アクティブエリアＡＡは、ロウ方向に対して（９０−ａｔａｎ（１／２））度（約６３．４３５度）の角度で交差する方向に延伸している。また、第２の実施形態では、カラム方向におけるゲート電極ＧＣ（ワード線ＷＬ）の幅または互いに隣接するゲート電極ＧＣ（ワード線ＷＬ）間の間隔は、ロウ方向におけるアクティブエリアＡＡの幅または互いに隣接するアクティブエリアＡＡ間の間隔の１／２倍または２倍である。
以下、第２の実施形態をより詳細に説明する。
図８および図９に示すように、第２の実施形態によるＭＲＡＭも、半導体基板１０上に形成されている。半導体基板１０にアクティブエリアＡＡおよび素子分離領域ＳＴＩが交互に形成されている。アクティブエリアＡＡには、セルトランジスタＣＴが形成されている。図８に示すように、セルトランジスタＣＴは、半導体基板１０に埋め込まれたゲート電極ＧＣを含み、ゲート電極ＧＣの両側にＮ＋型のソース拡散層Ｓおよびドレイン拡散層Ｄを備えている。尚、ゲート電極ＧＣは、半導体基板１０および配線Ｍ１，Ｍ２から絶縁分離されている。
同一のアクティブエリアＡＡには複数のセルトランジスタＣＴが連続的に形成されている。図８に示すように、ダミーゲート電極ＤＧＣが、ソースまたはドレインを共有する２つのセルトランジスタＣＴの両端に設けられており、実質的に他のセルトランジスタＣＴから分離している。従って、第２の実施形態では、アクティブエリアＡＡは、その延伸方向において連続しているものの、ダミーゲート電極ＤＧＣによって２つのセルトランジスタＣＴごとに分離されている。これにより、図８に示すソースＳを共有し互いに隣接する２つのセルトランジスタＣＴは、図４に示す２つのセルトランジスタＣＴと同様の機能を有する。
セルトランジスタＣＴの共通ソースＳは、コンタクトプラグＣＢを介して、カラム方向に延伸する第１の配線Ｍ１に接続されている。第１の配線Ｍ１は、ビット線ＢＬ２（またはソース線）に接続されている。
セルトランジスタＣＴのドレインＤは、ビアコンタクトＶ０を介してＭＴＪ素子の下端（例えば、ピン層）に電気的に接続されている。
ＭＴＪ素子の上端（例えば、フリー層）は、第２の配線Ｍ２に接続されている。そして、図７に示すように、カラム方向に配列された複数のＭＴＪ素子の上端は、共通の第２の配線Ｍ２によって互いに電気的に接続されている。第２の配線Ｍ２は、ビット線ＢＬ１に接続されている。
ここで、図７に示すように、第１の配線Ｍ１および第２の配線Ｍ２は、平面レイアウトにおいて重複しておらず、ロウ方向に交互に設けられ、カラム方向に延伸している。
第１の配線Ｍ１は、カラム方向に配列されソースＳに接続された複数のコンタクトプラグＣＢをビット線ＢＬ２（ソース線）に接続する。第２の配線Ｍ２は、カラム方向に配列された複数のＭＴＪ素子の上端をビット線ＢＬ１に接続する。
第２の実施形態では、上部電極ＵＥは設けられていない。従って、ＭＲＡＭの製造工程を短縮することができる。
図９に示すように、ビアコンタクトＶ０は、対応するアクティブエリアＡＡに電気的に接続されているものの、アクティブエリアＡＡからＳＴＩの領域へずれている。ＭＴＪ素子も、平面レイアウトにおいて、ビアコンタクトＶ０に適合するようにアクティブエリアＡＡからＳＴＩの領域へずれている。即ち、ビアコンタクトＶ０およびＭＴＪ素子は、アクティブエリアＡＡに対してオフセットを有する。このオフセットによって、複数のＭＴＪ素子は、カラム方向に直線状に配列させることができる。
図７において、ゲート電極ＧＣとアクティブエリアＡＡとの交点にセルトランジスタＣＴが設けられている。１つのアクティブエリアＡＡにおいて隣接する２つのダミーゲート電極ＤＧＣ間に２つのセルトランジスタＣＴが設けられている。ＭＴＪ素子は、平面レイアウトにおいて、第２の配線Ｍ２およびビアコンタクトＶ０に重複するように設けられている。２つのＭＴＪ素子が、それぞれに対応するセルトランジスタＣＴを介して共通ソースＳに接続されている。１つのＭＴＪ素子と１つのセルトランジスタＣＴがメモリセルＭＣを構成している。即ち、１つのアクティブエリアＡＡにおいて隣接する２つのダミーゲート電極ＤＧＣ間に２つずつメモリセルＭＣが設けられている。従って、図３に示すように、１つのメモリセルＭＣは、略Ｌ字型に形成されている。尚、本実施形態によるＭＲＡＭのユニットセルＵＣのサイズは、６Ｆ２（３Ｆ×２Ｆ）と非常に小さい。従って、第２の実施形態によるＭＲＡＭも、ＤＲＡＭの代替として用いることができる。
第２の実施形態におけるデータ書込みまたはデータ読出し動作は、第１の実施形態におけるそれらと同様であるので、ここではその説明を省略する。
図１０は、第２の実施形態によるＭＲＡＭのアクティブエリアＡＡおよびゲート電極ＧＣ（ワード線ＷＬ）を示した平面図である。第２の実施形態によるアクティブエリアＡＡは、ゲート電極ＧＣに対して（９０−ａｔａｎ（１／２））の角度で交差する方向に延伸している。即ち、アクティブエリアＡＡは、ロウ方向に対して約６３．４３５度の角度で傾斜する。あるいは、アクティブエリアＡＡは、カラム方向に対して約２６．５６５度の角度で傾斜する。尚、アクティブエリアＡＡは、その延伸方向において連続している。
また、第２の実施形態では、カラム方向におけるゲート電極ＧＣ（ワード線ＷＬ）の幅または互いに隣接するゲート電極ＧＣ（ワード線ＷＬ）間の間隔は、ロウ方向におけるアクティブエリアＡＡの幅または互いに隣接するアクティブエリアＡＡ間の間隔の２倍または１／２倍である。
例えば、カラム方向におけるゲート電極ＧＣの幅または互いに隣接する２つのゲート電極ＧＣ間の間隔は、約２３．２ｎｍである。アクティブエリアＡＡの幅または互いに隣接するアクティブエリアＡＡ間の間隔は、約３１．１ｎｍである。アクティブエリアＡＡは、カラム方向に対してａｔａｎ（１／２）度（約２６．５６５度）の角度で傾斜している。従って、ロウ方向におけるアクティブエリアＡＡの幅または互いに隣接するアクティブエリアＡＡ間の間隔は、約３４．８ｎｍとなる。従って、この場合、カラム方向におけるゲート電極ＧＣの幅または互いに隣接するゲート電極ＧＣ間の間隔は、ロウ方向におけるアクティブエリアＡＡの幅または互いに隣接するアクティブエリアＡＡ間の間隔の２／３倍である。
ビット線ＢＬのピッチは、アクティブエリアＡＡのピッチに従うので、ビット線ＢＬ（カラム）のピッチとワード線ＷＬ（ロウ）のピッチとの比率が３：２となる。さらに換言すると、アクティブエリアＡＡ（またはビット線ＢＬ）のライン・アンド・スペースとゲート電極ＧＣ（ワード線ＷＬ）のライン・アンド・スペースとの比率が３：２となる。
このようにアクティブエリアＡＡをロウ方向から（９０−ａｔａｎ（１／２））の角度で傾斜させ、かつ、アクティブエリアＡＡ（またはビット線ＢＬ）とゲート電極ＧＣ（ワード線ＷＬ）とのピッチの比率を３：２とすることによって、図７に示すように、ＭＴＪ素子は、カラム方向およびロウ方向に等間隔（等ピッチ）で配置され得る。上記の具体例では、カラム方向またはロウ方向に隣接すＭＴＪ素子間の間隔は、約６９．６ｎｍである。
このように、ＭＴＪ素子が、平面レイアウトにおいてカラム方向およびロウ方向に等間隔で配置され得る。さらに、第２の実施形態においても、ＭＴＪ素子が複数のロウおよび複数のカラムの全交点に対応して設けられている。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０・・・半導体基板、ＡＡ・・・アクティブエリア、ＳＴＩ・・・素子分離領域、ＭＣ・・・メモリセル、ＵＥ・・・上部電極、ＭＴＪ・・・ＭＴＪ素子、ＣＴ・・・セルトランジスタ、Ｐ・・・ピン層、Ｂ・・・トンネル絶縁膜、Ｆ・・・フリー層、Ｍ１、Ｍ２・・・第１、第２の配線、Ｖ０・・・ビアコンタクト、ＣＢ・・・コンタクトプラグ、ＧＣ・・・ゲート電極（ＷＬ・・・ワード線）、ＢＬ１，ＢＬ２・・・ビット線

Claims (7)

  1. 半導体基板と、
    前記半導体基板の上方に形成され、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な複数の磁気トンネル接合素子と、
    前記半導体基板に形成され、前記磁気トンネル接合素子に対応して設けられ、該対応する磁気トンネル接合素子に電流を流すときに導通状態となる複数のセルトランジスタと、
    等間隔に配列され、前記セルトランジスタの導通状態を制御する複数のゲート電極と、
    前記セルトランジスタが形成され、前記ゲート電極に対して（９０−ａｔａｎ（１／３））の角度で交差する方向に延伸している複数のアクティブエリアとを備えた半導体記憶装置。
  2. 前記ゲート電極の延伸方向を第１の方向とし、前記１の方向に対してほぼ直交する方向を第２の方向とした場合、前記第２の方向における前記ゲート電極の幅または互いに隣接する前記ゲート電極間の間隔は、前記第１の方向における前記アクティブエリアの幅または互いに隣接するアクティブエリア間の間隔の３／２倍または２／３倍であることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記ゲート電極の延伸方向を第１の方向とし、前記１の方向に対してほぼ直交する方向を第２の方向とした場合、前記ＭＴＪ素子は、前記第１方向および前記第２の方向に等間隔で配置されていることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
  4. 複数の前記アクティブエリアは、該アクティブエリアの延伸方向において２つの前記トランジスタごとに分離されていることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
  5. 半導体基板と、
    前記半導体基板の上方に形成され、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な複数の磁気トンネル接合素子と、
    前記半導体基板に形成され、前記磁気トンネル接合素子に対応して設けられ、該対応する磁気トンネル接合素子に電流を流すときに導通状態となる複数のセルトランジスタと、
    等間隔に配列され、前記セルトランジスタの導通状態を制御する複数のゲート電極と、
    前記セルトランジスタが形成され、前記ゲート電極に対して（９０−ａｔａｎ（１／２））の角度で交差する方向に延伸している複数のアクティブエリアとを備え、
    前記ゲート電極の延伸方向を第１の方向とし、前記１の方向に対してほぼ直交する方向を第２の方向とした場合、前記第２の方向における前記ゲート電極の幅または互いに隣接するゲート電極間の間隔は、前記第１の方向における前記アクティブエリアの幅または互いに隣接するアクティブエリア間の間隔の１／２倍または２倍である半導体記憶装置。
  6. 前記ゲート電極の延伸方向を第１の方向とし、前記１の方向に対してほぼ直交する方向を第２の方向とした場合、前記ＭＴＪ素子は、前記第１方向および前記第２の方向に等間隔で配置されていることを特徴とする請求項５に記載の半導体記憶装置。
  7. 複数の前記アクティブエリアは、該アクティブエリアの延伸方向において連続して延伸していることを特徴とする請求項５または請求項６に記載の半導体記憶装置。
JP2011104451A 2011-05-09 2011-05-09 半導体記憶装置 Active JP5677187B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2011104451A JP5677187B2 (ja) 2011-05-09 2011-05-09 半導体記憶装置
US13/420,106 US8513751B2 (en) 2011-05-09 2012-03-14 Semiconductor storage device
US13/970,421 US8791535B2 (en) 2011-05-09 2013-08-19 Semiconductor storage device
US14/316,380 US20140306277A1 (en) 2011-05-09 2014-06-26 Semiconductor storage device
US14/517,132 US9064792B2 (en) 2011-05-09 2014-10-17 Semiconductor storage device
US14/717,288 US9224786B2 (en) 2011-05-09 2015-05-20 Semiconductor storage device
US14/945,287 US9385160B2 (en) 2011-05-09 2015-11-18 Semiconductor storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011104451A JP5677187B2 (ja) 2011-05-09 2011-05-09 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2012235063A JP2012235063A (ja) 2012-11-29
JP5677187B2 true JP5677187B2 (ja) 2015-02-25

Family

ID=47141316

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011104451A Active JP5677187B2 (ja) 2011-05-09 2011-05-09 半導体記憶装置

Country Status (2)

Country Link
US (6) US8513751B2 (ja)
JP (1) JP5677187B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI703051B (zh) 2018-08-20 2020-09-01 日商斯庫林集團股份有限公司 印刷方法及印刷裝置

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5447799B2 (ja) * 2009-06-18 2014-03-19 セイコーエプソン株式会社 発光装置およびその駆動方法、並びに、プロジェクター
JP5677187B2 (ja) 2011-05-09 2015-02-25 株式会社東芝 半導体記憶装置
JP2013115413A (ja) 2011-12-01 2013-06-10 Sony Corp 記憶素子、記憶装置
JP2013115400A (ja) 2011-12-01 2013-06-10 Sony Corp 記憶素子、記憶装置
US8981446B2 (en) 2013-03-22 2015-03-17 Takashi Nakazawa Magnetic memory and manufacturing method thereof
US8947920B2 (en) 2013-03-22 2015-02-03 Masahiro Takahashi Memory device
KR102074943B1 (ko) 2013-08-30 2020-02-07 삼성전자 주식회사 자기 메모리 소자
US9349638B2 (en) * 2013-08-30 2016-05-24 Kabushiki Kaisha Toshiba Memory device
US9299409B2 (en) 2013-09-11 2016-03-29 Tadashi Miyakawa Semiconductor storage device
US9208848B2 (en) 2014-03-12 2015-12-08 Kabushiki Kaisha Toshiba Semiconductor storage device
US9570671B2 (en) 2014-03-12 2017-02-14 Kabushiki Kaisha Toshiba Magnetic memory device
US9818933B2 (en) * 2014-03-28 2017-11-14 Intel Corporation 6F2 non-volatile memory bitcell
US9406720B2 (en) 2014-08-11 2016-08-02 Kabushiki Kaisha Toshiba Semiconductor storage device
US9773838B2 (en) 2014-09-04 2017-09-26 Toshiba Memory Corporation Magnetoresistive memory device and manufacturing method of the same
US9620561B2 (en) 2014-09-05 2017-04-11 Kabushiki Kaisha Toshiba Magnetoresistive element and manufacturing method thereof
JP2016072538A (ja) 2014-09-30 2016-05-09 株式会社東芝 記憶装置及びその製造方法
JP2016072536A (ja) 2014-09-30 2016-05-09 株式会社東芝 記憶装置
US10043852B2 (en) * 2015-08-11 2018-08-07 Toshiba Memory Corporation Magnetoresistive memory device and manufacturing method of the same
US10269401B2 (en) 2015-10-15 2019-04-23 Samsung Electronics Co., Ltd. Magnetic memory devices
US9799383B2 (en) 2016-03-08 2017-10-24 Toshiba Memory Corporation Magnetic memory device
US10923532B2 (en) 2016-03-10 2021-02-16 Toshiba Memory Corporation Magnetic memory device
US10193058B2 (en) 2016-03-14 2019-01-29 Toshiba Memory Corporation Magnetoresistive memory device and manufacturing method of the same
US10128310B2 (en) 2016-03-14 2018-11-13 Toshiba Memory Corporation Magnetoresistive memory device and manufacturing method of the same
JP6271653B1 (ja) * 2016-08-04 2018-01-31 株式会社東芝 磁気記憶装置及びその製造方法
US9984736B2 (en) 2016-08-19 2018-05-29 Toshiba Memory Corporation Magnetic storage device and memory system
JP6275806B1 (ja) * 2016-12-02 2018-02-07 株式会社東芝 磁気記憶装置
US10128311B2 (en) 2017-03-17 2018-11-13 Toshiba Memory Corporation Magnetic memory device
JP2020155585A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 不揮発性記憶装置
CN113196370B (zh) * 2019-11-29 2023-12-19 京东方科技集团股份有限公司 显示基板及显示装置
CN113539971B (zh) * 2020-04-10 2022-12-02 长鑫存储技术有限公司 半导体结构及其形成方法
CN113823656A (zh) * 2020-06-19 2021-12-21 长鑫存储技术有限公司 存储器及其形成方法、控制方法
CN113990799B (zh) * 2020-07-27 2022-12-16 长鑫存储技术有限公司 半导体器件的制备方法及半导体器件
CN114078899A (zh) * 2020-08-14 2022-02-22 联华电子股份有限公司 磁阻式随机存取存储器的布局图案
CN114639772A (zh) 2020-12-15 2022-06-17 长鑫存储技术有限公司 一种半导体结构和存储电路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3273527D1 (en) * 1981-05-27 1986-11-06 Nec Corp Semiconductor device having two resistors
US6104633A (en) * 1998-02-10 2000-08-15 International Business Machines Corporation Intentional asymmetry imposed during fabrication and/or access of magnetic tunnel junction devices
JP3933667B2 (ja) * 2004-04-29 2007-06-20 三星エスディアイ株式会社 発光表示パネル及び発光表示装置
JP4800017B2 (ja) * 2005-11-25 2011-10-26 エルピーダメモリ株式会社 半導体記憶装置
EP1852874B1 (en) 2006-05-04 2010-04-28 Hitachi Ltd. Magnetic memory device
JP2008091703A (ja) 2006-10-03 2008-04-17 Toshiba Corp 半導体記憶装置
JP2008130995A (ja) * 2006-11-24 2008-06-05 Toshiba Corp 半導体記憶装置
JP4225353B2 (ja) 2007-02-23 2009-02-18 ダイキン工業株式会社 ステータ、モータおよび圧縮機
KR101450254B1 (ko) 2008-07-09 2014-10-13 삼성전자주식회사 증가된 정전 용량을 갖는 스토리지 노드를 포함하는 반도체메모리 소자
US8629423B1 (en) * 2008-09-19 2014-01-14 Nikolai Kislov Non-planar metal-insulator-metal tunneling device for sensing and/or generation of electromagnetic radiation at terahertz, infrared, and optical frequencies and technology of its preparation
JP5621541B2 (ja) 2010-11-19 2014-11-12 ソニー株式会社 記憶装置
JP5677187B2 (ja) 2011-05-09 2015-02-25 株式会社東芝 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI703051B (zh) 2018-08-20 2020-09-01 日商斯庫林集團股份有限公司 印刷方法及印刷裝置

Also Published As

Publication number Publication date
US8791535B2 (en) 2014-07-29
US20120286339A1 (en) 2012-11-15
US9385160B2 (en) 2016-07-05
US9064792B2 (en) 2015-06-23
JP2012235063A (ja) 2012-11-29
US20150255506A1 (en) 2015-09-10
US20150035097A1 (en) 2015-02-05
US8513751B2 (en) 2013-08-20
US9224786B2 (en) 2015-12-29
US20140021520A1 (en) 2014-01-23
US20140306277A1 (en) 2014-10-16
US20160071906A1 (en) 2016-03-10

Similar Documents

Publication Publication Date Title
JP5677187B2 (ja) 半導体記憶装置
JP5677186B2 (ja) 半導体記憶装置
JP5159116B2 (ja) 半導体記憶装置
TWI549126B (zh) 半導體儲存裝置
US9007821B2 (en) Semiconductor storage device
JP2011023476A (ja) 磁気記憶装置
JP2011222829A (ja) 抵抗変化メモリ
JP2012256690A (ja) 半導体記憶装置
JP2014049547A (ja) 半導体記憶装置
US8861251B2 (en) Semiconductor storage device
KR101325188B1 (ko) 자기 저항 메모리
JP2005191523A (ja) マグネチックラム
JP2013055134A (ja) 半導体記憶装置
US9646667B2 (en) Semiconductor memory device
JP2024021510A (ja) 磁気メモリ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130904

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140930

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141003

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141031

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141202

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141226

R151 Written notification of patent or utility model registration

Ref document number: 5677187

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350