CN110086463B - 延迟电路和包括该延迟电路的半导体装置 - Google Patents

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CN110086463B CN201910415211.4A CN201910415211A CN110086463B CN 110086463 B CN110086463 B CN 110086463B CN 201910415211 A CN201910415211 A CN 201910415211A CN 110086463 B CN110086463 B CN 110086463B
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Abstract

本申请公开了延迟电路和包括该延迟电路的半导体装置。该延迟电路包括：第一延迟锁定环，其包括与时钟信号输入端连接的且包含第一组延迟单元的第一延迟链，并且第一组延迟单元中的一个第一延迟单元被配置为向外部输出第一延迟信号；第二延迟锁定环，其包括与时钟信号输入端连接的且包含相互连接的第二组延迟单元和第三组延迟单元的第二延迟链，并且第二组延迟单元中的与上述第一延迟单元对应的一个第二延迟单元被配置为向外部输出第二延迟信号，这三组延迟单元的延迟时间各不相同，并且第一组延迟单元的延迟时间大于第三组延迟单元的延迟时间。通过本申请提供的技术方案，可以减小不同延迟锁定环所输出的延迟信号之间的延迟时间差。

Description

延迟电路和包括该延迟电路的半导体装置
技术领域
本申请涉及集成电路技术领域，特别涉及延迟电路和包括该延迟电路的半导体装置。
背景技术
本部分的描述仅提供与本申请公开相关的背景信息，而不构成现有技术。
基于游标法的时间数字转换器(TDC)可以实现小于门电路的延迟时间的量化时间精度， 因此，其在高精度的时间测量***中得到广泛应用。基于游标法的TDC的基本原理如图1 所示，这两路时钟信号的时间差为T＝(n1-n2)*T1+n2*(T1-T2)，其中，T1和T2分别为第一时 钟信号和第二时钟信号的周期，并且T1大于T2，n1和n2分别为这两路时钟信号的相位一 致时的计数。这两路时钟信号都可以通过延迟电路实现。
现有技术中的延迟电路通常包括快延迟锁定环(DLL)、慢DLL、鉴频鉴相器(PFD)和电荷泵(CP)等，如图2所示。其中，快DLL和慢DLL均包括相同的多个延迟单元，其 可以用于根据所接收的时钟信号产生对应的延迟信号。PFD可以用于判断快DLL和慢DLL 中的延迟单元输出的延迟信号与时钟信号(CLK)的频率/相位差别，并控制CP调整参考电压VCTRLF和VCTRLS以及调整延迟单元的延迟时间，直至时钟信号和延迟信号的频率和相位达 到一致，即形成锁定，此时参考电压VCTRLF与VCTRLS保持恒定。当快DLL与慢DLL均被锁 定时，二者所输出的延迟信号之间的延迟时间差为其中，TS和TF分别为慢DLL和快DLL中的延迟单元输出的延迟时间，TCLK为时钟信号的周 期，N为延迟单元的个数。
在实现本申请的过程中，发明人发现现有技术中至少存在如下问题：
为了减小延迟时间差，通常需要增加延迟单元的个数，这将会占用较大的芯片面积。而 且，受限于集成电路制造工艺等因素，延迟单元存在最小延迟时间，所以如果为了实现最小 的延迟时间差，则会增大集成电路制造工艺的难度。
发明内容
本申请实施例的目的是提供一种延迟电路和包括该延迟电路的半导体装置，以减小不同 延迟锁定环所输出的延迟信号之间的延迟时间差。
为了解决上述技术问题，本申请实施例提供了一种延迟电路，该延迟电路可以包括：
第一延迟锁定环，其包括与时钟信号输入端连接的且包含第一组延迟单元的第一延迟 链，并且所述第一组延迟单元中的一个第一延迟单元被配置为向外部输出第一延迟信号；以 及
第二延迟锁定环，其包括与所述时钟信号输入端连接的且包含相互连接的第二组延迟单 元和第三组延迟单元的第二延迟链，并且所述第二组延迟单元中的与输出所述第一延迟信号 的所述第一延迟单元对应的一个第二延迟单元被配置为向外部输出第二延迟信号，
其中，所述第一组延迟单元、所述第二组延迟单元以及所述第三组延迟单元的延迟时间 各不相同，并且所述第一组延迟单元的延迟时间大于所述第三组延迟单元的延迟时间。
可选地，所述第一延迟锁定环还包括第一电压产生电路，其第一电压输出端与所述第一 组延迟单元的第一输入端并联连接，并且其第一反馈信号输入端与所述第一组延迟单元中的 位于所述第一延迟链的末端的第一延迟单元的延迟信号输出端连接；所述第二延迟锁定环还包括第二电压产生电路和第三电压产生电路，其中，所述第二电压产生电路的第二电压输出 端与所述第二组延迟单元的第一输入端并联连接，并且其第二反馈信号输入端与所述第三组 延迟单元中的位于所述第二延迟链的末端的第三延迟单元的延迟信号输出端连接；所述第三 电压产生电路的第三电压输出端与所述第三组延迟单元的第一输入端连接。
可选地，当所述第一电压产生电路提供给所述第一组延迟单元的第一参考电压与所述第 二电压产生电路提供给所述第二组延迟单元的第二参考电压相同时，所述第一组延迟单元与 所述第二组延迟单元不同；或者当所述第一参考电压与所述第二参考电压不同时，所述第一组延迟单元与所述第二组延迟单元相同或不同。
可选地，所述第一组延迟单元和所述第二组延迟包括不同的压控延迟单元或压控反向延 迟单元，或者包括相互连接且不同的一个或多个反相器。
可选地，所述第一电压产生电路包括依次连接的第一鉴频鉴相器、第一电荷泵和第一环 路滤波器，其中，所述第一鉴频鉴相器上设置有所述第一反馈信号输入端并与所述时钟信号 输入端连接，并且所述第一环路滤波器上设置有所述第一电压输出端；所述第二电压产生电路包括依次连接的第二鉴频鉴相器、第二电荷泵和第二环路滤波器，其中，所述第二鉴频鉴 相器上设置有所述第二反馈信号输入端并与所述时钟信号输入端连接，并且所述第二环路滤 波器上设置有所述第二电压输出端。
可选地，所述第三电压产生电路包括固定电压产生电路或可调节电压产生电路。
可选地，所述固定电压产生电路包括所述延迟电路的偏置电压供应端。
可选地，当所述第三组延迟单元中仅包含一个第三延迟单元或其包含的多个所述第三延 迟单元均相同时，所述可调节电压产生电路包括第三延迟锁定环，所述第三延迟锁定环包括 由第四组延迟单元构成的第三延迟链和第四电压产生电路，并且所述第四电压产生电路的第四电压输出端与所述第四组延迟单元的第一输入端和所述第三组延迟单元的第一输入端并 联连接，并且其第四反馈信号输入端与所述第四组延迟单元中的位于所述第三延迟链的末端 的第四延迟单元的延迟信号输出端连接。
可选地，当所述第三组延迟单元中仅包含一个第三延迟单元或其包含的多个所述第三延 迟单元均相同时，所述可调节电压产生电路包括依次连接的第四延迟锁定环至第M延迟锁定 环，并且所述第四延迟锁定环至所述第M延迟锁定环中的每一个延迟锁定环的延迟时间均受 到与其连接的下一个延迟锁定环所产生的参考电压的控制，M为大于4的正整数。
可选地，所述第四延迟锁定环至所述第M-1延迟锁定环均包括由依次连接的两组延迟单 元构成的延迟链以及用于向所述两组延迟单元中的一组延迟单元提供参考电压的电压产生 电路，所述两组延迟单元中的另一组延迟单元的参考电压由与其连接的下一个延迟锁定环中的电压产生电路提供。
可选地，所述第M延迟锁定环包括由一组延迟单元构成的延迟链以及用于向所述一组延迟单元和所述第M-1延迟锁定环中的另一组延迟单元提供参考电压的电压产生电路。
可选地，同一组所述延迟单元所包括的延迟单元相同，并且不同组所述延迟单元所包括 的延迟单元不同。
可选地，由同一个电压产生电路提供参考电压的所述延迟单元相同。
可选地，当所述第三组延迟单元包括不同的多个第三延迟单元分组时，所述可调节电压 产生电路包括与多个所述第三延迟单元分组对应的多个延迟锁定环，并且多个所述延迟锁定 环中的每一个均包括由一组延迟单元构成的延迟链以及用于向所述一组延迟单元和对应的所述第三延迟单元分组提供第三参考电压的电压产生电路。
可选地，当所述第三组延迟单元包括不同的多个第三延迟单元分组时，所述可调节电压 产生电路包括与多个所述第三延迟单元分组对应的多组延迟锁定环，并且每组所述延迟锁定 环均包括依次连接的多个延迟锁定环，并且多个所述延迟锁定环中的每一个延迟锁定环的延迟时间均受到与其连接的下一个延迟锁定环所产生的参考电压的控制。
可选地，所述延迟电路还包括：第一多路选择器，其被配置为从所述第一组延迟单元中 选择向外部输出第一延迟信号的所述第一延迟单元并且将所选择的所述第一延迟单元产生 的所述第一延迟信号输出到外部；和/或第二多路选择器，其被配置为从所述第二组延迟单元中选择向外部输出第二延迟信号的所述第二延迟单元并且将所选择的所述第二延迟单元产 生的所述第二延迟信号输出到外部。
可选地，所述延迟电路还包括：时钟信号产生电路，其通过所述时钟信号输入端分别向 所述第一延迟锁定环和所述第二延迟锁定环提供第一时钟信号和第二时钟信号。
本申请实施例还提供了一种半导体装置，该半导体装置可以包括上述延迟电路。
由以上本申请实施例提供的技术方案可见，本申请实施例可以通过将不同延迟锁定环中 的延迟单元实现为具有不同的延迟时间，从而可以减小不同延迟锁定环所输出的延迟信号之 间的延迟时间差，进而可以减小所占用的芯片资源。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术 描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记 载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术中的基于游标法的TDC的原理示意图；
图2是现有技术中的延迟电路的结构示意图；
图3是本申请提供的一种延迟电路的结构示意图；
图4是本申请的实施例提供的一种延迟电路的结构示意图；
图5是第一电压产生电路的结构示意图；
图6是第二电压产生电路的结构示意图；
图7是本申请的实施例提供的另一种延迟电路的结构示意图；
图8是本申请的实施例提供的另一种延迟电路的结构示意图；
图9是本申请的实施例提供的另一种延迟电路的结构示意图；
图10是本申请的实施例提供的另一种延迟电路的结构示意图；
图11是本申请的实施例提供的另一种延迟电路的结构示意图；
图12是图11中的延迟电路中的一组延迟锁定环的结构示意图；
图13是本申请的实施例提供的又一种延迟电路的结构示意图；
图14是本申请的实施例提供的又一种延迟电路的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描 述，显然，所描述的实施例仅仅是用于解释说明本申请的一部分实施例，而不是全部的实施 例，并不希望限制本申请的范围或权利要求书。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都应当属于本申请保护的范 围。
需要说明的是，当元件被称为“设置在”另一个元件上，它可以直接设置在另一个元件 上或者也可以存在居中的元件。当元件被称为“连接/联接”至另一个元件，它可以是直接 连接/联接至另一个元件或者可能同时存在居中元件。本文所使用的术语“连接/联接”可以包括电气和/或机械物理连接/联接。本文所使用的术语“包括/包含”指特征、步骤或元件的 存在，但并不排除一个或更多个其它特征、步骤或元件的存在或添加。本文所使用的术语“和 /或”包括一个或多个相关所列项目的任意的和所有的组合。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人 员通常理解的含义相同。本文中所使用的术语只是为了描述具体实施例的目的，而并不是旨 在限制本申请。
另外，在本申请的描述中，术语“第一”、“第二”、“第三”等仅用于描述目的和区 别类似的对象，两者之间并不存在先后顺序，也不能理解为指示或暗示相对重要性。此外， 在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
下面结合附图对本申请实施例提供的延迟电路和半导体装置进行详细的描述。
如图3所示，本申请实施例提供了一种延迟电路1000，其可以包括：
第一延迟锁定环100，其包括与时钟信号输入端连接的且包含第一组延迟单元的第一延 迟链110，并且第一组延迟单元中的一个第一延迟单元111被配置为向外部输出第一延迟信号；以及
第二延迟锁定环200，其包括与时钟信号输入端连接的且包含相互连接的第二组延迟单 元和第三组延迟单元的第二延迟链210，并且第二组延迟单元中的与输出第一延迟信号的第 一延迟单元111对应的一个第二延迟单元211被配置为向外部输出第二延迟信号，
其中，第一组延迟单元、第二组延迟单元以及第三组延迟单元的延迟时间各不相同，并 且第一组延迟单元的延迟时间大于第三组延迟单元的延迟时间。
根据第一延迟单元输出的第一延迟信号中的第一时间信息与第二延迟单元输出的第二 延迟信号中的第二时间信息并结合第一组延迟单元中的第一延迟单元和第二组延迟单元中 的第二延迟单元的数量，便可以确定出这两个延迟锁定环所输出的延迟信号之间的延迟时间差。
通过本申请的上述技术方案，在与现有技术相同的集成电路制造工艺条件下，可以通过 将不同延迟锁定环中的延迟单元实现为具有不同的延迟时间，从而可以减小不同延迟锁定环 输出的延迟信号之间的延迟时间差。
下面以几个具体实例来描述本申请实施例的具体实现。
参照图4，本申请实施例提供了一种延迟电路1000，其可以包括第一延迟锁定环100和 第二延迟锁定环200，并且第一延迟锁定环100和第二延迟锁定环200可以通过时钟信号输 入端300连接。第一延迟锁定环100可以被配置为根据通过时钟信号输入端300接收的第一 时钟信号CLK1产生对应的第一延迟信号，第二延迟锁定环200可以被配置为根据通过时钟 信号输入端接收的第二时钟信号CLK2产生对应的第二延迟信号。根据第一延迟信号中的第 一时间信息和第二延迟信号中的第二时间信息，可以确定出第一延迟锁定环100输出的第一 延迟信号与第二延迟锁定环200输出的第二延迟信号之间的延迟时间差。
第一延迟锁定环100可以包括与时钟信号输入端连接的第一延迟链110和第一电压产生 电路120。其中，第一延迟链110可以被配置为在第一电压产生电路120的控制下产生与所 接收的第一时钟信号对应的第一延迟信号，并向第一电压产生电路120反馈第一延迟信号。 第一电压产生电路120可以被配置为根据所接收的第一时钟信号产生对应的第一参考电压 (对应于图3中的Vref1)、向第一延迟链110提供第一参考电压，并且根据第一延迟链110 反馈的第一延迟信号调整第一参考电压。
第一延迟链110可以包括由相同且依次连接的N1(N1为大于1的正整数，例如，其为4) 个第一延迟单元111构成的第一组延迟单元。这N1个第一延迟单元111均可以包括第一输入 端、第二输入端和延迟信号输出端，并且可以分别输出第一延迟信号(1)至第一延迟信号 (N1)。其中，这N1个第一延迟单元111的第一输入端都可以并联连接至第一电压产生电路 120的第一电压输出端，以接收第一电压产生电路120提供的第一参考电压，并且位于第一 延迟链110的起始端的第一个第一延迟单元111的第二输入端可以连接至时钟信号产生装置 300，第二个第一延迟单元111的第二输入端至位于第一延迟链110的末端的第N1个第一延 迟单元111的第二输入端可以分别连接至第一个第一延迟单元111至第N1-1个第一延迟单 元的延迟信号输出端，并且第N1个第一延迟单元111的延迟信号输出端可以连接至第一电 压产生电路120的反馈信号输入端，以向第一电压产生电路120反馈第一延迟信号(N1)。 另外，这N1个第一延迟单元111中的任意一个第一延迟单元111(例如，第二个第一延迟单 元111)的延迟信号输出端都可以用于向外部输出第一延迟信号，也就是说，第一延迟信号 可以是第一延迟信号(1)至第一延迟信号(N1)中的任意一种。
这N1个第一延迟单元111均可以是压控延迟单元或压控反向延迟单元，还可以均由一 个或多个反相器构成。另外，每个第一延迟单元111的第一延迟时间都相同，并且可以表示 如下：其中，T1表示第一延迟时间，TCLK1表示第一时钟信号的周期。此外，每个 第一延迟单元111的第一延迟时间均受第一参考电压的控制，其可以随着第一参考电压的增 大而减小或增大，并且每个第一延迟单元111输出的第一延迟信号可以锁定于第一时钟信号， 即，在第一延迟锁定环100被锁定时，第一延迟信号与第一时钟信号具有一致的频率和相位并保持稳定。而且，在第一延迟锁定环100被锁定时，每个第一延迟单元111的第一延迟时 间均可以大于该第一延迟单元111的最小延迟时间，该最小延迟时间可以根据该第一延迟单 元的制造工艺来确定，例如，可以为2ns。
如图5所示，第一电压产生电路120可以包括依次连接的第一鉴频鉴相器(PFD)121、 第一电荷泵(CP)122和第一环路滤波器(LF)123。其中，第一鉴频鉴相器121上可以与时钟信号输入端连接，并且可以设置有与第N1个第一延迟单元111的延迟信号输出端连接的 第一反馈信号输入端，并且其可以用于对比时钟信号产生装置300发送的第一时钟信号与第 N1个第一延迟单元111反馈的第一延迟信号(N1)的频率与相位，并且根据对比结果控制第 一电荷泵122调整所产生的第一参考电压；第一电荷泵122可以用于在第一鉴频鉴相器121 的控制下调整第一参考电压；第一环路滤波器123上可以设置有用于向每个第一延迟单元111 输出第一参考电压的第一电压输出端，并且其可以用于稳定第一参考电压的波动，以调整每 个第一延迟单元111的第一延迟时间，从而使第一延迟信号(1)至第一延迟信号(N1)与 第一时钟信号具有一致的频率与相位。
第二延迟锁定环200可以包括第二延迟链210、第二电压产生电路220和第三电压产生 电路230。其中，第二延迟链210可以与时钟信号输入端300连接，并且可以包括相互连接 的且分别位于其前部和后部的第二组延迟单元和第三组延迟单元，并且可以被配置为在第二 电压产生电路120的控制下产生与所接收的第二时钟信号对应的第二延迟信号和第三延迟信 号。第二电压产生电路220可以被配置为根据所接收的第二时钟信号产生对应的第二参考电 压(对应于图3中的Vref2)、向第二组延迟单元提供第二参考电压，并且根据第三组延迟单 元反馈的第三延迟信号调整第二参考电压。第三电压产生电路230可以被配置为向第三组延 迟单元提供第三参考电压(对应于图3中的Vref3)。
第二组延迟单元可以包括相同且依次连接的N2(N2为大于1的正整数，其可以与N1相同或不同，例如，其为3)个第二延迟单元211。这N2个第二延迟单元211也均可以包括 第一输入端、第二输入端和延迟信号输出端，并且可以分别输出第二延迟信号(1)至第二 延迟信号(N2)。其中，这N2个第二延迟单元211的第一输入端都可以并联连接至第二电压 产生电路220的第二电压输出端，以接收第二电压产生电路120提供的第二参考电压，并且 位于第二延迟链210的起始端的第一个第二延迟单元211的第二输入端可以连接至时钟信号 产生装置300，第二个第二延迟单元211的第二输入端至位于第二延迟链210的末端的第N2个第二延迟单元211的第二输入端可以分别连接至第一个第二延迟单元211至第N2-1个第 二延迟单元211的延迟信号输出端，并且第N2个第二延迟单元211的延迟信号输出端可以 连接至第三组延迟单元中的第一个第三延迟单元的第二输入端。另外，这N2个第二延迟单 元211中的与向外部输出第一延迟信号的第一延迟单元111对应的第二延迟单元211(例如，第二个第二延迟单元211)的延迟信号输出端也可以用于向外部输出第二延迟信号，该第二延迟信号也可以是第二延迟信号(1)至第二延迟信号(N2)中的任意一种。需要说明的是，这里的第二延迟单元211与第一延迟单元111对应可以是指二者在各自所在的延迟链中所处 的位置相同，例如，都处于各自所在延迟链的起始端，即，分别为各自所在延迟链的第一个 延迟单元。
第二组延迟单元可以与第一组延迟单元相同或不同。具体地，当第一参考电压与第二参 考电压相同时，第二组延迟单元与第一组延迟单元可以不同；或者当第一参考电压与第二参 考电压不同时，第二组延迟单元与第一组延迟单元可以相同或不同，从而可以使得第二组延迟单元产生的第二延迟时间与第一组延迟单元产生的第一延迟时间不同。
另外，第二组延迟单元中的N2个第二延迟单元211均可以是压控延迟单元或压控反向 延迟单元，还可以均由一个或多个反相器构成，但所有的第二延迟单元211可以与所有的第 一延迟单元111不同。另外，每个第二延迟单元211的第二延迟时间均受第二参考电压的控 制，其可以随着第二参考电压的增大而减小或增大，并且每个第二延迟单元211输出的第二 延迟信号可以锁定于第二时钟信号，即，在第二延迟锁定环200被锁定时，第二延迟信号(1) 至第二延迟信号(N2)与第二时钟信号具有一致的频率和相位并保持稳定。而且，在第二延 迟锁定环200被锁定时，每个第二延迟单元211的第二延迟时间均可以大于该第二延迟单元 211的最小延迟时间，但其与第一延迟单元111的第一延迟时间不同。
第三组延迟单元可以包括依次连接的N3(N3为正整数，例如，1)个第三延迟单元212， 可以分别输出第三延迟信号(1)至第三延迟信号(N3)，并且其中的任意一种延迟信号都可 以是第三延迟信号。其中，这N3个第三延迟单元212的第一输入端可以并联连接至第三电 压产生电路230，以从第三电压产生电路230接收第三参考电压。而且，第三组延迟单元中的第一个第三延迟单元212的第二输入端与第N2个第二延迟单元211的延迟信号输出端连 接，位于第二延迟链210的末端的第N3个第三延迟单元212的延迟信号输出端与第二电压 产生电路220的第二反馈信号输入端连接以向其反馈第三延迟信号(N3)。需要说明的是， 第三组延迟单元中所包含的第三延迟单元212的数量可以根据具体情况来设置，虽然附图中 没有示出，但其可以只包含一个第三延迟单元212。
这N3个第三延迟单元212也可以是压控延迟单元或压控反向延迟单元，还可以均由一 个或多个反相器构成，例如，可以为缓冲器。另外，这N3个第三延迟单元212可以相同，也可以不同，例如，其可以包括不同的多个第三延迟单元分组，并且多个第三延迟单元分组可以分别包括含有N31个第三延迟单元的第一个第三延迟单元分组、含有N32个第三延迟单元的第二个第三延迟单元分组、……、以及含有N3n个第三延迟单元的第n个第三延迟单元分组。其中，这些第三延迟单元分组所包含的第三延迟单元不同，并且N3＝N31+N32+...N3n，n为正整数。
另外，第三组延迟单元中的第三延迟单元212可以全部或部分与第二组延迟单元中的第 二延迟单元211相同，例如，仅第N31个第三延迟单元212与第二延迟单元211相同。
在第二延迟锁定环200被锁定时，在第三参考电压的控制下，每个第三延迟单元212的 第三延迟时间均可以小于第一延迟单元111的第一延迟时间，并且可以大于或等于该第三延 迟单元212的最小延迟时间，其具体大小可以根据实际需要来控制。当所有的第三延迟单元212都相同并且均为由多个反相器构成的缓冲器时，其第三延迟时间可以满足以下条件：
其中，T3表示第三延迟时间。
当第三组延迟单元中的第三延迟单元212不同时，不同的第三延迟单元212的第三延迟 时间不同，它们满足以下条件：
T31*N31+T32*N32+K T3n*N3n<T1*|N1-N2|，其中，T31至T3n分别表示第一个第三延迟 单元分组至第n个第三延迟单元分组的第三延迟时间。
如图6所示，第二电压产生电路220也可以包括依次连接的第二鉴频鉴相器(PFD)221、 第二电荷泵(CP)222和第二环路滤波器(LF)223。其中，第二鉴频鉴相器221上可以与时钟信号输入端连接，并且其上可以设置有与第N3个第三延迟单元212的延迟信号输出端连接的第二反馈信号输入端，并且其可以用于对比通过时钟信号输入端300接收的第二时钟 信号与第N3个第三延迟单元212反馈的第三延迟信号(N3)的频率与相位，并且根据对比结果控制第二电荷泵222调整所产生的第二参考电压；第二电荷泵222可以用于在第二鉴频鉴相器221的控制下调整第二参考电压；第二环路滤波器223上可以设置有用于向每个第二延迟单元211输出第二参考电压的第二电压输出端，并且其可以用于稳定第二参考电压的波 动，以调整每个第二延迟单元111的第二延迟时间，从而使第三延迟信号(1)至第三延迟信号(N3)与第二时钟信号具有一致的频率与相位。
第三电压产生电路230可以包括固定电压产生电路或可调节电压产生电路。其中，固定 电压产生电路可以用于向第三组延迟单元提供固定的第三参考电压，其可以包括该延迟电路 的偏置电压供应端，如图7所示。可调节电压产生电路可以用于向第二延迟连210中的第三 组延迟单元提供可调节的第三参考电压。
在本申请的一实施例中，当第三组延迟单元中仅包含一个第三延迟单元212或其包含的 多个第三延迟单元212均相同时，可调节电压产生电路可以包括第三延迟锁定环400，如图 8所示。该第三延迟锁定环400也可以与时钟信号输入端300连接，并且也可以包括由第四 组延迟单元构成的第三延迟链410和第四电压产生电路420。其中，第三延迟链410可以被 配置为在第四电压产生电路420的控制下产生与所接收的第三时钟信号对应的第四延迟信 号，并且向第四电压产生电路420反馈第四延迟信号。第四电压产生电路420可以被配置为 根据所接收的第三时钟信号产生对应的第三参考电压、向第三延迟链410和第二延迟链210 中的第三组延迟单元提供第三参考电压，并且根据第三延迟链410反馈的第四延迟信号调整 第三参考电压。
第四组延迟单元也可以包括依次连接的N4(N4为大于1的正整数，例如，4)个第四延迟单元411，并且这些第四延迟单元411可以与第三延迟单元212相同，这些第四延迟单元411也可以分别输出第四延迟信号(1)至第四延迟信号(N4)。第四组延迟单元中的N4个第 四延迟单元411的第一输入端和第二延迟链210中的第三组延迟单元中的N3个第三延迟单元212的第一输入端都并联连接至第四电压产生电路420的第四电压输出端，以从第四电压产生电路接收第三参考电压，并且第四组延迟单元中的位于第三延迟链410的末端的第四延迟 单元411的延迟信号输出端与第四电压产生电路420的第四反馈信号输入端连接。第四电压 产生电路420也可以包括依次连接的第三鉴频鉴相器421、第三电荷泵422和第三环路滤波 器423。
关于第三延迟链410的详细描述，可以参照上述对第一延迟链110或第三延迟链210的 详细描述；关于第四电压产生电路420的详细描述，可以参照上述对第一电压产生电路120 或第二电压产生电路220的详细描述，在此均不再赘叙。
在本申请的另一实施例中，当第三组延迟单元中仅包含一个第三延迟单元212或其包含 的多个第三延迟单元212均相同时，可调节电压产生电路还可以包括依次连接的第四延迟锁 定环500至第M延迟锁定环700，如图9所示，M为大于4的正整数。优选地，调节电压产生电路242可以仅包括第四延迟锁定环500和第五延迟锁定环700。第四延迟锁定环500至第M延迟锁定环700也可以与时钟信号输入端300连接，以产生与所接收的时钟信号对应的延迟信号。而且，这些延迟锁定环中的每一个延迟锁定环的延迟时间都受到与其连接的下一 个延迟锁定环所产生的参考电压的控制。例如，第i个延迟锁定环的延迟时间受到第i+1个延迟锁定环所产生的参考电压的控制，其中，i为4～M-1之间的正整数。
第四延迟锁定环500至第M-1延迟锁定环600均可以包括由依次连接的两组延迟单元构 成的延迟链(例如，510,……,610,710)以及用于向两组延迟单元中的一组延迟单元提供参 考电压的电压产生电路(例如，520,……,620,720)，这两组延迟单元中的另一组延迟单元的 参考电压由与其连接的下一个延迟锁定环中的电压产生电路提供。例如，第四延迟锁定环中的另一组延迟单元的参考电压可以由第五延迟锁定环中的电压产生电路提供。第M延迟锁定 环700可以包括由一组延迟单元构成的延迟链以及用于为该组延迟单元以及第M-1延迟锁定 环中的另一组延迟单元提供参考电压的电压产生电路。
另外，每组延迟单元都可以包括依次连接的一个或多个延迟单元(例如，511,512,……， 611,612,711)，并且同一组延迟单元中的延迟单元可以相同，不同组延迟单元中的延迟单元 可以不同(例如，延迟单元的数量和/或结构不同)。另外，由同一个电压产生电路提供参考 电压的延迟单元可以相同。每一个电压产生电路所产生的参考电压可以相同或不同，并且都可以包括依次连接的鉴频鉴相器、电荷泵和环路滤波器等，但不限于此。
另外，对于第四延迟锁定环500至第M-1延迟锁定环600，其可以全部或部分不同，也 可以全部或部分相同。而且，同一个延迟锁定环中的两组延迟单元可以相同，也可以不同。
关于第四延迟锁定环500至第M-1延迟锁定环600的详细描述，可以参照上述对第二延 迟锁定环200的相关描述，在此不再赘叙。第M延迟锁定环700可以与上述第三延迟锁定环 400相同，关于其详细描述，可以参照上述对第三延迟锁定环400的相关描述，在此也不再 赘叙。
另外，虽然图9中没有示出，但是第四延迟锁定环中的另一组延迟单元512的参考电压 Vref5可以由第五延迟锁定环中的电压产生电路提供，第M-1延迟锁定环中的电压产生电路 620可以向第M-2延迟锁定环中的另一组延迟单元提供参考电压Vref(M-1)。
在本申请的另一实施例中，当第二延迟链210中的第三组延迟单元包括不同的多个第三 延迟单元分组时，可调节电压产生电路可以包括多个第三延迟单元分组对应的多个延迟锁定 环(例如，800和900)，如图10所示。所述多个延迟锁定环中的每一个均可以包括由一组 延迟单元构成的延迟链(例如，810或910)以及用于向该组延迟单元和对应的第三延迟单 元分组提供第三参考电压的电压产生电路(例如，820或920)。另外，该电压产生电路提供给每个第三延迟单元分组的第三参考电压可以不同，也可以相同。
每个延迟锁定环中的每组延迟单元也可以包括相同且依次连接的一个或多个延迟单元 (例如，811或911)，并且不同的延迟锁定环或不同组延迟单元所包括的延迟单元的结构和 /或数量可以不同。
关于多个延迟锁定环的详细描述，可以参照上述对第三延迟锁定环400的描述，在此不 再赘叙。
在本申请的另一实施例中，当第二延迟链210中的第三组延迟单元包括不同的多个第三 延迟单元分组时，可调节电压产生电路可以包括与多个第三延迟单元分组对应的多组延迟锁 定环(例如，850和950)，如图11所示。每组延迟锁定环均可以包括依次连接的多个延迟 锁定环(例如，如图12所示)，并且多个延迟锁定环中的每一个延迟锁定环的延迟时间均受 到与其连接的下一个延迟锁定环所产生的参考电压的控制。
关于每组延迟锁定环的详细描述，可以参照上述对第四延迟锁定环500至第M延迟锁定 环700的相关描述，在此不再赘叙。
在上述实施例中，当第三组延迟单元所包括的所有第三延迟单元都相同时，第二延迟锁 定环的第二延迟时间T2可以表示如下：当第三电压产生电路为固定电压产 生电路(例如，如图7所示)时，上式中的T3为固定值，例如，2ns，从而可以根据上式直接 计算出第二延迟时间T2。当第三电压产生电路为可调节电压产生电路(例如，如图8所示)、 第四延迟锁定环至第M-1延迟锁定环均包括(N2+1)个延迟单元并且只有一个延迟单元受 到下一延迟锁定环的参考电压的控制时，第二延迟锁定环的第二延迟时间T2可以表示如下：
T2＝(TCLK2-T3)/N2＝TCLK2*(1/N2/(-N2)M-2/N2+1/(N2+2))
当第三组延迟单元包括不同的多个第三延迟单元分组时，第二延迟锁定环的第二延迟时 间T2可以表示如下：其中，T31至T3n分别为第一 个第三延迟单元分组至第n个第三延迟单元分组的第三延迟时间。
在本申请的另一实施例中，如图13所示，该延迟电路1000还可以包括第一多路选择器 1100和/或第二多路选择器1200。其中，第一多路选择器1100可以用于从第一延迟锁定环100 的第一组延迟单元中选择向外部输出第一延迟信号的第一延迟单元111(例如，第一个第一 延迟单元)并且将所选择的第一延迟单元111产生的第一延迟信号输出到外部；第二多路选 择器1200可以用于从第二延迟锁定环200的第二组延迟单元中选择向外部输出第二延迟信号 的第二延迟单元211(例如，第二个第二延迟单元)并且将所选择的第二延迟单元211产生的 第二延迟信号输出到外部。第一多路选择器1100和/或第二多路选择器1200可以独立设置，也可以集成于一体。
在本申请的另一实施例中，如图14所示，该延迟电路1000还可以包括时钟信号产生电 路1300，其可以作为时钟源并且通过时钟信号输入端向第一延迟锁定环100和第二延迟锁定 环200提供第一时钟信号和第二时钟信号，也可以向其它的延迟锁定环提供对应的时钟信号。 该时钟信号产生电路1300可以设置在延迟电路的内部，也可以设置在其外侧。
需要说明的是，附图中示出的延迟锁定环和延迟单元的数量仅是示例，该延迟电路可以 包括更多或更少的延迟锁定环，并且每个延迟锁定环或每组延迟单元也可以包括更多或更少 的延迟单元。另外，虽然附图中用CLK表示提供给各个延迟锁定环的时钟信号，但是其可以表示不同的时钟信号，在此并不进行限制。
通过以上描述可以看出，本申请实施例通过可以通过将不同延迟锁定环中的延迟单元实 现为具有不同的延迟时间，从而可以减小不同延迟锁定环所输出的延迟信号之间的延迟时间 差。另外，本申请实施例可以采用不同的方式向第二延迟锁定环中的第三组延迟单元提供第三参考电压，这使得延迟链路可以满足不同的应用需求，从而增大了其应用范围。此外，通 过设置两个多路选择器，这可以灵活地选择向外输出延迟信号的延迟单元，从而可以提高该 延迟电路的使用便利性。
本申请实施例还提供了一种半导体装置，其可以包括上述实施例中描述的延迟电路。该 半导体装置还可以根据实际应用而包括其它的模块或单元，在此并不进行限制。例如，当该 半导体装置是时间数字转换器时，其还可以包括超前滞后探测模块。
上述实施例阐明的装置、电路、单元等，具体可以由芯片和/或实体(例如，分立元件) 实现，或者由具有某种功能的产品来实现。为了描述的方便，描述以上装置时以功能分为各 种单元分别描述。当然，在实施本申请实施例时可以把各单元的功能集成在同一个或多个芯 片中实现。
虽然本申请提供了如上述实施例或附图所述的部件，但基于常规或者无需创造性的劳动 在所述装置中可以包括更多或者更少的部件。本说明书中的各个实施例均采用递进的方式描 述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。
上述实施例是为便于该技术领域的普通技术人员能够理解和使用本申请而描述的。熟悉 本领域技术的人员显然可以容易地对这些实施例做出各种修改，并把在此说明的一般原理应 用到其它实施例中而不必经过创造性的劳动。因此，本申请不限于上述实施例，本领域技术人员根据本申请的揭示，不脱离本申请范畴所做出的改进和修改都应该在本申请的保护范围 之内。

Claims (17)

1.一种延迟电路，其特征在于，所述延迟电路包括：
第一延迟锁定环，其包括与时钟信号输入端连接的且包含第一组延迟单元的第一延迟链，并且所述第一组延迟单元中的一个第一延迟单元被配置为向外部输出第一延迟信号；以及
第二延迟锁定环，其包括与所述时钟信号输入端连接的且包含相互连接的第二组延迟单元和第三组延迟单元的第二延迟链，并且所述第二组延迟单元中的与输出所述第一延迟信号的所述第一延迟单元对应的一个第二延迟单元被配置为向外部输出第二延迟信号，
其中，所述第一组延迟单元、所述第二组延迟单元以及所述第三组延迟单元的延迟时间各不相同，并且所述第一组延迟单元的延迟时间大于所述第三组延迟单元的延迟时间；
所述第一延迟锁定环还包括第一电压产生电路，其第一电压输出端与每个所述第一组延迟单元的第一输入端分别连接；
所述第二延迟锁定环还包括第二电压产生电路和第三电压产生电路，所述第二电压产生电路的第二电压输出端与每个所述第二组延迟单元的第一输入端分别连接，所述第三电压产生电路的第三电压输出端与每个所述第三组延迟单元的第一输入端分别连接；
所述第一电压产生电路的第一反馈信号输入端与所述第一组延迟单元中的位于所述第一延迟链的末端的第一延迟单元的延迟信号输出端连接；
所述第二电压产生电路的第二反馈信号输入端与所述第三组延迟单元中的位于所述第二延迟链的末端的第三延迟单元的延迟信号输出端连接。
2.根据权利要求1所述的延迟电路，其特征在于，
当所述第一电压产生电路提供给所述第一组延迟单元的第一参考电压与所述第二电压产生电路提供给所述第二组延迟单元的第二参考电压相同时，所述第一组延迟单元与所述第二组延迟单元不同；或者
当所述第一参考电压与所述第二参考电压不同时，所述第一组延迟单元与所述第二组延迟单元相同或不同。
3.根据权利要求2所述的延迟电路，其特征在于，所述第一组延迟单元和所述第二组延迟包括不同的压控延迟单元或压控反向延迟单元，或者包括相互连接且不同的一个或多个反相器。
4.根据权利要求1所述的延迟电路，其特征在于，
所述第一电压产生电路包括依次连接的第一鉴频鉴相器、第一电荷泵和第一环路滤波器，其中，所述第一鉴频鉴相器上设置有所述第一反馈信号输入端并与所述时钟信号输入端连接，并且所述第一环路滤波器上设置有所述第一电压输出端；
所述第二电压产生电路包括依次连接的第二鉴频鉴相器、第二电荷泵和第二环路滤波器，其中，所述第二鉴频鉴相器上设置有所述第二反馈信号输入端并与所述时钟信号输入端连接，并且所述第二环路滤波器上设置有所述第二电压输出端。
5.根据权利要求1所述的延迟电路，其特征在于，所述第三电压产生电路包括固定电压产生电路或可调节电压产生电路。
6.根据权利要求5所述的延迟电路，其特征在于，所述固定电压产生电路包括所述延迟电路的偏置电压供应端。
7.根据权利要求5所述的延迟电路，其特征在于，当所述第三组延迟单元中仅包含一个第三延迟单元或其包含的多个所述第三延迟单元均相同时，所述可调节电压产生电路包括第三延迟锁定环，所述第三延迟锁定环包括由第四组延迟单元构成的第三延迟链和第四电压产生电路，并且所述第四电压产生电路的第四电压输出端与所述第四组延迟单元的第一输入端和所述第三组延迟单元的第一输入端并联连接，并且其第四反馈信号输入端与所述第四组延迟单元中的位于所述第三延迟链的末端的第四延迟单元的延迟信号输出端连接。
8.根据权利要求5所述的延迟电路，其特征在于，当所述第三组延迟单元中仅包含一个第三延迟单元或其包含的多个所述第三延迟单元均相同时，所述可调节电压产生电路包括依次连接的第四延迟锁定环至第M延迟锁定环，并且所述第四延迟锁定环至所述第M延迟锁定环中的每一个延迟锁定环的延迟时间均受到与其连接的下一个延迟锁定环所产生的参考电压的控制，M为大于4的正整数。
9.根据权利要求8所述的延迟电路，其特征在于，所述第四延迟锁定环至所述第M-1延迟锁定环均包括由依次连接的两组延迟单元构成的延迟链以及用于向所述两组延迟单元中的一组延迟单元提供参考电压的电压产生电路，所述两组延迟单元中的另一组延迟单元的参考电压由与其连接的下一个延迟锁定环中的电压产生电路提供。
10.根据权利要求9所述的延迟电路，其特征在于，所述第M延迟锁定环包括由一组延迟单元构成的延迟链以及用于向所述一组延迟单元和所述第M-1延迟锁定环中的另一组延迟单元提供参考电压的电压产生电路。
11.根据权利要求9或10所述的延迟电路，其特征在于，同一组所述延迟单元所包括的延迟单元相同，并且不同组所述延迟单元所包括的延迟单元不同。
12.根据权利要求9或10所述的延迟电路，其特征在于，由同一个电压产生电路提供参考电压的所述延迟单元相同。
13.根据权利要求5所述的延迟电路，其特征在于，当所述第三组延迟单元包括不同的多个第三延迟单元分组时，所述可调节电压产生电路包括与多个所述第三延迟单元分组对应的多个延迟锁定环，并且多个所述延迟锁定环中的每一个均包括由一组延迟单元构成的延迟链以及用于向所述一组延迟单元和对应的所述第三延迟单元分组提供第三参考电压的电压产生电路。
14.根据权利要求5所述的延迟电路，其特征在于，当所述第三组延迟单元包括不同的多个第三延迟单元分组时，所述可调节电压产生电路包括与多个所述第三延迟单元分组对应的多组延迟锁定环，并且每组所述延迟锁定环均包括依次连接的多个延迟锁定环，并且多个所述延迟锁定环中的每一个延迟锁定环的延迟时间均受到与其连接的下一个延迟锁定环所产生的参考电压的控制。
15.根据权利要求1所述的延迟电路，其特征在于，所述延迟电路还包括：
第一多路选择器，其被配置为从所述第一组延迟单元中选择向外部输出第一延迟信号的所述第一延迟单元并且将所选择的所述第一延迟单元产生的所述第一延迟信号输出到外部；和/或
第二多路选择器，其被配置为从所述第二组延迟单元中选择向外部输出第二延迟信号的所述第二延迟单元并且将所选择的所述第二延迟单元产生的所述第二延迟信号输出到外部。
16.根据权利要求1所述的延迟电路，其特征在于，所述延迟电路还包括：
时钟信号产生电路，其通过所述时钟信号输入端分别向所述第一延迟锁定环和所述第二延迟锁定环提供第一时钟信号和第二时钟信号。
17.一种半导体装置，其特征在于，所述半导体装置包括权利要求1-16中任一项所述的延迟电路。
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