JP2013149970A5 - - Google Patents

Claims (4)

1. 第１のメモリセルと、第２のメモリセルと、を有し、
   前記第１のメモリセルは、第１のトランジスタと、前記第１のトランジスタと電気的に接続された第１の容量及び第２の容量と、を有し、
   前記第２のメモリセルは、第２のトランジスタと、前記第２のトランジスタと電気的に接続された第３の容量及び第４の容量と、を有し、
   前記第１のトランジスタは、チャネルが形成される第１の酸化物半導体層を有し、
   前記第２のトランジスタは、チャネルが形成される第２の酸化物半導体層を有し、
   前記第１のトランジスタの第１のゲートは、前記第１の酸化物半導体層の上方に設けられ、
   前記第２のトランジスタの第１のゲートは、前記第２の酸化物半導体層の上方、且つ、前記第１の酸化物半導体層の下方に設けられ、前記第１のトランジスタの第２のゲートとして機能し、
   前記第２のトランジスタの第２のゲートは、前記第２の酸化物半導体層の下方に設けられることを特徴とする半導体記憶装置。
2. 請求項１において、
   前記第１の酸化物半導体層は、前記第１の容量の一方の電極、及び、前記第２の容量の一方の電極として機能し、
   前記第１の容量の他方の電極は、前記第１のトランジスタの第１のゲートと同層に設けられ、
   前記第２の酸化物半導体層は、前記第３の容量の一方の電極、及び、前記第４の容量の一方の電極として機能し、
   前記第３の容量の他方の電極は、前記第２のトランジスタの第１のゲートと同層に設けられ、前記第２の容量の他方の電極として機能し、
   前記第４の容量の他方の電極は、前記第２のトランジスタの第２のゲートと同層に設けられることを特徴とする半導体記憶装置。
3. 請求項１又は請求項２において、
   前記第１のトランジスタの第１のゲートは、前記第１のトランジスタのチャネル幅方向において、前記第１の酸化物半導体層の端部を越えて設けられ、
   前記第２のトランジスタの第１のゲートは、前記第２のトランジスタのチャネル幅方向において、前記第２の酸化物半導体層の端部を越えて設けられ、且つ、前記第１のトランジスタのチャネル幅方向において、前記第１の酸化物半導体層の端部を越えて設けられ、
   前記第２のトランジスタの第２のゲートは、前記第２のトランジスタのチャネル幅方向において、前記第２の酸化物半導体層の端部を越えて設けられることを特徴とする半導体記憶装置。
4. 請求項１乃至請求項３のいずれか一において、
   前記第１の容量の他方の電極は、前記第１のトランジスタのチャネル幅方向において、前記第１の酸化物半導体層の端部を越えて設けられ、
   前記第３の容量の他方の電極は、前記第２のトランジスタのチャネル幅方向において、前記第２の酸化物半導体層の端部を越えて設けられ、且つ、前記第１のトランジスタのチャネル幅方向において、前記第１の酸化物半導体層の端部を越えて設けられ、
   前記第４の容量の他方の電極は、前記第２のトランジスタのチャネル幅方向において、前記第２の酸化物半導体層の端部を越えて設けられることを特徴とする半導体記憶装置。