JP2013149797A - 半導体パッケージ - Google Patents

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Abstract

【課題】中央電極群と周辺電極群を有する半導体パッケージにおいて、基板に実装した状態での反りを抑制する手段を提供する。
【解決手段】半導体パッケージ１０を構成する再配線基板１４は、半導体チップとオーバーラップするオーバーラップ領域２８と、該オーバーラップ領域を除く領域である周辺領域３０と、を有する。また、再配線基板における半導体チップ搭載面と反対の裏面１４ｂには、外部接続用の電極１６が配置されており、所定ピッチで連なった複数の電極の群として、オーバーラップ領域に配置された電極を少なくとも含む中央電極群３８と、周辺領域に配置された電極のみを含む周辺電極群４０と、を有する。そして、再配線基板は、中央電極群の配置領域と周辺電極群との配置領域の間の電極が配置されていない非配置領域４２に、半導体チップ、再配線基板、及び封止樹脂の線膨張係数差に基づく応力を緩和する応力緩和部４４を有している。
【選択図】図２

Description

本発明は、再配線基板における外部接続用の電極が配置された面と反対の面に半導体チップが実装され、半導体チップと再配線基板の電気的な接続部が封止樹脂により封止された半導体パッケージに関するものである。
従来、特許文献１に記載のように、線膨張係数差に基づく応力を緩和する手段としてのスリットを、再配線基板（インターポーザ）に設けた半導体パッケージが知られている。この半導体パッケージにおいて、スリットは、再配線基板における半導体チップの搭載される領域（以下、オーバーラップ領域と示す）内に設けられている。また、格子状に配置された複数の電極（ランド）の配置の一方向において、オーバーラップ領域内に位置する複数の電極の両端部分よりも内側に設けられている。
特開２００３−１７６２５号公報
ところで、半導体パッケージでは、半導体チップ、再配線基板、及び半導体チップと再配線基板の電気的な接続部を封止する封止樹脂、の線膨張係数差に基づく応力により、反りが生じる。しかしながら、半導体パッケージが基板（マザーボード）に実装された状態では、電極を介して再配線基板（半導体パッケージ）が基板に拘束されるため、線膨張係数差に基づく反りは低減される。
また、所定ピッチで連なった複数の電極の群として、オーバーラップ領域に配置された電極を少なくとも含む中央電極群と、オーバーラップ領域を除く領域である周辺領域に配置された電極のみを含む周辺電極群と、を有する半導体パッケージが知られている。このような半導体パッケージでは、基板に実装された状態で、基板に拘束される中央電極群の部分と周辺電極群の部分で反りが低減されるものの、中央電極群と周辺電極群の間の、電極が配置されない非配置領域において反りが生じる。特に非配置領域では、中央電極群の部分と周辺電極群の部分で低減された応力も集中することとなる。非配置領域の反りの影響は、複数の電極のうち、中央電極群を構成する電極のうち非配置領域に臨む電極と、周辺電極群を構成する電極のうち非配置領域に臨む電極で最も大きく、これら電極にクラックが生じる虞がある。
中央電極群と周辺電極群を有する半導体パッケージに特許文献１に記載のスリットを設けたとしても、基板に実装した状態で非配置領域に生じる反りを効果的に抑制することはできない。
本発明は上記問題点に鑑み、中央電極群と周辺電極群を有する半導体パッケージにおいて、基板に実装した状態での、線膨張係数差に基づく反りを抑制することを目的とする。
上記目的を達成するために、請求項１に記載の発明は、
半導体チップと、
一面に、半導体チップが実装された再配線基板と、
再配線基板における一面と反対の裏面に所定ピッチを有して配置され、基板に接続される外部接続用の複数の電極と、
再配線基板の一面上に配置され、半導体チップと再配線基板との電気的な接続部を少なくとも封止する封止樹脂と、を備え、
再配線基板は、半導体チップとオーバーラップするオーバーラップ領域と、該オーバーラップ領域を除く領域である周辺領域と、を有し、
所定ピッチで連なった複数の電極の群として、オーバーラップ領域に配置された電極を少なくとも含む中央電極群と、周辺領域に配置された電極のみを含む周辺電極群と、を有する半導体パッケージであって、
再配線基板は、中央電極群の配置領域と周辺電極群との配置領域の間の電極が配置されていない非配置領域に、半導体チップ、再配線基板、及び封止樹脂の線膨張係数差に基づく応力を緩和する応力緩和部を有することを特徴とする。
本発明によれば、再配線基板が、非配置領域に応力緩和部を有するので、半導体パッケージを基板に実装した状態で非配置領域に生じる反りを効果的に抑制することができる。これにより、電極にクラックなどが生じるのを抑制することができる。
請求項２に記載のように、
応力緩和部は、非配置領域のうち、周辺領域の部分に設けられることが好ましい。
再配線基板の一面のオーバーラップ領域には、半導体チップが実装されており、オーバーラップ領域は半導体チップに拘束されるため、オーバーラップ領域は周辺領域に較べて変形（伸縮）しにくい。本発明では、非配置領域のうち、変形しやすい周辺領域の部分に応力緩和部が設けられているため、非配置領域としてオーバーラップ領域を有し、この領域に応力緩和部が設けられた構成に較べて、より効果的に反りを抑制することができる。
請求項３に記載のように、
応力緩和部として、再配線基板を一面から裏面にわたって貫通しつつ空洞とされた貫通部を有する構成としても良い。
このように空洞の貫通部を有すると、貫通部において再配線基板の伸縮を吸収することができる。これにより、非配置領域の反りを効果的に抑制することができる。
請求項４に記載のように、
再配線基板は、半導体チップのパッドと電極とを電気的に中継する配線部を有し、
貫通部は、配線部とオーバーラップしない位置に設けられていることが好ましい。
請求項５に記載のように、
貫通部の一面側開口端は、再配線基板の一面に設けられたソルダレジストにより閉塞されていると良い。
これによれば、例えばモールド成形時に封止樹脂が貫通部内に流れ込むのを抑制することができる。これにより、本発明では、貫通部の空洞状態が保持されるので、非配置領域の反りを効果的に抑制することができる。
請求項６に記載のように、
周辺電極群は、オーバーラップ領域を取り囲むように複数の電極が配置されてなる環状群を少なくとも１重分有し、
複数の貫通部が、オーバーラップ領域を取り囲むように形成されると良い。
半導体チップ、再配線基板、及び封止樹脂の線膨張係数差に基づく応力（以下、単に応力と示す）は、オーバーラップ領域の中心から放射状に広がるが、本発明によれば、オーバーラップ領域のほぼ全周で、非配置領域の反りを効果的に抑制することができる。
請求項７に記載のように、
応力緩和部として、裏面に凹部が設けられることで、再配線基板の他の部分よりも厚さが薄くされた薄肉部を有しても良い。
このように薄肉部を有すると、薄肉部において再配線基板の伸縮を吸収することができる。これにより、非配置領域の反りを効果的に抑制することができる。
請求項８に記載の発明の作用効果は、請求項５に記載の発明の作用効果と同じであるので、その記載を省略する。
請求項９に記載のように、
薄肉部は、オーバーラップ領域を取り囲むように環状に形成されると良い。
薄肉部の場合、貫通部と異なり、環状に形成することができる。したがって、本発明によれば、オーバーラップ領域の全周で、非配置領域の反りを効果的に抑制することができる。
第１実施形態に係る半導体パッケージを、再配線基板の裏面側から見た平面図である。 図１のII-II線に沿う断面図である。 図１に示す半導体パッケージを再配線基板の一面側から見た平面図である。 図３に示す破線で囲まれた領域IVを拡大した図である。 図４のV-V線に沿う断面図である。 比較例として、再配線基板に応力緩和部を有さない半導体パッケージが基板に実装されてなる電子機器の概略構成を示す断面図である。 図６に示す電子機器を、高温環境に配置した状態を示す断面図である。 図６に示す電子機器を、低温環境に配置した状態を示す断面図である。 第１実施形態に係る半導体パッケージが基板に実装されてなる電子機器を、高温環境に配置した状態を示す断面図である。 第１実施形態に係る半導体パッケージが基板に実装されてなる電子機器を、低温環境に配置した状態を示す断面図である。 第２実施形態に係る半導体パッケージを、再配線基板の裏面側から見た平面図であり、図１に対応している。 図１１に示す半導体パッケージを再配線基板の一面側から見た平面図であり、図３に対応している。 第３実施形態に係る半導体パッケージを、再配線基板の裏面側から見た平面図であり、図１に対応している。 図１３のXIV-XIV線に沿う断面図である。 その他変形例を示す断面図である。 その他変形例を示す断面図である。
以下、本発明の実施の形態を、図面を参照して説明する。なお、以下に示す各実施形態において、共通乃至関連する要素には同一の符号を付与するものとする。また、再配線基板の厚さ方向を単に厚さ方向と示す。なお、図１、図１３，図１６，図１７では、便宜上、ランド、配線、パッド、ビア、ダイボンド材、ソルダレジストの図示を省略している。これに加え、図６〜図１０では、ボンディングワイヤの図示を省略している。図３では、便宜上、封止樹脂及びソルダレジストの図示を省略している。図４，図５では、便宜上、配線の図示を省略している。
（第１実施形態）
先ず、図１〜図５を用いて、半導体パッケージ１０の概略構成を説明する。
図１〜図５に示すように、半導体パッケージ１０は、半導体チップ１２、再配線基板１４、はんだボール１６、及び封止樹脂１８を備えている。
半導体チップ１２は、単結晶シリコンなどの半導体基板に、不純物の拡散などにより素子が形成され、素子や半導体基板上に形成された配線層などにより、論理回路、記憶回路、Ａ／Ｄ変換回路、増幅回路、或いはこれらの混合回路等が構成されたものである。本実施形態の半導体チップ１２は、パッド２０を、図４及び図５に示すように、再配線基板１４と対向する下面に有さず、下面と反対の上面のみに複数有している。
また、半導体チップ１２は、再配線基板１４の一面１４ａに実装されている。本実施形態では、半導体チップ１２の下面と再配線基板１４の一面１４ａの間にダイボンド材２２が介在され、このダイボンド材２２により、半導体チップ１２が再配線基板１４に接着固定されている。ダイボンド材２２としては、銀ペーストなどを採用することができる。また、上記したパッド２０と、再配線基板１４の一面１４ａに形成された対応するランド２６とが、金などからなるボンディングワイヤ２４を介して電気的に接続されている。
再配線基板１４は、樹脂などの絶縁基材に、半導体チップ１２のパッド２０とはんだボール１６とを電気的に中継する配線部などが配置されたものである。図２に示すように、この再配線基板１４のうち、厚さ方向に垂直な面内において、半導体チップ１２とオーバーラップする領域をオーバーラップ領域２８、オーバーラップ領域２８を除く領域を周辺領域３０とする。本実施形態では、半導体チップ１２及び再配線基板１４の厚さ方向に垂直な平面形状がともに正方形となっており、半導体チップ１２の中心が再配線基板１４の中心と一致するように、半導体チップ１２が再配線基板１４に実装されている。そして、周辺領域３０がオーバーラップ領域２８を環状に取り囲んでいる。
また、再配線基板１４は、配線部の一部として、上記したランド２６を、再配線基板１４の一面１４ａにおける周辺領域３０に有している。詳しくは、図３に示すように、複数のランド２６が、半導体チップ１２（オーバーラップ領域２８）の外形輪郭に沿って、半導体チップ１２を取り囲むように配置されている。
また、再配線基板１４は、ビアも有している。このビアは、再配線基板１４の一面１４ａから裏面１４ｂにわたって設けられた貫通孔の内部に、導電部材が配置されてなるものである。本実施形態のビアは、貫通孔の壁面及び開口周縁に金属メッキが施され、さらに、空芯部分が穴埋めされた構成となっている。また、ビアとして、オーバーラップ領域２８に設けられたサーマルビア（図示略）と、周辺領域３０に設けられた周辺ビア３２を有している。サーマルビアは、少なくとも半導体チップ１２の熱を伝熱する機能を有するものであり、伝熱機能とともに、半導体チップ１２とはんだボール１６との電気的な接続機能を合わせ持っても良い。本実施形態では、サーマルビアが、伝熱機能のみを有している。サーマルビアのうち、再配線基板１４の裏面１４ｂに露出する一端にはんだボール１６が接続されている。
一方、周辺ビア３２は、半導体チップ１２のパッド２０とはんだボール１６とを電気的に接続する機能を有するものであり、図３に示すように、一方の端部が再配線基板１４の一面１４ａに露出している。そして、この一端と対応するランド２６とが、配線３４により電気的に接続されている。また、他方の端部は、再配線基板１４の裏面１４ｂに露出しており、はんだボール１６が接続されている。したがって、周辺ビア３２及び配線３４は、上記した配線部の一部である。
なお、再配線基板１４の一面１４ａ又は裏面１４ｂに設けられたランドを底としてビアが設けられた構成、すなわち、ビアの端部にランドが接続され、このランドに配線３４やはんだボール１６が接続された構成としても良い。
また、再配線基板１４の一面１４ａ及び裏面１４ｂには、ソルダレジスト３６がそれぞれ配置されている。そして、ランド２６、及び、裏面１４ｂに露出する周辺ビア３２の端部を除いて、再配線基板１４の一面１４ａ及び裏面１４ｂが被覆されている。
はんだボール１６は、再配線基板１４の裏面１４ｂに所定ピッチを有して配置され、後述するマザーボード１００に接続される外部接続用の電極である。このはんだボール１６は、上記したように、再配線基板１４のビアの一端上に配置され、ビアに接続されている。また、はんだボール１６は、複数個が所定ピッチで連なり、ボール群をなしている。そして、このボール群として、オーバーラップ領域２８に配置されたはんだボール１６を少なくとも含む中央ボール群３８と、周辺領域３０に配置されたはんだボール１６のみを含む周辺ボール群４０と、を有している。
本実施形態では、中央ボール群３８を構成する複数のはんだボール１６は、４行×４列の格子状に配置されている。また、中央ボール群３８を構成する複数のはんだボール１６の配置領域（以下、中央ボール群３８の配置領域と示す）は、厚さ方向に垂直な面内において、オーバーラップ領域２８とほぼ一致している。一方、周辺ボール群４０を構成する複数のはんだボール１６は、オーバーラップ領域２８を取り囲むように３列配置で１つの環状をなしている。すなわち、周辺ボール群４０は、環状群を１重分有している。
そして、再配線基板１４は、中央ボール群３８の配置領域と周辺ボール群４０の配置領域との間に、はんだボール１６が配置されていない非配置領域４２を有している。再配線基板１４は、再配線基板１４の一面１４ａにおける非配置領域に対応する部分に、ランド２６及び配線３４を有している。本実施形態では、非配置領域４２が、中央ボール群３８の配置領域を環状に取り囲んでいる。そして、周辺ボール群４０の配置領域が、中央ボール群３８の配置領域及び非配置領域４２を環状に取り囲んでいる。
封止樹脂１８は、再配線基板１４の一面１４ａ上に配置され、半導体チップ１２と再配線基板１４との電気的な接続部を少なくとも封止するものである。本実施形態では、上記接続部を構成するパッド２０，ボンディングワイヤ２４、及び周辺ビア３２の一端を封止するだけでなく、半導体チップ１２全体を封止している。さらには、再配線基板１４の一面１４ａ全域を被覆している。
次に、半導体パッケージ１０のうち、特徴部分である応力緩和部の構造について説明する。
半導体パッケージ１０を構成する半導体チップ１２、再配線基板１４、及び封止樹脂１８は、厚さ方向に垂直な方向（以下、垂直方向と示す）の線膨張係数が互いに異なっている。本実施形態では、半導体チップ１２の線膨張係数が３〜４ｐｐｍ／℃、再配線基板１４を構成する基材の線膨張係数が１５ｐｐｍ／℃程度、封止樹脂１８の線膨張係数が１０ｐｐｍ／℃程度となっている。そして、再配線基板１４は、非配置領域４２に、半導体チップ１２、再配線基板１４、及び封止樹脂１８の線膨張係数差に基づく応力を緩和する応力緩和部を有している。
本実施形態では、応力緩和部として、再配線基板１４を一面１４ａから裏面１４ｂにわたって貫通しつつ内部が空洞とされた貫通孔４４を有している。この貫通孔４４が、特許請求の範囲に記載の貫通部に相当する。また、貫通孔４４は、非配置領域４２のうち、周辺領域３０の部分のみに設けられている。そして、貫通孔４４は、再配線基板１４の一面１４ａに配置されたランド２６及び配線３４とオーバーラップしない位置に形成されている。
また、図５に示すように、貫通孔４４の一面側開口端は、再配線基板１４の一面１４ａに設けられたソルダレジスト３６により閉塞されている。さらには、裏面側の開口端も、裏面１４ｂに設けられたソルダレジスト３６により閉塞されている。また、貫通孔４４のうち、図１及び図３に示すように、環状の非配置領域４２における内周側の端部付近に設けられた複数の貫通孔４４ａは、オーバーラップ領域２８の外形輪郭に沿って、オーバーラップ領域２８を取り囲むように設けられている。また、環状の非配置領域４２における外周側の端部付近に設けられた複数の貫通孔４４ｂは、オーバーラップ領域２８の外形輪郭に沿って、オーバーラップ領域２８を取り囲むように設けられている。また、複数の貫通孔４４ｃは、正方形をなす再配線基板１４の対角線上に設けられている。
次に、本実施形態に係る半導体パッケージ１０の特徴部分の効果について説明する。
先ず、再配線基板１４の反りについて説明する。図６〜図８は、応力緩和部としての貫通孔４４を有していない点を除けば、本実施形態に示す半導体パッケージ１０と同じ半導体パッケージ１０が、マザーボード１００に実装されてなる電子機器を示している。図６は室温状態を示しており、この室温状態で、再配線基板１４には殆ど反りが生じていないものとする。
図７は、図６の状態に対し、温度を高くした状態での電子機器を示している。温度が高くなると、半導体チップ１２、再配線基板１４、及び封止樹脂１８が垂直方向に膨張する。このとき、再配線基板１４の伸び（膨張）が最も大きく、これにより再配線基板１４は、紙面下方向に凸となるように反ろうとする。このとき、再配線基板１４のうち、中央ボール群３８の配置領域と周辺ボール群４０の配置領域は、はんだボール１６を介して再配線基板１４が基板に拘束されるため、線膨張係数差に基づく反りは低減される。換言すれば、再配線基板１４の裏面１４ｂとマザーボード１００との対向距離がほぼ一定に保たれる。しかしながら、非配置領域４２は、はんだボール１６を有していないため、図７に示すように、紙面下方向に凸の反りが生じる。換言すれば、再配線基板１４の裏面１４ｂとマザーボード１００との対向距離が一定ではなくなる。特に非配置領域４２には、中央ボール群３８の配置領域と周辺ボール群４０の配置領域で低減された応力も集中することとなり、反りは大きくなる。
図８は、図６の状態に対し、温度を低くした状態での電子機器を示している。温度が低くなると、半導体チップ１２、再配線基板１４、及び封止樹脂１８が垂直方向に収縮する。このとき、再配線基板１４の収縮が最も大きく、再配線基板１４は、紙面上方向に凸となるように反ろうとする。このとき、図７同様、中央ボール群３８の配置領域と周辺ボール群４０の配置領域は、はんだボール１６を介して再配線基板１４が基板に拘束されるため、線膨張係数差に基づく反りは低減される。しかしながら、非配置領域４２は、はんだボール１６を有していないため、図８に示すように、紙面上方向に凸の反りが生じる。特に非配置領域４２には、中央ボール群３８の配置領域と周辺ボール群４０の配置領域で低減された応力も集中することとなり、反りは大きくなる。
このため、従来の半導体パッケージ１０では、非配置領域４２の反りの影響が、中央ボール群３８のうち非配置領域４２に臨む最外周のはんだボール１６と、周辺ボール群４０のうち非配置領域４２に臨む最内周のはんだボール１６で最も大きくなる。そして、特にこれらのはんだボール１６でクラックが生じるなどの虞があった。
これに対し、本実施形態では、上記したように、再配線基板１４が、非配置領域４２に応力緩和部としての貫通孔４４を有している。この貫通孔４４は、その内部が空洞となっている。したがって、貫通孔４４の部分で、再配線基板１４の伸縮を吸収することができる。
例えば、図９は、室温状態に対し、温度を高くした状態での電子機器を示している。なお、室温状態での再配線基板１４の反りは、図６同様であるので、その記載を省略する。温度が高くなると、半導体チップ１２、再配線基板１４、及び封止樹脂１８が垂直方向に膨張する。このとき、再配線基板１４の伸び（膨張）が最も大きいが、この伸びを、図９に示すように、貫通孔４４の部分で吸収することができる。なお、再配線基板１４の伸びは、厚さ方向において半導体チップ１２から遠ざかるほど大きく、貫通孔４４は、半導体チップ１２側を長辺、マザーボード１００側を短辺とする略台形状となる。このように、再配線基板１４の伸びを吸収し、ひいては反りを抑制することができる。すなわち、図９に示すように、非配置領域４２において、再配線基板１４の裏面１４ｂとマザーボード１００との対向距離をほぼ一定に保持することができる。
一方、図１０は、室温状態に対し、温度を低くした状態での電子機器を示している。温度が低くなると、半導体チップ１２、再配線基板１４、及び封止樹脂１８が垂直方向に収縮する。このとき、再配線基板１４の収縮が最も大きいが、この収縮を、図１０に示すように、貫通孔４４の部分で吸収することができる。なお、再配線基板１４の収縮は、厚さ方向において半導体チップ１２から遠ざかるほど大きく、貫通孔４４は、半導体チップ１２側を短辺、マザーボード１００側を長辺とする略台形状となる。このように、再配線基板１４の収縮を吸収し、ひいては反りを抑制することができる。すなわち、図１０に示すように、非配置領域４２において、再配線基板１４の裏面１４ｂとマザーボード１００との対向距離をほぼ一定に保持することができる。
以上のように、本実施形態に係る半導体パッケージ１０によれば、再配線基板１４が、非配置領域４２に応力緩和部としての貫通孔４４を有するので、半導体パッケージ１０をマザーボード１００に実装した状態で非配置領域４２に生じる反りを効果的に抑制することができる。これにより、はんだボール１６、特に非配置領域４２に臨むはんだボール１６にクラックなどが生じるのを抑制することができる。
なお、本実施形態では、図４に示すように、パッド２０のピッチＰ１が６０μｍ、ランド２６のピッチＰ２が７８μｍとされ、貫通孔４４の直径が１５０μｍとなっている。また、再配線基板１４は、２０ｍｍ角の平面正方形をなしている。周辺ビア３２などのビアの直径も１５０μｍとなっており、ビアと貫通孔４４の違いは、その内部の導電部材の有無である。上記したように、再配線基板１４の線膨張係数は１５ｐｐｍ／℃程度であるため、−４０℃〜１５０℃の使用温度範囲における再配線基板１４の膨張量（歪量）は、約６０μｍである。このように、貫通孔４４の直径を、使用温度範囲での再配線基板１４の膨張量よりも大きくすると、より効果的に非配置領域４２に生じる反りを効果的に抑制することができる。しかしながら、膨張量よりも小さい貫通孔４４を設けた場合でも、貫通孔４４を有さない構成に較べれば、非配置領域４２に生じる反りを効果的に抑制することができる。
また、本実施形態では、貫通孔４４が、非配置領域４２のうち、周辺領域３０の部分に設けられている。再配線基板１４の一面１４ａのオーバーラップ領域２８の対応する部分には、ダイボンド材２２を介して半導体チップ１２が実装されている。このように、再配線基板１４のオーバーラップ領域２８は、半導体チップ１２に拘束されている。したがって、再配線基板１４において、オーバーラップ領域２８は周辺領域３０に較べて変形（伸縮）しにくい。本実施形態では、貫通孔４４が、変形しやすい周辺領域３０の部分に設けられているので、より効果的に反りを抑制することができる。
また、本実施形態では、貫通孔４４の一面１４ａ側開口端が、ソルダレジスト３６により閉塞されている。したがって、トランスファモールド法により、封止樹脂１８を成形する際に、封止樹脂１８が貫通孔４４内に流れ込むのを抑制することができる。これにより、半導体パッケージ１０として、貫通孔４４の空洞状態が保持されるので、非配置領域４２の反りを効果的に抑制することができる。
また、本実施形態では、複数の貫通孔４４ａがオーバーラップ領域２８を取り囲むように形成されている。また、複数の貫通孔４４ｂも、オーバーラップ領域２８を取り囲むように形成されている。半導体チップ１２、再配線基板１４、及び封止樹脂１８の線膨張係数差に基づく応力（以下、単に応力と示す）は、オーバーラップ領域２８の中心から放射状に広がるが、上記構成により、オーバーラップ領域２８のほぼ全周で、非配置領域４２の反りを効果的に抑制することができる。
なお、本実施形態では、複数の貫通孔４４ａ，４４ｂが、オーバーラップ領域２８の外形輪郭に沿って形成される例を示した。しかしながら、オーバーラップ領域２８を取り囲むように形成される複数の貫通孔４４において、オーバーラップ領域２８の中心からの距離が互いに等しいようにしても良い。これによれば、応力緩和の偏りを抑制することができる。
（第２実施形態）
本実施形態において、上記実施形態に示した半導体パッケージ１０と共通する部分についての説明は割愛する。第１実施形態では、半導体パッケージ１０を構成する再配線基板１４が、応力緩和部として貫通孔４４を有する例を示した。
これに対し、本実施形態では、図１１及び図１２に示すように、半導体パッケージ１０が、応力緩和部として、スリット４６を有する点を特徴とする。なお、スリット４６も、貫通孔４４同様、再配線基板１４を貫通しつつ空洞を有する貫通部であり、貫通孔４４との違いは、厚さ方向に垂直な一方向に長い形状を有している点である。なお、図１１及び図１２において、複数のスリット４６は、第１実施形態に示した貫通孔４４同様、周辺領域３０の部分に形成されている。
このようなスリット４６を採用しても、貫通孔４４と同様の効果を奏することができる。
なお、図１１及び図１２において、複数のスリット４６のうち、環状の非配置領域４２における内周側の端部付近に設けられた複数のスリット４６ａは、自身の長手方向がオーバーラップ領域２８の外形輪郭に沿うように、オーバーラップ領域２８を取り囲んで設けられている。また、スリット４６ｂは、自身の長手方向が、厚さ方向に垂直で、オーバーラップ領域２８の中心を通る一方向に略平行となるように設けられている。また、スリット４６ｃは、環状の非配置領域４２における外周側の端部付近であって、矩形環状の辺の中央付近にそれぞれ設けられている。
スリット４６の場合、ランド２６や配線３４の配置の許す限り、スリット４６ｂのように、自身の長手方向が、厚さ方向に垂直で、オーバーラップ領域２８の中心を通る一方向に略平行となるように設けると良い。換言すれば、長手方向が中心からの放射方向に沿うように設けると良い。これによれば、再配線基板１４の伸縮量が大きくても、吸収することができる。
（第３実施形態）
本実施形態において、上記実施形態に示した半導体パッケージ１０と共通する部分についての説明は割愛する。上記実施形態では、半導体パッケージ１０を構成する再配線基板１４が、応力緩和部として貫通部（貫通孔４４又はスリット４６）を有する例を示した。
これに対し、本実施形態では、図１３及び図１４に示すように、半導体パッケージ１０が、応力緩和部として、裏面１４ｂに凹部４８が設けられることで、再配線基板１４の他の部分よりも厚さが薄くされた薄肉部５０を有する点を特徴とする。
なお、図１３及び図１４において、凹部４８は、オーバーラップ領域２８の外形輪郭に沿う略矩形環状をなしている。また、ランド２６の形成領域よりも外側に設けられている。すなわち、上記実施形態に示した貫通孔４４及びスリット４６同様、周辺領域３０の部分に形成されている。
このような薄肉部５０を採用すると、薄肉部５０において再配線基板１４の伸縮を吸収することができるため、貫通孔４４と同様の効果を奏することができる。
なお、薄肉部５０の場合は、貫通孔４４やスリット４６と異なり、再配線基板１４を貫通するものではない。したがって、図１３に示すように、凹部４８、ひいては薄肉部５０を、オーバーラップ領域２８を取り囲むように環状に形成することができる。したがって、オーバーラップ領域２８の全周で、非配置領域４２の反りを効果的に抑制することができる。
なお、本実施形態では、環状の凹部４８、ひいては薄肉部５０の例を示した。しかしながら、薄肉部５０（凹部４８）は環状に限定されるものではない。例えばオーバーラップ領域２８の矩形の各辺に対して、それぞれ独立した薄肉部５０（凹部４８）を設けても良い。
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
上記実施形態では、半導体チップ１２がフェースアップ型の実装構造をとる例を示した。しかしながら、半導体チップ１２がフェースダウン型の実装構造をとる半導体パッケージ１０にも、上記した応力緩和部を適用することができる。例えば、図１５に示す半導体パッケージ１０は、半導体チップ１２のパッド形成面が再配線基板１４と対向しており、図示しないパッドが、バンプ５２を介してオーバーラップ領域２８内に設けられた図示しないランド２６に接続されている。そして、バンプ５２を封止するように、封止樹脂１８が、半導体チップ１２と再配線基板１４の対向領域を埋めている。なお、このような構成では、封止樹脂１８により被覆されない部分に、貫通孔４４やスリット４６を形成することもできる。この場合、貫通孔４４やスリット４６は、必ずしもソルダレジスト３６により閉塞されていなくても良い。
上記実施形態では、応力緩和部（貫通孔４４、スリット４６、及び薄肉部５０）を、非配置領域４２のうち、周辺領域３０の部分のみに設ける例を示した。しかしながら、例えば図１６に示すように、非配置領域４２として、オーバーラップ領域２８を含む場合には、オーバーラップ領域２８の部分に、応力緩和部（図１６では貫通孔４４）を設けても良い。しかしながら、上記したように、再配線基板１４の一面１４ａのオーバーラップ領域２８の対応する部分には、ダイボンド材２２を介して半導体チップ１２が実装され、半導体チップ１２に拘束されている。したがって、再配線基板１４において、オーバーラップ領域２８は周辺領域３０に較べて変形（伸縮）しにくい。したがって、好ましくは、実施形態で示したように、応力緩和部を、非配置領域４２のうち、周辺領域３０の部分のみに設けると良い。
また、中央ボール群３８を構成する複数のはんだボール１６の一部が周辺領域３０に位置しても良い。例えば、中央ボール群３８の配置領域が、オーバーラップ領域２８を内包するように設けられる場合、非配置領域４２は周辺領域３０の部分のみを有することとなる。
上記実施形態では、非配置領域４２がオーバーラップ領域２８を環状に取り囲む例を示した。しかしながら、非配置領域４２の平面形状は環状に限定されるものではない。また、周辺領域３０，ひいては周辺ボール群４０の配置領域も、オーバーラップ領域２８を取り囲む環状に限定されるものではない。所定ピッチで連なる複数のはんだボール１６の群として、オーバーラップ領域２８に配置されたはんだボール１６を少なくとも含む中央ボール群３８と、周辺領域３０に配置されたはんだボール１６のみを含む周辺ボール群４０を有する。そして、再配線基板１４が、中央ボール群３８の配置領域と周辺ボール群４０との配置領域の間に非配置領域４２を有する半導体パッケージ１０であれば、上記した応力緩和部を適用することができる。
上記実施形態では、周辺ボール群４０が、オーバーラップ領域２８を取り囲むように複数のはんだボール１６が３列配置されてなる環状群を１重分有する例を示した。しかしながら、環状群を構成するはんだボール１６の列数及び環状群の個数は上記例に限定されるものではない。例えば、環状群を多重に有しても良い。この場合、応力緩和部は、少なくともオーバーラップ領域２８と最内周の環状群との間の非配置領域４２に設けられると良い。好ましくは、上記非配置領域４２とともに、隣り合う環状群の間の非配置領域４２にも応力緩和部が設けられると良い。
１０・・・半導体パッケージ、１２・・・半導体チップ、１４・・・再配線基板、１４ａ・・・一面
１４ｂ・・・裏面、１６・・・はんだボール（電極）、１８・・・封止樹脂、２８・・・オーバーラップ領域、３０・・・周辺領域、３８・・・中央ボール群（中央電極群）、４０・・・周辺ボール群（周辺電極群）、４２・・・非配置領域、４４・・・貫通孔（応力緩和部、貫通部）

Claims (9)

  1. 半導体チップと、
    一面に、前記半導体チップが実装された再配線基板と、
    前記再配線基板における一面と反対の裏面に所定ピッチを有して配置され、基板に接続される外部接続用の複数の電極と、
    前記再配線基板の一面上に配置され、前記半導体チップと前記再配線基板との電気的な接続部を少なくとも封止する封止樹脂と、を備え、
    前記再配線基板は、前記半導体チップとオーバーラップするオーバーラップ領域と、該オーバーラップ領域を除く領域である周辺領域と、を有し、
    前記所定ピッチで連なった複数の前記電極の群として、前記オーバーラップ領域に配置された電極を少なくとも含む中央電極群と、前記周辺領域に配置された電極のみを含む周辺電極群と、を有する半導体パッケージであって、
    前記再配線基板は、前記中央電極群の配置領域と前記周辺電極群との配置領域の間の前記電極の配置されていない非配置領域に、前記半導体チップ、前記再配線基板、及び前記封止樹脂の線膨張係数差に基づく応力を緩和する応力緩和部を有することを特徴とする半導体パッケージ。
  2. 前記応力緩和部は、前記非配置領域のうち、前記周辺領域の部分に設けられていることを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記応力緩和部として、前記再配線基板を一面から裏面にわたって貫通しつつ空洞とされた貫通部を有することを特徴とする請求項１又は請求項２に記載の半導体パッケージ。
  4. 前記再配線基板は、前記半導体チップのパッドと前記電極とを電気的に中継する配線部を有し、
    前記貫通部は、前記配線部とオーバーラップしない位置に設けられていることを特徴とする請求項３に記載の半導体パッケージ。
  5. 前記貫通部の一面側開口端は、前記再配線基板の一面に設けられたソルダレジストにより閉塞されていることを特徴とする請求項３又は請求項４に記載の半導体パッケージ。
  6. 前記周辺電極群は、前記オーバーラップ領域を取り囲むように複数の前記電極が配置されてなる環状群を少なくとも１重分有し、
    複数の前記貫通部が、前記オーバーラップ領域を取り囲むように形成されていることを特徴とする請求項３〜５いずれか１項に記載の半導体パッケージ。
  7. 前記応力緩和部として、前記裏面に凹部が設けられ、前記再配線基板の他の部分よりも厚さの薄い薄肉部を有することを特徴とする請求項１又は請求項２に記載の半導体パッケージ。
  8. 前記周辺電極群は、前記オーバーラップ領域を取り囲むように複数の前記電極が配置されてなる環状群を少なくとも１重分有し、
    前記薄肉部が、前記オーバーラップ領域を取り囲むように形成されていることを特徴とする請求項７に記載の半導体パッケージ。
  9. 前記薄肉部は、前記オーバーラップ領域を取り囲むように環状に形成されていることを特徴とする請求項８に記載の半導体パッケージ。
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