JP2013146001A5

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Publication number: JP2013146001A5
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Filing date: 2012-01-16
Publication date: 2015-01-22

Description

撮像装置

本発明は、動画の撮影中に静止画を撮影することができる撮像装置に関する。

近年、動画を撮像しながら、同時に静止画を撮影することが可能な撮像装置が普及しつつある。静止画を撮影する前に、ファインダーで被写体を観察しながら構図を決定し、静止画の撮影が開始される。この被写体を観察するための表示技術として、従来は光学式ファインダーが主流であったが、近年、ＬＣＤ（Liquid Crystal Display）や有機ＥＬ（Electroluminescence）を利用した電子ファインダーに移行しつつある。このような技術の流れを背景として、長時間の動画の撮影における電力消費の低減を図りながら、同時に高画質の動画、及び高精細な静止画を撮影する技術が提案されている。

特許文献１には、全画素読出モードで撮像素子を駆動する場合、撮像素子から読み出された全画素の画像データを、画像処理部で間引いて動画とし、動画撮影中に静止画の撮影が指示されると、全画素の画像データを間引かずに静止画として処理する技術が記載されている。

特許文献２は、図１１に示すように、動画のみを撮像するときは撮像素子から画素信号を間引いて読み出す。一方、静止画と動画を同時に撮像するときは、撮像素子から全画素の画像信号を読み出して静止画の画像信号とし、撮像素子から読み出した全画素の信号を間引き部で間引くことにより動画の画像信号を生成している。これにより、動画撮影は静止画撮影の間も途切れることなく行なわれるとともに、高画質の静止画を得ることができるとされている。

図１２は、従来技術における撮像素子の撮像部から画像信号を読み出すタイミングを示す図である。フィールド同期信号に応答して撮像部の１行目の画素ラインからｎ行目の画素ラインの画像信号を順次読み出す動作が繰り返し実行される。

特許第３９９２６５９号公報特開２００７−１５０４３９号公報

特許文献１では、静止画を撮像する場合は、静止画撮影の前後における動画撮影中にも、撮像素子から常に動画用の高フレームの全画素の画像信号を読み出す必要があった。このため、消費電力が大きくなるという問題があった。

また、特許文献２においては、電子ローリングシャッタにより撮像素子から画像信号を読み出す場合、間引き読み出しと全画素読み出しでは、撮像部を構成する各画素が属するラインの露光開始や露光終了のタイミングを制御する方式が異なるため、動画撮影モードから静止画撮影モードへスムーズに移行して撮影制御を行うことが難しかった。このため、動画撮影モードから静止画撮影モード、又は静止画撮影モードから動画撮影モードへの移行過程において、無効なフレームが発生し、動画データが途切れてしまうという問題があった。

本発明は上記事情に鑑みてなされたものであり、高画質の動画を撮影するとともに高精細な静止画を撮影することができ、さらに、消費電力を低減可能な撮像装置を提供することを目的とする。

上述した課題を解決するために、第１の発明に係る撮像装置は、電圧が時間経過に従って階段状に変化するランプ波と画像信号を比較し、該ランプ波の電圧が入力電圧と一致するまでの時間に基づいて該画像信号のアナログデジタル変換を行う機能を有する撮像装置において、複数の画素を有する画素行が複数配列された撮像素子の撮像部から電子ローリングシャッタ制御により読み出された動画信号に対して、第１の量子化ビット数のアナログデジタル変換を行なって動画データを生成する動画データ生成部と、上記撮像素子の撮像部から上記電子ローリングシャッタ制御により読み出された静止画信号に対して、上記第１の量子化ビット数より多いビット数のアナログデジタル変換を行なって静止画データを生成する静止画データ生成部と、を備えた。

上記第１の発明に係る撮像装置によれば、第１の量子化ビット数のアナログデジタル変換を行なう場合は、第２の量子化ビット数のアナログデジタル変換を行なう場合に比べてアナログデジタル変換にかかる時間を短くすることができるので、消費電力を低減することが可能となる。

また、第２の発明に係る撮像装置は、上記第１の発明に係る撮像装置において、動画及び静止画を撮像するタイミングを制御するための同期信号を所定の時間間隔で出力する撮像素子制御部と、１フレームの画像の撮像が終了してから次の同期信号が発生するまでの間、上記撮像素子に供給する電力を低減するための電力制御部を備えた。

上記第２の発明に係る撮像装置によれば、動画撮影時の消費電力を静止画撮影時に比べて低減することができる。

また、第３の発明に係る撮像装置は、上記第１の発明に係る撮像装置において、動画及び静止画を撮像するタイミングを制御するための同期信号を所定の時間間隔で出力する撮像素子制御部を備え、上記静止画信号の全画素のアナログデジタル変換にかかる時間と、上記動画信号の全画素のアナログデジタル変換にかかる時間を略同一とする。

上記第３の発明に係る撮像装置によれば、静止画又は動画の露光開始のための特別なタイミング調整を行なう必要がなく、動画から静止画の撮影への切り替え、及び静止画から動画の撮影への切り替えが簡単になる。

また、第４の発明に係る撮像装置は、上記第３の発明に係る撮像装置において、上記静止画信号の１画素のアナログデジタル変換にかかる時間と、上記動画信号の１画素のアナログデジタル変換にかかる時間の差をΔＴとするとき、上記動画信号の画素毎のアナログデジタル変換の終了時から上記ΔＴが経過するまでの間、上記撮像素子に供給する電力を低減するための電力制御部を備えた。

上記第４の発明に係る撮像装置によれば、動画撮影時の消費電力を静止画撮影時に比べて低減することができる。

さらに、第５の発明に係る撮像装置は、上記第１の発明、上記第２の発明、および上記第３の発明に係る撮像装置において、静止画の画像データのビット精度を、動画のビット精度にビット変換して動画データに変換する画像処理部を備えた。

上記第５の発明に係る撮像装置によれば、静止画の撮影中も動画の撮影が可能になり、静止画撮影中に動画像が欠落することがないので高画質の動画データを得ることができる。

本発明によれば、高画質の動画を撮影するとともに高精細な静止画を撮影することができ、さらに、消費電力を低減可能な撮像装置を提供することができる。

本発明の実施形態１〜２に共通の撮像装置の構成を示すブロック図である。本発明の実施形態１〜２に共通の、撮像素子の概略構成を示すブロック図である。本発明の実施形態１〜２に共通の、撮像素子の１画素の回路構成を示す図である。本発明の実施形態１〜２に共通の、Ａ／Ｄ変換器の構成を示すブロック図である。本発明の実施形態１における、動画信号読み出し時のフィールド同期信号と画素選択信号との関係を示すタイミングチャートである。本発明の実施形態１における、フィールド同期信号と電子ローリングシャッタによる読み出しとの関係を示すタイミングチャートである。本発明の実施形態１における、撮像素子から１画素の信号を読み出して、量子化ビット数が１０ビットのＡ／Ｄ変換を行なうときのタイミングチャートである。本発明の実施形態１〜２における、撮像素子から１画素の信号を読み出して、量子化ビット数が１２ビットのＡ／Ｄ変換を行なうときのタイミングチャートである。本発明の実施形態２における、フィールド同期信号と電子ローリングシャッタによる読み出しとの関係を示すタイミングチャートである。本発明の実施形態２における、撮像素子から１画素の信号を読み出して、量子化ビット数が１０ビットのＡ／Ｄ変換を行なうときのタイミングチャートである。従来の撮像装置における、フィールド同期信号と画素読み出し動作との関係を示すタイミングチャートである。従来の撮像装置における、動画信号読み出し時のフィールド同期信号と画素選択信号との関係を示すタイミングチャートである。

以下、図面を参照して本発明の実施の形態を説明する。
なお、本発明の実施の形態においては、通常の撮像装置と同様の動作及び制御技術については説明を省略、又は詳細な説明を省略する。

［実施形態１］
図１は本発明の撮像装置の構成を示すブロック図である。この撮像装置は、レンズ１０１と、レンズ１０１を駆動するモータ１０２と、フォーカス制御部１０３と、絞り機構１０４と、モータ１０５と、絞り制御部１０６と、シャッター機構１０７と、プランジャー１０８と、プランジャー制御部１０９と、撮像素子１１０と、ＡＥ処理部１１２と、ＡＦ処理部１１３と、画像処理部１１４と、ＬＣＤドライバ１１５と、ＬＣＤ１１６と、不揮発性メモリ１１７と、内蔵メモリ１１８と、圧縮伸張部１１９と、着脱メモリ１２０と、ＣＰＵ１２１と、入力部１２２と、電源部１２３と、データバス１２４を有している。

レンズ１０１は、撮像素子１１０に被写体の光学像を結像するためのものである。モータ１０２は、レンズ１０１を駆動するものである。フォーカス制御部１０３は、モータ１０２によりレンズ１０４を合焦位置に駆動するためのものである。絞り機構１０４は、レンズ１０１を透過した被写体光束の開口径を制限するものである。モータ５は絞りが所定の大きさになるように絞り機構１０４を駆動するものである。絞り制御部１０６は、モータ１０５を制御するものである。シャッター機構１０７は、シャッターを開閉して撮像素子１１０へ被写体光を通過させたり遮蔽したりするためのものである。プランジャー１０８は、シャッター機構１０７を駆動するためのものである。プランジャー制御部１０９は、プランジャー１０８を駆動制御するためのものである。

撮像素子１１０は、撮像面に受けた光学像を電気信号に変換し画像信号を生成するためのものである。撮像素子１１０は、画素列ごとに配置されたＡ／Ｄ変換器２０３（図２参照）を内蔵しており、撮像素子１１０の各画素から読み出されたアナログ画像信号はＡ／Ｄ変換器２０３によりデジタル信号に変換され、撮像素子１１０からデジタル画像データ（以下、アナログの「画像信号」に対応したデジタル信号を、単に、「画像データ」とよぶ）が出力される。ＡＥ処理部１１２は、露出レベルが適正になるような露出時間や絞り値を演算する。

ＡＦ処理部１１３は、撮像素子１１０から出力された画像データの高周波成分に基づいて、被写体のピント状態を検出する。画像処理部１１４は、撮像素子１１０から読み出された画像データの同時化処理、諧調変換処理、ホワイトバランス調整、エッジ処理等の各種画像処理を行なう。また、画像処理部１１４は、撮像素子１１０から読み出された画像データをリサイズして動画データを生成する処理も行なう。ＬＣＤ１１６は、撮像された画像その他の情報を表示するためのものである。ＬＣＤドライバ１１５は、ＬＣＤ１１６を駆動するためのものである。不揮発性メモリ１１７は、種々のプログラム及びユーザの設定データ等を格納するためのものである。内蔵メモリ１１８は、高速書き込み／読み出しが可能なメモリであり、撮像素子１１０から読み出された画像データを一時的に格納する。また、内蔵メモリ１１８は、画像処理部１１４における各種処理のワークメモリとして利用される。

圧縮伸張部１１９は、画像データを圧縮し、この圧縮した画像データを圧縮前の画像データに戻す伸張処理を行なうためのものである。着脱メモリ１２０は、画像データを記録するためのカードメモリ等の不揮発性のメモリであり、カメラに対して着脱可能となっている。ＣＰＵ１２１は、撮像装置全体を統括的に制御するためのものである。ＣＰＵ１２１は、動画や静止画の撮像タイミングを制御するための同期信号を発生する撮像素子制御部、動画撮影部、静止画撮影部、電力制御部としての機能も有する。入力部１２２は、撮像装置の各種モード設定やレリーズ操作等の各種操作を指示入力するためのものである。電源部１２３は撮像装置全体に電源を供給するためのものである。データバス１２４は各種データの送受信を行なうためのバスラインである。

図２は、撮像素子１１０の概略構成を示すブロック図である。撮像部２０１には、ｎ行ｍ列の画素Ｐ１１〜Ｐｍｎが配列されている。各画素列に対応して列並列Ａ／Ｄ変換方式のＡ／Ｄ変換器２０３（Ａ／Ｄ１〜Ａ／Ｄｍ）が配置されている。垂直走査回路２０４は、各画素行に接続され、画素行１から画素行ｎまで行毎に順次に画素を選択して、この選択した画素の信号をＡ／Ｄ変換器に出力するための垂直走査信号(φＳ,φＲ、φＴ）を出力する回路である。垂直走査回路制御部２０５は、垂直走査回路２０４に接続され、各画素行に対して垂直走査信号を出力するタイミングを制御するための制御回路である。なお、垂直走査回路制御部２０５は、その機能の一部、又は全部をＣＰＵ１２１にもたせてもよい。

ランプ波生成回路２０６は、列並列デジタルＣＤＳ方式Ａ／Ｄ変換に必要な階段状のランプ波を出力する回路である。Ａ／Ｄ変換器２０３は水平読み出し回路２０７に接続されている。水平読み出し回路２０７は、Ａ／Ｄ変換器２０３から画素行毎にパラレルに出力された画像データを、シリアル信号に変換して撮像素子１１０の外部に出力するための回路である。Ａ／Ｄ変換器２０３、及びランプ波生成回路２０６は動画データ生成部、及び静止画データ生成部の一部を構成する。なお、Ａ／Ｄ変換の詳細については後述する。

図３は、図２に示した撮像素子１１０における１画素の回路構成を示す図である。図３において、ＰＤ(Photo Diode)は光電変換部であり、ＦＤ(Floating Diffusion)は、光電変換部ＰＤの信号を一時的に保持する信号蓄積部である。ここで、信号蓄積部ＦＤは遮光されており、画素部２０２に光が入射されていても、信号蓄積部ＦＤに保持されている信号は変化しないようになっている。

Ｔｒ１は、光電変換部ＰＤをリセットするリセット部、及び光電変換部ＰＤに蓄積した電荷を信号蓄積部ＦＤに転送するゲート部としての機能を併用するトランジスタであり、電荷転送信号φＴにより制御される。

Ｔｒ２は、増幅部として機能する増幅用トランジスタでありソースフォロワアンプを構成する。信号蓄積部ＦＤの画素信号Ｖ_ＳＦは、増幅用トランジスタＴｒ２により増幅され、信号読出部として機能する選択トランジスタＴｒ３を介して垂直信号線Ｌ_Ｖに出力される。選択トランジスタＴｒ３は、画素選択信号φＳにより制御される。

Ｔｒ４は、光電変換部ＰＤおよび信号蓄積部ＦＤをリセットするリセット部として機能するトランジスタであり、画素リセット信号φＲにより制御されるようになっている。

次に、図４を参照してＡ／Ｄ変換器２０３の構成の概要を説明する。このＡ／Ｄ変換器２０３の基本構成は、列並列デジタルＣＤＳ（Correlated Double Sampling）方式として公知のものである（例えば、技術文献：ＣＸ−ＰＡＬ７１号、ソニー株式会社に掲載されている)。

Ａ／Ｄ変換器２０３は、比較器４０１とラッチ回路４０２とカウンタ４０３を有している。比較器４０１の入力には、図２の画素信号Ｖ_ＳＦを伝送する垂直信号線Ｌ_Ｖと、この垂直信号線Ｌ_Ｖの画素信号Ｖ_ＳＦと比較するための参照信号Ｖ_ＲＡＭＰを出力する信号線に接続される。ラッチ回路４０２には、カウンタ４０３の計数値を出力するためのカウンタ出力部、及び比較器４０１の出力部が接続される。カウンタ４０３には、カウンタクロック信号φ_ＣＴＣＫを供給するための信号線、カウンタ４０３をリセットするためのカウンタリセット信号φ_ＣＲを供給するための信号線、及びカウンタ４０３をアップカウンタ、又はダウンカウンタのいずれかに切り替えるためのカウント方向信号φ_ＵＤを供給するための信号線が接続される。

参照信号Ｖ_ＲＡＭＰはランプ波生成回路２０６（図２）によって生成される。また、カウンタクロック信号φ_ＣＴＣＫ、カウンタリセット信号φ_ＣＲ、カウント方向信号φ_ＵＤは、垂直操作回路制御部２０５、及び垂直走査回路２０４によって生成される。

次に、実施形態１の動作を説明する。

実施形態１においては、動画信号、及び静止画信号を一定周期のフィールド同期信号に同期して読み出しを開始するとともに、動画信号のＡ／Ｄ変換のビット精度を１０ビット、静止画信号のＡ／Ｄ変換のビット精度を１２ビットにする。ビット精度が１０ビットの動画信号のＡ／Ｄ変換は、ビット精度が１２ビットの静止画信号のＡ／Ｄ変換に比べて高速化が可能であるので(この理由については、図７、８を参照して後述する）、動画信号の全画素の読み出し時間は、静止画信号の全画素の読み出し時間より短くなる。そこで、実施形態１においては、静止画信号の全画素の読み出し完了から、次の同期信号発生までの所定期間、消費電力を低減する。

図５は、実施形態１における動画信号読み出し時（Ａ／Ｄ変換のビット精度が１０ビットのとき）の、フィールド同期信号と画素選択信号φＳとの関係を示すタイミングチャートである。１行目の画素行の画素データから順次読み出しが実行される。上述したように、動画信号全画素の読み出し時間は、静止画信号の全画素の読み出し時間より短くなるので、最後のｎ行目の画素データの読み出し完了から次のフィールド同期信号が発生するまでＴｌｐの時間がある。そこで、１フィールドの画像信号のＡ／Ｄ変換が完了するタイミングは既知であるので、この１フィールドの画像信号のＡ／Ｄ変換完了時から、次のフィールド同期信号が発生するまでのＴｌｐの期間は、ＣＰＵ１２１から電源部１２３に対して、消費電力を低減するための信号を送信する。消費電力の低減の方法としては、Ｔｌｐの期間に必用のない機能を有するブロックのみ低消費電力にすればよい。少なくとも、必要の無い機能を有するブロックの電源を停止する等して、撮像素子の消費電力を低減する。

図６は、実施形態１における、フィールド同期信号と電子ローリングシャッタによる読み出しの関係を示すタイミングチャートである。動画記録中はフィールド同期信号に同期して、１フィールドの画像データが撮像素子１１０から繰り返し読み出される。ここで、動画記録中におけるＡ／Ｄ変換器２０３のビット精度は１０ビットである。動画記録中に、撮影者が入力部１２２を介して静止画記録のためのレリーズ操作を行なうと、ＣＰＵ１２１はこのレリーズ操作に伴うレリーズ信号を受けて、次々回のフィールドの画像信号を１２ビットのビット精度でＡ／Ｄ変換するための切り替え信号を撮像素子制御部１１に送信するための準備を行なう。すると、次のフィールド同期信号に同期して、１０ビットのビット精度による動画信号のＡ／Ｄ変換、及び動画の画像データの読み出しが行なわれる。次に、予め決められたタイミングで、１行目画素行から順次、静止画の露光開始のために、画素リセット信号φＲ、及び電荷転送信号φＴの順序でパルスが印加され、静止画の露光が開始される（図６の電子ローリングシャッタによる読み出しのチャート中、斜め点線参照）。

ここで、図６の電子ローリングシャッタによる読み出しのチャート中、静止画の露光開始を表す点線の傾き、又は静止画データの読み出しを表す実線の傾きが、動画の露光開始、又は動画データの読み出しを表す実線の傾きに比べて緩やかなのは、既述のとおり、静止画の画像信号のＡ／Ｄ変換のビット精度が、動画の画像信号のそれに比べて高いために、Ａ／Ｄ変換に時間がかかることによる。

１フィールド期間の静止画の露光が終了すると、次のフィールド同期信号に同期して、１行目の画素の画像信号が１２ビットのビット精度でＡ／Ｄ変換されて撮像素子１１０から読み出される。同様にして、２〜ｎ行目の画素列の画素の画素信号がＡ／Ｄ変換される。この静止画の全画素の画像データの読み出し時間は、略１フィールド期間に設定されている。この、読み出された動画の画像データと等しい画素数の静止画の画像データは、画像処理部１１４により、同時化処理、諧調処理、ホワイトバランス処理等のさまざまな画像処理が施された後、圧縮伸張部１１９で圧縮処理が施され、静止画データとして着脱メモリ１２０に記録される。また、この静止画データは、画像処理部１１４にて１０ビットのデータにビット変換された後に、それまでに読み出された動画データとともに、着脱メモリ１２０に記録される。

図６において、静止画の画像データの読み出しが終了した画素は、１行目画素から順次、次の動画の露光開始のために、画素リセット信号φＲ、及び電荷転送信号φＴの順序でパルスが印加され、動画の露光が開始される（図６の電子ローリングシャッタによる読み出しのチャート中、一点鎖線参照）。そして、次のフィールド同期信号に同期して、１行目画素から順次動画データの読み出しが開始される。この動画データの露光時間は、１フィールド期間よりも短いので、画像処理部１１４にて、この動画データに１以上の所定の係数を掛けて、１フィールド期間の露光に対応した動画データに変換し、圧縮処理を施して動画データとして着脱メモリ１２０に記録する。

次に、１０ビットのビット精度によるＡ／Ｄ変換器２０３の動作を、図７のタイミングチャートを参照して詳細に説明する。画素選択信号φＳが”Ｈ”の期間、信号蓄積部ＦＤの電圧が画素信号Ｖ_ＳＦとして信号出力線Ｌ_Ｖに出力され、比較器４０１の一方の入力に供給される。画素リセット信号φＲのパルスがトランジスタＴｒ４のゲートに印加されると、信号蓄積部ＦＤの電圧は、電圧ＶＤＤにリセットされる。図７の画素信号Ｖ_ＳＦはφＲの印加と同時にリセット電圧まで上昇していることがわかる。

次に、Ａ／Ｄ変換器２０３にカウンタリセット信号φ_ＣＲが印加されると、カウンタ４０３はリセットされる。このとき、カウント方向信号φ_ＵＤはダウンカウントに設定されている。次にカウンタクロック信号φ_ＣＴＣＫがカウンタ４０３に出力されると同時に、参照信号Ｖ_ＲＡＭＰとしての階段状のランプ波が比較器４０１の他方の入力に供給される。カウンタ４０３はカウントを開始し、そのカウント数を表すデジタルデータ（カウンタ出力）がラッチ回路４０２に出力される。続いて、参照信号Ｖ_ＲＡＭＰが時間経過とともに低下し、このＶ_ＲＡＭＰと画素信号Ｖ_ＳＦが一致すると、比較器４０１の出力φ _ＣＯＵＴが反転し、このφ _ＣＯＵＴの変化を受けて、カウンタ４０３のカウント動作がストップする。ここでカウンタ４０３には最終的に計数されたカウント値が保持されている。このカウンタに保持されているデジタルデータは、リセット信号Ｖ_ＲＳＴに相当する。

カウンタクロックφ_ＣＴＣＫは、Ｎｒｓｔ個のパルスが出力されるとパルス出力が停止されて一定の定常値になる。このパルス数Ｎｒｓｔは、リセット電圧Ｖ_ＲＳＴより若干大きなアナログ電圧をデジタルデータに変換可能なビット数であればよい。このＮｒｓｔの値はＡ／Ｄ変換の量子化ビット数（以下「ビット精度」と称する）が１０ビットの場合は、後述する１２ビットの場合に比べてほぼ１／４の値にする。例えば、Ａ／Ｄ変換のビット精度が１０ビットの場合はＮｒｓｔ＝２５６とし、Ａ／Ｄ変換のビット精度が後述する１２ビットの場合は１０２４とする。

次に、トランジスタＴｒ１のゲートに電荷転送信号φＴが印加されると、１フィールド期間、光電変換部ＰＤに蓄積された信号電荷が、信号蓄積部ＦＤに転送される。図７に示すＶ_ＳＩＧがこの転送された信号電荷に相当する。φＴのパルス出力に同期して、参照信号Ｖ_ＲＡＭＰがリセットされる。また、φＴの出力に同期して、カウント方向φ_ＵＤはアップカウンタに切り替えられる。また、比較器４０１の出力φ _ＣＯＵＴはφＲにほぼ同期して反転して”Ｈ”レベルになる。続いて、参照信号Ｖ_ＲＡＭＰが時間経過とともに低下し、このＶ_ＲＡＭＰと画素信号Ｖ_ＳＦが一致すると、比較器４０１の出力φ _ＣＯＵＴが反転し、この信号の変化を受けて、ラッチ回路４０２は、カウンタ４０３のカウント数を表すデジタルデータをラッチするとともに、カウンタ４０２のカウント動作がストップする。ここでラッチ回路４０２にラッチされたデジタルデータは、画素信号Ｖ_ＳＩＧと画素信号に重畳しているリセット信号Ｖ_ＲＳＴの加算データに相当する。

カウンタクロックφ_ＣＴＣＫは、Ｎ（ｓｉｇ＋ｒｓｔ）個のパルスが出力されるとパルス出力が停止されて一定の定常値になる。上記パルス数Ｎ（ｓｉｇ＋ｒｓｔ）は、リセット電圧Ｖ_ＲＳＴと画素信号の電圧Ｖ_ＳＩＧを加算した電圧より若干大きなアナログ電圧をデジタルデータに変換可能なビット数であればよい。そしてこの値はＡ／Ｄ変換のビット精度が１０ビットの場合は、１２ビットの場合に比べてほぼ４倍の値にする。例えば、Ａ／Ｄ変換のビット精度が１０ビットの場合はＮｒｓｔ＝１３８０とし、Ａ／Ｄ変換のビット精度が１２ビットの場合は５５２０とする。したがって、図７のランプ波の周期を一定とすると、１０ビットのビット精度でＡ／Ｄ変換を行なう場合は、１２ビットでＡ／Ｄ変換を行なう場合に比べて高速にＡ／Ｄ変換を終了させるこいとができる。また、ビット精度が１０ビットの場合は、ビット精度が１２ビットの場合に比べて、カウンタクロックφ_ＣＴＣＫのクロック数やカウンタ４０３のカウント数が少ないので消費電力が低減される。最近、撮像素子の画素数が多くなり、それに伴いカウンタクロックφ_ＣＴＣＫの周波数は非常に高くなってきているので、撮像素子の全体に占める消費電力は非常に大きく、上記消費電力の低減効果は大きい。

以上説明したＡ／Ｄ変換動作の結果、最終的にラッチ回路４０２にラッチされたカウント結果は、画素信号Ｖ_ＳＩＧと画素信号に重畳しているリセット信号Ｖ_ＲＳＴの加算データから、Ｖ_ＲＳＴを減算した画素信号Ｖ_ＳＩＧに相応したデジタルの画素データに等しい。そして、このラッチ回路４０２にラッチされた画素データは、撮像素子の水平読み出し回路２０７（図１参照）を介して、他の列の同一ラインの画素データとともに撮像素子１１０から、シリアルデータに変換されて読み出される。

なお、図７は所定の画素行に属する１画素のＡ／Ｄ変換動作を示すが、この所定の画素行に属するすべての画素について、画素列毎に配置されたＡ／Ｄ変換器により同時並列的に同様のＡ／Ｄ変換動作が実行される。そして所定行の画素信号Ｖ_ＳＩＧのＡ／Ｄ変換が終了すると、次の画素行について同様のＡ／Ｄ変換が実行される。以上の動作がすべての画素の画素信号Ｖ_ＳＩＧの読み出しが完了するまで行なわれる。このよう画素読み出しによる露光制御の方式は、一般に電子ローリングシャッタ制御と称されるものである。

実施形態１においては、図７のランプ波の周期を一定とすると、１０ビットのビット精度でＡ／Ｄ変換を行なう場合のダウンカウント時間、及びアップカウント時間は、１２ビットのビット精度の場合に比べて短くなる。既述の通り、実施形態１においては、この短くなった分だけＡ／Ｄ変換にかかる時間を短くする。したがって、１２ビットのビット精度でＡ／Ｄ変換する場合の全画素の画像データの読み出し時間を、フィールド同期信号の１周期に略等しくなるように設定すると、１０ビットのビット精度でＡ／Ｄ変換する場合の全画素の画像データの読み出し時間は、フィールド同期信号の１周期よりも短くなる。

図８は、静止画信号を１２ビットのビット精度でＡ／Ｄ変換する場合のＡ／Ｄ変換の動作を示すタイミングチャートである。基本的な動作は図７と同様であるので、図７と異なるところのみ説明する。

静止画信号を１２ビットのビット精度でＡ／Ｄ変換する場合は、動画信号を１０ビットのビット精度でＡ／Ｄ変換する場合に比べて、ランプは波Ｖ_ＲＡＭＰの１周期あたりの電圧の変化は、１０ビットのビット精度でＡ／Ｄ変換する場合に比べて１／４になる。画像信号をＡ／Ｄ変換可能なアナログ電圧のレンジは、ビット精度が１０ビットでも１２ビットでも同じであるので、１２ビット精度でＡ／Ｄ変換を行なう場合のダウンカウント期間、およびアップカウント期間のカウンタクロックφ_ＣＴＣＫのカウント数は、１０ビット精度でＡ／Ｄ変換を行なう場合の約４倍になる。したがって、同じ値のアナログ信号をＡ／Ｄ変換するにも、１２ビットのビット精度でＡ／Ｄ変換を行なう場合は、約４倍の時間がかかることになる。

以上説明した実施形態１においては、動画の画像信号を１０ビットのビット精度でＡ／Ｄ変換し、静止画の画像信号を１２ビットのビット精度でＡ／Ｄ変換したが、動画の画像信号のＡ／Ｄ変換のビット精度を、静止画の画像信号のそれに比べて低く設定すれば、これ以外の組み合わせであっても、もちろん構わない。

実施形態１においては、動画の画像信号のＡ／Ｄ変換中の消費電力が、静止画の画像信号のＡ／Ｄ変換中の消費電力に比べて低減される。また、実施形態１においては、一定周期のフィールド同期信号に同期して、動画データ、及び静止画データを読み出すとともに、動画の画像信号のＡ／Ｄ変換のビット精度を、静止画の画像信号のそれに比べて低く設定するとともに、動画の１フィードあたりの画像データの読み出し時間を、静止画の画像データの読み出し時間よりも短く設定し、動画の画像データの１フィードの読み出し完了時から、次のフィールド同期信号の読み出しまでの期間中、少なくとも撮像素子に供給する消費電力を低減するようにした。また、画像処理部１１４により静止画の画像データのビット精度を、動画のビット精度にビット変換して動画データとするので、静止画の撮影中も動画の撮影が可能になり、高画質の動画データを得ることができる。

［実施形態２］
次に、本発明の実施形態２について説明する。
図９、図１０は実施形態２に係る図面である。本実施形態の説明においては、主に実施形態１と異なるところを説明する。

実施形態２においても、実施形態１と同様に、動画の画像信号及び静止画の画像信号を一定周期のフィールド同期信号に同期して露光、及び読み出しを開始するとともに、動画の画像信号のＡ／Ｄ変換のビット精度を１０ビット、静止画の画像信号のＡ／Ｄ変換のビット精度を１２ビットにする。実施形態１においては、１フィールド期間のうち、ビット精度が１０ビットの全画素の画像データの読み出し時間を除いた時間を低消費電力にした。これに対して、実施形態２においては、１０ビットのビット精度で１画素のＡ／Ｄ変換を行なうのにかかる時間を、１２ビットのビット精度で１画素のＡ／Ｄ変換を行なうのにかかる時間と略等しくすることにより、ビット精度が１０ビットの全画素の画像データの読み出し時間を、ビット精度が１２ビットの全画素の画像データの読み出し時間と略等しくする。

図７、８を参照して説明したように、ビット精度が１０ビットの動画信号のＡ／Ｄ変換におけるダウンカウント期間、およびアップカウント期間は、ビット精度が１２ビットの静止画の画像信号のＡ／Ｄ変換に比べて、約４倍の高速化が可能である。そこで、実施形態２においては、１０ビットのビット精度でＡ／Ｄ変換を行なう場合、ダウンカウント、及びアップカウント（図７、８参照）の終了後、所定時間、低消費電力にする。消費電力を低減する方法としては、Ｔｌｐの期間に必用のない機能を有するブロックのみ低消費電力にすればよい。少なくとも、必要の無い機能を有するブロックの電源を停止する等して、撮像素子の消費電力を低減する。

図９は、実施形態２における、フィールド同期信号と電子ローリングシャッタによる読み出しの関係を示すタイミングチャートである。実施形態２においては、１ラインあたりの画像データの読み出し時間が動画と静止画で同じになる。したがって、図９の電子ローリングシャッタによる読み出しのチャート中、動画データの露光開始、及び読み出し開始を表す斜線の傾きが、静止画データの露光開始、及び読み出し開始を表す斜線の傾きと同じになる。このため、実施形態１で説明したように、静止画撮影の露光開始や、静止画撮影直後の動画の露光開始のためのリセット動作、および静止画データ読み出し直後の動画データの増幅処理が不要になる。

図１０は、実施形態２における、撮像素子から１画素の信号を読み出して、量子化ビット数が１０ビットのＡ／Ｄ変換を行なうときのタイミングチャートである。基本的な動作は、実施形態１にかかる図７と同様である。既述の通り、本実施形態においては、１０ビットのビット精度で１画素のＡ／Ｄ変換時間を行なうのにかかる時間を、１２ビットのビット精度で１画素のＡ／Ｄ変換にかかる時間に略等しくする。そして、ダウンカウント終了後の所定時間ＴＰＳ１、及びアップカウント終了後の所定時間ＴＰＳ２の時間、消費電力を低減する制御を行う。

静止画の画像信号を１２ビットのビット精度でＡ／Ｄ変換する動作は、図８を参照して実施形態１で説明したのと同様である。

なお、静止画データ、及び動画データは、実施形態１と同様に着脱メモリ１２０に記録される。また、１２ビット精度の静止画データは、画像処理部１１４にて１０ビット精度の画像データにビット変換された後、所定の画像処理が施されて、動画データとして着脱メモリ１２０に記録される。

以上説明したように、実施形態２においては、一定周期のフィールド同期信号に同期して、動画データ、及び静止画データを読み出すとともに、動画の画像信号のＡ／Ｄ変換のビット精度を、静止画の画像信号のそれに比べて低く設定するとともに、動画の画像信号の１フィードあたりの画像データの読み出し時間を、静止画の画像信号のそれと略同じく設定し、動画の画像信号の１画素のＡ／Ｄ変換中は、静止画の１画素の画像信号のＡ／Ｄ変換に要する時間と動画の１画素の画像信号のＡ／Ｄ変換に要する時間の差に相当する時間だけ、少なくとも撮像素子に供給する消費電力を低減するようにした。また、図７の説明で詳述したように、１０ビットのビット精度でＡ／Ｄ変換を行なう場合は、１２ビットのビット精度でＡ／Ｄ変換を行なう場合に比べて、Ａ／Ｄ変換中（図５のＴｌｐを除いた時間区間）の消費電力も低減することができる。

また、画像処理部１１４により、静止画の画像データのビット精度を、動画のビット精度にビット変換して動画データとするので、静止画の撮影中も動画の撮影が可能になり、高画質の動画データを得ることができる。

さらに、動画の画像信号の１フィードあたりの画像データの読み出し時間を、静止画の画像信号のそれと同じく設定するので、静止画又は動画の露光開始のための特別なタイミング調整を行なう必要がなく、動画から静止画の撮影への切り替え、及び静止画から動画の撮影への切り替えが簡単になる。

なお、本発明は上述した実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化することもできる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成することもできる。さらに異なる実施形態にわたる構成要素を適宜組み合わせてもよい。このように、発明の趣旨を逸脱しない範囲において種々の変形や応用が可能である。

１０１…レンズ
１０２…モータ
１０３…フォーカス制御部
１０４…絞り機構
１０５…モータ
１０６…絞り制御部
１０７…シャッター機構
１０８…プランジャー
１０９…プランジャー制御部
１１０…撮像素子
１１２…ＡＥ処理部
１１３…ＡＦ処理部
１１４…画像処理部
１１５…ＬＣＤドライバ
１１６…ＬＣＤ
１１７…不揮発性メモリ
１１８…内蔵メモリ
１１９…圧縮伸張部
１２０…着脱メモリ
１２１…ＣＰＵ
１２２…入力部
１２３… 電源部
１２４… データバス

Claims

電圧が時間経過に従って階段状に変化するランプ波と画像信号を比較し、該ランプ波の電圧が入力電圧と一致するまでの時間に基づいて該画像信号のアナログデジタル変換を行う機能を有する撮像装置において、
複数の画素を有する画素行が複数配列された撮像素子の撮像部から電子ローリングシャッタ制御により読み出された動画信号に対して、第１の量子化ビット数のアナログデジタル変換を行なって動画データを生成する動画データ生成部と、
上記撮像素子の撮像部から上記電子ローリングシャッタ制御により読み出された静止画信号に対して、上記第１の量子化ビット数より多いビット数のアナログデジタル変換を行なって静止画データを生成する静止画データ生成部と、
を備えたこと特徴とする撮像装置。
動画及び静止画を撮像するタイミングを制御するための同期信号を所定の時間間隔で出力する撮像素子制御部と、
１フレームの画像の撮像が終了してから次の同期信号が発生するまでの間、上記撮像素子に供給する電力を低減するための電力制御部を備えたことを特徴とする請求項１に記載の撮像装置。
動画及び静止画を撮像するタイミングを制御するための同期信号を所定の時間間隔で出力する撮像素子制御部を備え、
上記静止画信号の全画素のアナログデジタル変換にかかる時間と、上記動画信号の全画素のアナログデジタル変換にかかる時間を略同一とすることを特徴とする請求項１に記載の撮像装置。
上記静止画信号の１画素のアナログデジタル変換にかかる時間と、上記動画信号の１画素のアナログデジタル変換にかかる時間の差をΔＴとするとき、上記動画信号の画素毎のアナログデジタル変換の終了時から上記ΔＴが経過するまでの間、上記撮像素子の消費電力を低減するための電力制御部を備えたことを特徴とする請求項３に記載の撮像装置。
静止画の画像データのビット精度を、動画のビット精度にビット変換して動画データに変換する画像処理部を備えたことを特徴とする請求項１、請求項２、および請求項３に記載の撮像装置。