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Description
本発明は、動画の撮影中に静止画を撮影することができる撮像装置に関する。
近年、動画を撮像しながら、同時に静止画を撮影することが可能な撮像装置が普及しつつある。静止画を撮影する前に、ファインダーで被写体を観察しながら構図を決定し、静止画の撮影が開始される。この被写体を観察するための表示技術として、従来は光学式ファインダーが主流であったが、近年、LCD(Liquid Crystal Display)や有機EL(Electroluminescence)を利用した電子ファインダーに移行しつつある。このような技術の流れを背景として、長時間の動画の撮影における電力消費の低減を図りながら、同時に高画質の動画、及び高精細な静止画を撮影する技術が提案されている。
特許文献1には、全画素読出モードで撮像素子を駆動する場合、撮像素子から読み出された全画素の画像データを、画像処理部で間引いて動画とし、動画撮影中に静止画の撮影が指示されると、全画素の画像データを間引かずに静止画として処理する技術が記載されている。
特許文献2は、図11に示すように、動画のみを撮像するときは撮像素子から画素信号を間引いて読み出す。一方、静止画と動画を同時に撮像するときは、撮像素子から全画素の画像信号を読み出して静止画の画像信号とし、撮像素子から読み出した全画素の信号を間引き部で間引くことにより動画の画像信号を生成している。これにより、動画撮影は静止画撮影の間も途切れることなく行なわれるとともに、高画質の静止画を得ることができるとされている。
図12は、従来技術における撮像素子の撮像部から画像信号を読み出すタイミングを示す図である。フィールド同期信号に応答して撮像部の1行目の画素ラインからn行目の画素ラインの画像信号を順次読み出す動作が繰り返し実行される。
特許文献1では、静止画を撮像する場合は、静止画撮影の前後における動画撮影中にも、撮像素子から常に動画用の高フレームの全画素の画像信号を読み出す必要があった。このため、消費電力が大きくなるという問題があった。
また、特許文献2においては、電子ローリングシャッタにより撮像素子から画像信号を読み出す場合、間引き読み出しと全画素読み出しでは、撮像部を構成する各画素が属するラインの露光開始や露光終了のタイミングを制御する方式が異なるため、動画撮影モードから静止画撮影モードへスムーズに移行して撮影制御を行うことが難しかった。このため、動画撮影モードから静止画撮影モード、又は静止画撮影モードから動画撮影モードへの移行過程において、無効なフレームが発生し、動画データが途切れてしまうという問題があった。
本発明は上記事情に鑑みてなされたものであり、高画質の動画を撮影するとともに高精細な静止画を撮影することができ、さらに、消費電力を低減可能な撮像装置を提供することを目的とする。
上述した課題を解決するために、第1の発明に係る撮像装置は、電圧が時間経過に従って階段状に変化するランプ波と画像信号を比較し、該ランプ波の電圧が入力電圧と一致するまでの時間に基づいて該画像信号のアナログデジタル変換を行う機能を有する撮像装置において、 複数の画素を有する画素行が複数配列された撮像素子の撮像部から電子ローリングシャッタ制御により読み出された動画信号に対して、第1の量子化ビット数のアナログデジタル変換を行なって動画データを生成する動画データ生成部と、上記撮像素子の撮像部から上記電子ローリングシャッタ制御により読み出された静止画信号に対して、上記第1の量子化ビット数より多いビット数のアナログデジタル変換を行なって静止画データを生成する静止画データ生成部と、を備えた。
上記第1の発明に係る撮像装置によれば、第1の量子化ビット数のアナログデジタル変換を行なう場合は、第2の量子化ビット数のアナログデジタル変換を行なう場合に比べてアナログデジタル変換にかかる時間を短くすることができるので、消費電力を低減することが可能となる。
また、第2の発明に係る撮像装置は、上記第1の発明に係る撮像装置において、動画及び静止画を撮像するタイミングを制御するための同期信号を所定の時間間隔で出力する撮像素子制御部と、1フレームの画像の撮像が終了してから次の同期信号が発生するまでの間、上記撮像素子に供給する電力を低減するための電力制御部を備えた。
上記第2の発明に係る撮像装置によれば、動画撮影時の消費電力を静止画撮影時に比べて低減することができる。
また、第3の発明に係る撮像装置は、上記第1の発明に係る撮像装置において、動画及び静止画を撮像するタイミングを制御するための同期信号を所定の時間間隔で出力する撮像素子制御部を備え、上記静止画信号の全画素のアナログデジタル変換にかかる時間と、上記動画信号の全画素のアナログデジタル変換にかかる時間を略同一とする。
上記第3の発明に係る撮像装置によれば、静止画又は動画の露光開始のための特別なタイミング調整を行なう必要がなく、動画から静止画の撮影への切り替え、及び静止画から動画の撮影への切り替えが簡単になる。
また、第4の発明に係る撮像装置は、上記第3の発明に係る撮像装置において、上記静止画信号の1画素のアナログデジタル変換にかかる時間と、上記動画信号の1画素のアナログデジタル変換にかかる時間の差をΔTとするとき、上記動画信号の画素毎のアナログデジタル変換の終了時から上記ΔTが経過するまでの間、上記撮像素子に供給する電力を低減するための電力制御部を備えた。
上記第4の発明に係る撮像装置によれば、動画撮影時の消費電力を静止画撮影時に比べて低減することができる。
さらに、第5の発明に係る撮像装置は、上記第1の発明、上記第2の発明、および上記第3の発明に係る撮像装置において、静止画の画像データのビット精度を、動画のビット精度にビット変換して動画データに変換する画像処理部を備えた。
上記第5の発明に係る撮像装置によれば、静止画の撮影中も動画の撮影が可能になり、静止画撮影中に動画像が欠落することがないので高画質の動画データを得ることができる。
本発明によれば、高画質の動画を撮影するとともに高精細な静止画を撮影することができ、さらに、消費電力を低減可能な撮像装置を提供することができる。
以下、図面を参照して本発明の実施の形態を説明する。
なお、本発明の実施の形態においては、通常の撮像装置と同様の動作及び制御技術については説明を省略、又は詳細な説明を省略する。
なお、本発明の実施の形態においては、通常の撮像装置と同様の動作及び制御技術については説明を省略、又は詳細な説明を省略する。
[実施形態1]
図1は本発明の撮像装置の構成を示すブロック図である。この撮像装置は、レンズ101と、レンズ101を駆動するモータ102と、フォーカス制御部103と、絞り機構104と、モータ105と、絞り制御部106と、シャッター機構107と、プランジャー108と、プランジャー制御部109と、撮像素子110と、AE処理部112と、AF処理部113と、画像処理部114と、LCDドライバ115と、LCD116と、不揮発性メモリ117と、内蔵メモリ118と、圧縮伸張部119と、着脱メモリ120と、CPU121と、入力部122と、電源部123と、データバス124を有している。
図1は本発明の撮像装置の構成を示すブロック図である。この撮像装置は、レンズ101と、レンズ101を駆動するモータ102と、フォーカス制御部103と、絞り機構104と、モータ105と、絞り制御部106と、シャッター機構107と、プランジャー108と、プランジャー制御部109と、撮像素子110と、AE処理部112と、AF処理部113と、画像処理部114と、LCDドライバ115と、LCD116と、不揮発性メモリ117と、内蔵メモリ118と、圧縮伸張部119と、着脱メモリ120と、CPU121と、入力部122と、電源部123と、データバス124を有している。
レンズ101は、撮像素子110に被写体の光学像を結像するためのものである。モータ102は、レンズ101を駆動するものである。フォーカス制御部103は、モータ102によりレンズ104を合焦位置に駆動するためのものである。絞り機構104は、レンズ101を透過した被写体光束の開口径を制限するものである。モータ5は絞りが所定の大きさになるように絞り機構104を駆動するものである。絞り制御部106は、モータ105を制御するものである。シャッター機構107は、シャッターを開閉して撮像素子110へ被写体光を通過させたり遮蔽したりするためのものである。プランジャー108は、シャッター機構107を駆動するためのものである。プランジャー制御部109は、プランジャー108を駆動制御するためのものである。
撮像素子110は、撮像面に受けた光学像を電気信号に変換し画像信号を生成するためのものである。撮像素子110は、画素列ごとに配置されたA/D変換器203(図2参照)を内蔵しており、撮像素子110の各画素から読み出されたアナログ画像信号はA/D変換器203によりデジタル信号に変換され、撮像素子110からデジタル画像データ(以下、アナログの「画像信号」に対応したデジタル信号を、単に、「画像データ」とよぶ)が出力される。AE処理部112は、露出レベルが適正になるような露出時間や絞り値を演算する。
AF処理部113は、撮像素子110から出力された画像データの高周波成分に基づいて、被写体のピント状態を検出する。画像処理部114は、撮像素子110から読み出された画像データの同時化処理、諧調変換処理、ホワイトバランス調整、エッジ処理等の各種画像処理を行なう。また、画像処理部114は、撮像素子110から読み出された画像データをリサイズして動画データを生成する処理も行なう。LCD116は、撮像された画像その他の情報を表示するためのものである。LCDドライバ115は、LCD116を駆動するためのものである。不揮発性メモリ117は、種々のプログラム及びユーザの設定データ等を格納するためのものである。内蔵メモリ118は、高速書き込み/読み出しが可能なメモリであり、撮像素子110から読み出された画像データを一時的に格納する。また、内蔵メモリ118は、画像処理部114における各種処理のワークメモリとして利用される。
圧縮伸張部119は、画像データを圧縮し、この圧縮した画像データを圧縮前の画像データに戻す伸張処理を行なうためのものである。着脱メモリ120は、画像データを記録するためのカードメモリ等の不揮発性のメモリであり、カメラに対して着脱可能となっている。CPU121は、撮像装置全体を統括的に制御するためのものである。CPU121は、動画や静止画の撮像タイミングを制御するための同期信号を発生する撮像素子制御部、動画撮影部、静止画撮影部、電力制御部としての機能も有する。入力部122は、撮像装置の各種モード設定やレリーズ操作等の各種操作を指示入力するためのものである。電源部123は撮像装置全体に電源を供給するためのものである。データバス124は各種データの送受信を行なうためのバスラインである。
図2は、撮像素子110の概略構成を示すブロック図である。撮像部201には、n行m列の画素P11〜Pmnが配列されている。各画素列に対応して列並列A/D変換方式のA/D変換器203(A/D1〜A/Dm)が配置されている。垂直走査回路204は、各画素行に接続され、画素行1から画素行nまで行毎に順次に画素を選択して、この選択した画素の信号をA/D変換器に出力するための垂直走査信号(φS,φR、φT)を出力する回路である。垂直走査回路制御部205は、垂直走査回路204に接続され、各画素行に対して垂直走査信号を出力するタイミングを制御するための制御回路である。なお、垂直走査回路制御部205は、その機能の一部、又は全部をCPU121にもたせてもよい。
ランプ波生成回路206は、列並列デジタルCDS方式A/D変換に必要な階段状のランプ波を出力する回路である。A/D変換器203は水平読み出し回路207に接続されている。水平読み出し回路207は、A/D変換器203から画素行毎にパラレルに出力された画像データを、シリアル信号に変換して撮像素子110の外部に出力するための回路である。A/D変換器203、及びランプ波生成回路206は動画データ生成部、及び静止画データ生成部の一部を構成する。なお、A/D変換の詳細については後述する。
図3は、図2に示した撮像素子110における1画素の回路構成を示す図である。図3において、PD(Photo Diode)は光電変換部であり、FD(Floating Diffusion)は、光電変換部PDの信号を一時的に保持する信号蓄積部である。ここで、信号蓄積部FDは遮光されており、画素部202に光が入射されていても、信号蓄積部FDに保持されている信号は変化しないようになっている。
Tr1は、光電変換部PDをリセットするリセット部、及び光電変換部PDに蓄積した電荷を信号蓄積部FDに転送するゲート部としての機能を併用するトランジスタであり、電荷転送信号φTにより制御される。
Tr2は、増幅部として機能する増幅用トランジスタでありソースフォロワアンプを構成する。信号蓄積部FDの画素信号VSFは、増幅用トランジスタTr2により増幅され、信号読出部として機能する選択トランジスタTr3を介して垂直信号線LVに出力される。選択トランジスタTr3は、画素選択信号φSにより制御される。
Tr4は、光電変換部PDおよび信号蓄積部FDをリセットするリセット部として機能するトランジスタであり、画素リセット信号φRにより制御されるようになっている。
次に、図4を参照してA/D変換器203の構成の概要を説明する。このA/D変換器203の基本構成は、列並列デジタルCDS(Correlated Double Sampling)方式として公知のものである(例えば、技術文献:CX−PAL71号、ソニー株式会社に掲載されている)。
A/D変換器203は、比較器401とラッチ回路402とカウンタ403を有している。比較器401の入力には、図2の画素信号VSFを伝送する垂直信号線LVと、この垂直信号線LVの画素信号VSFと比較するための参照信号VRAMPを出力する信号線に接続される。ラッチ回路402には、カウンタ403の計数値を出力するためのカウンタ出力部、及び比較器401の出力部が接続される。カウンタ403には、カウンタクロック信号φCTCKを供給するための信号線、カウンタ403をリセットするためのカウンタリセット信号φCRを供給するための信号線、及びカウンタ403をアップカウンタ、又はダウンカウンタのいずれかに切り替えるためのカウント方向信号φUDを供給するための信号線が接続される。
参照信号VRAMPはランプ波生成回路206(図2)によって生成される。また、カウンタクロック信号φCTCK、カウンタリセット信号φCR、カウント方向信号φUDは、垂直操作回路制御部205、及び垂直走査回路204によって生成される。
次に、実施形態1の動作を説明する。
実施形態1においては、動画信号、及び静止画信号を一定周期のフィールド同期信号に同期して読み出しを開始するとともに、動画信号のA/D変換のビット精度を10ビット、静止画信号のA/D変換のビット精度を12ビットにする。ビット精度が10ビットの動画信号のA/D変換は、ビット精度が12ビットの静止画信号のA/D変換に比べて高速化が可能であるので(この理由については、図7、8を参照して後述する)、動画信号の全画素の読み出し時間は、静止画信号の全画素の読み出し時間より短くなる。そこで、実施形態1においては、静止画信号の全画素の読み出し完了から、次の同期信号発生までの所定期間、消費電力を低減する。
図5は、実施形態1における動画信号読み出し時(A/D変換のビット精度が10ビットのとき)の、フィールド同期信号と画素選択信号φSとの関係を示すタイミングチャートである。1行目の画素行の画素データから順次読み出しが実行される。上述したように、動画信号全画素の読み出し時間は、静止画信号の全画素の読み出し時間より短くなるので、最後のn行目の画素データの読み出し完了から次のフィールド同期信号が発生するまでTlpの時間がある。そこで、1フィールドの画像信号のA/D変換が完了するタイミングは既知であるので、この1フィールドの画像信号のA/D変換完了時から、次のフィールド同期信号が発生するまでのTlpの期間は、CPU121から電源部123に対して、消費電力を低減するための信号を送信する。消費電力の低減の方法としては、Tlpの期間に必用のない機能を有するブロックのみ低消費電力にすればよい。少なくとも、必要の無い機能を有するブロックの電源を停止する等して、撮像素子の消費電力を低減する。
図6は、実施形態1における、フィールド同期信号と電子ローリングシャッタによる読み出しの関係を示すタイミングチャートである。動画記録中はフィールド同期信号に同期して、1フィールドの画像データが撮像素子110から繰り返し読み出される。ここで、動画記録中におけるA/D変換器203のビット精度は10ビットである。動画記録中に、撮影者が入力部122を介して静止画記録のためのレリーズ操作を行なうと、CPU121はこのレリーズ操作に伴うレリーズ信号を受けて、次々回のフィールドの画像信号を12ビットのビット精度でA/D変換するための切り替え信号を撮像素子制御部11に送信するための準備を行なう。すると、次のフィールド同期信号に同期して、10ビットのビット精度による動画信号のA/D変換、及び動画の画像データの読み出しが行なわれる。次に、予め決められたタイミングで、1行目画素行から順次、静止画の露光開始のために、画素リセット信号φR、及び電荷転送信号φTの順序でパルスが印加され、静止画の露光が開始される(図6の電子ローリングシャッタによる読み出しのチャート中、斜め点線参照)。
ここで、図6の電子ローリングシャッタによる読み出しのチャート中、静止画の露光開始を表す点線の傾き、又は静止画データの読み出しを表す実線の傾きが、動画の露光開始、又は動画データの読み出しを表す実線の傾きに比べて緩やかなのは、既述のとおり、静止画の画像信号のA/D変換のビット精度が、動画の画像信号のそれに比べて高いために、A/D変換に時間がかかることによる。
1フィールド期間の静止画の露光が終了すると、次のフィールド同期信号に同期して、1行目の画素の画像信号が12ビットのビット精度でA/D変換されて撮像素子110から読み出される。同様にして、2〜n行目の画素列の画素の画素信号がA/D変換される。この静止画の全画素の画像データの読み出し時間は、略1フィールド期間に設定されている。この、読み出された動画の画像データと等しい画素数の静止画の画像データは、画像処理部114により、同時化処理、諧調処理、ホワイトバランス処理等のさまざまな画像処理が施された後、圧縮伸張部119で圧縮処理が施され、静止画データとして着脱メモリ120に記録される。また、この静止画データは、画像処理部114にて10ビットのデータにビット変換された後に、それまでに読み出された動画データとともに、着脱メモリ120に記録される。
図6において、静止画の画像データの読み出しが終了した画素は、1行目画素から順次、次の動画の露光開始のために、画素リセット信号φR、及び電荷転送信号φTの順序でパルスが印加され、動画の露光が開始される(図6の電子ローリングシャッタによる読み出しのチャート中、一点鎖線参照)。そして、次のフィールド同期信号に同期して、1行目画素から順次動画データの読み出しが開始される。この動画データの露光時間は、1フィールド期間よりも短いので、画像処理部114にて、この動画データに1以上の所定の係数を掛けて、1フィールド期間の露光に対応した動画データに変換し、圧縮処理を施して動画データとして着脱メモリ120に記録する。
次に、10ビットのビット精度によるA/D変換器203の動作を、図7のタイミングチャートを参照して詳細に説明する。 画素選択信号φSが”H”の期間、信号蓄積部FDの電圧が画素信号VSFとして信号出力線LVに出力され、比較器401の一方の入力に供給される。画素リセット信号φRのパルスがトランジスタTr4のゲートに印加されると、信号蓄積部FDの電圧は、電圧VDDにリセットされる。図7の画素信号VSFはφRの印加と同時にリセット電圧まで上昇していることがわかる。
次に、A/D変換器203にカウンタリセット信号φCRが印加されると、カウンタ403はリセットされる。このとき、カウント方向信号φUDはダウンカウントに設定されている。次にカウンタクロック信号φCTCKがカウンタ403に出力されると同時に、参照信号VRAMPとしての階段状のランプ波が比較器401の他方の入力に供給される。カウンタ403はカウントを開始し、そのカウント数を表すデジタルデータ(カウンタ出力)がラッチ回路402に出力される。続いて、参照信号VRAMPが時間経過とともに低下し、このVRAMPと画素信号VSFが一致すると、比較器401の出力φ COUTが反転し、このφ COUTの変化を受けて、カウンタ403のカウント動作がストップする。ここでカウンタ403には最終的に計数されたカウント値が保持されている。このカウンタに保持されているデジタルデータは、リセット信号VRSTに相当する。
カウンタクロックφCTCKは、Nrst個のパルスが出力されるとパルス出力が停止されて一定の定常値になる。このパルス数Nrstは、リセット電圧VRSTより若干大きなアナログ電圧をデジタルデータに変換可能なビット数であればよい。このNrstの値はA/D変換の量子化ビット数(以下「ビット精度」と称する)が10ビットの場合は、後述する12ビットの場合に比べてほぼ1/4の値にする。例えば、A/D変換のビット精度が10ビットの場合はNrst=256とし、A/D変換のビット精度が後述する12ビットの場合は1024とする。
次に、トランジスタTr1のゲートに電荷転送信号φTが印加されると、1フィールド期間、光電変換部PDに蓄積された信号電荷が、信号蓄積部FDに転送される。図7に示すVSIGがこの転送された信号電荷に相当する。φTのパルス出力に同期して、参照信号VRAMPがリセットされる。また、φTの出力に同期して、カウント方向φUDはアップカウンタに切り替えられる。また、比較器401の出力φ COUTはφRにほぼ同期して反転して”H”レベルになる。続いて、参照信号VRAMPが時間経過とともに低下し、このVRAMPと画素信号VSFが一致すると、比較器401の出力φ COUTが反転し、この信号の変化を受けて、ラッチ回路402は、カウンタ403のカウント数を表すデジタルデータをラッチするとともに、カウンタ402のカウント動作がストップする。ここでラッチ回路402にラッチされたデジタルデータは、画素信号VSIGと画素信号に重畳しているリセット信号VRSTの加算データに相当する。
カウンタクロックφCTCKは、N(sig+rst)個のパルスが出力されるとパルス出力が停止されて一定の定常値になる。上記パルス数N(sig+rst)は、リセット電圧VRSTと画素信号の電圧VSIGを加算した電圧より若干大きなアナログ電圧をデジタルデータに変換可能なビット数であればよい。そしてこの値はA/D変換のビット精度が10ビットの場合は、12ビットの場合に比べてほぼ4倍の値にする。例えば、A/D変換のビット精度が10ビットの場合はNrst=1380とし、A/D変換のビット精度が12ビットの場合は5520とする。したがって、図7のランプ波の周期を一定とすると、10ビットのビット精度でA/D変換を行なう場合は、12ビットでA/D変換を行なう場合に比べて高速にA/D変換を終了させるこいとができる。また、ビット精度が10ビットの場合は、ビット精度が12ビットの場合に比べて、カウンタクロックφCTCKのクロック数やカウンタ403のカウント数が少ないので消費電力が低減される。最近、撮像素子の画素数が多くなり、それに伴いカウンタクロックφCTCKの周波数は非常に高くなってきているので、撮像素子の全体に占める消費電力は非常に大きく、上記消費電力の低減効果は大きい。
以上説明したA/D変換動作の結果、最終的にラッチ回路402にラッチされたカウント結果は、画素信号VSIGと画素信号に重畳しているリセット信号VRSTの加算データから、VRSTを減算した画素信号VSIGに相応したデジタルの画素データに等しい。そして、このラッチ回路402にラッチされた画素データは、撮像素子の水平読み出し回路207(図1参照)を介して、他の列の同一ラインの画素データとともに撮像素子110から、シリアルデータに変換されて読み出される。
なお、図7は所定の画素行に属する1画素のA/D変換動作を示すが、この所定の画素行に属するすべての画素について、画素列毎に配置されたA/D変換器により同時並列的に同様のA/D変換動作が実行される。そして所定行の画素信号VSIGのA/D変換が終了すると、次の画素行について同様のA/D変換が実行される。以上の動作がすべての画素の画素信号VSIGの読み出しが完了するまで行なわれる。このよう画素読み出しによる露光制御の方式は、一般に電子ローリングシャッタ制御と称されるものである。
実施形態1においては、図7のランプ波の周期を一定とすると、10ビットのビット精度でA/D変換を行なう場合のダウンカウント時間、及びアップカウント時間は、12ビットのビット精度の場合に比べて短くなる。既述の通り、実施形態1においては、この短くなった分だけA/D変換にかかる時間を短くする。したがって、12ビットのビット精度でA/D変換する場合の全画素の画像データの読み出し時間を、フィールド同期信号の1周期に略等しくなるように設定すると、10ビットのビット精度でA/D変換する場合の全画素の画像データの読み出し時間は、フィールド同期信号の1周期よりも短くなる。
図8は、静止画信号を12ビットのビット精度でA/D変換する場合のA/D変換の動作を示すタイミングチャートである。基本的な動作は図7と同様であるので、図7と異なるところのみ説明する。
静止画信号を12ビットのビット精度でA/D変換する場合は、動画信号を10ビットのビット精度でA/D変換する場合に比べて、ランプは波VRAMPの1周期あたりの電圧の変化は、10ビットのビット精度でA/D変換する場合に比べて1/4になる。画像信号をA/D変換可能なアナログ電圧のレンジは、ビット精度が10ビットでも12ビットでも同じであるので、12ビット精度でA/D変換を行なう場合のダウンカウント期間、およびアップカウント期間のカウンタクロックφCTCKのカウント数は、10ビット精度でA/D変換を行なう場合の約4倍になる。したがって、同じ値のアナログ信号をA/D変換するにも、12ビットのビット精度でA/D変換を行なう場合は、約4倍の時間がかかることになる。
以上説明した実施形態1においては、動画の画像信号を10ビットのビット精度でA/D変換し、静止画の画像信号を12ビットのビット精度でA/D変換したが、動画の画像信号のA/D変換のビット精度を、静止画の画像信号のそれに比べて低く設定すれば、これ以外の組み合わせであっても、もちろん構わない。
実施形態1においては、動画の画像信号のA/D変換中の消費電力が、静止画の画像信号のA/D変換中の消費電力に比べて低減される。また、実施形態1においては、一定周期のフィールド同期信号に同期して、動画データ、及び静止画データを読み出すとともに、動画の画像信号のA/D変換のビット精度を、静止画の画像信号のそれに比べて低く設定するとともに、動画の1フィードあたりの画像データの読み出し時間を、静止画の画像データの読み出し時間よりも短く設定し、動画の画像データの1フィードの読み出し完了時から、次のフィールド同期信号の読み出しまでの期間中、少なくとも撮像素子に供給する消費電力を低減するようにした。また、画像処理部114により静止画の画像データのビット精度を、動画のビット精度にビット変換して動画データとするので、静止画の撮影中も動画の撮影が可能になり、高画質の動画データを得ることができる。
[実施形態2]
次に、本発明の実施形態2について説明する。
図9、図10は実施形態2に係る図面である。本実施形態の説明においては、主に実施形態1と異なるところを説明する。
次に、本発明の実施形態2について説明する。
図9、図10は実施形態2に係る図面である。本実施形態の説明においては、主に実施形態1と異なるところを説明する。
実施形態2においても、実施形態1と同様に、動画の画像信号及び静止画の画像信号を一定周期のフィールド同期信号に同期して露光、及び読み出しを開始するとともに、動画の画像信号のA/D変換のビット精度を10ビット、静止画の画像信号のA/D変換のビット精度を12ビットにする。実施形態1においては、1フィールド期間のうち、ビット精度が10ビットの全画素の画像データの読み出し時間を除いた時間を低消費電力にした。これに対して、実施形態2においては、10ビットのビット精度で1画素のA/D変換を行なうのにかかる時間を、12ビットのビット精度で1画素のA/D変換を行なうのにかかる時間と略等しくすることにより、ビット精度が10ビットの全画素の画像データの読み出し時間を、ビット精度が12ビットの全画素の画像データの読み出し時間と略等しくする。
図7、8を参照して説明したように、ビット精度が10ビットの動画信号のA/D変換におけるダウンカウント期間、およびアップカウント期間は、ビット精度が12ビットの静止画の画像信号のA/D変換に比べて、約4倍の高速化が可能である。そこで、実施形態2においては、10ビットのビット精度でA/D変換を行なう場合、ダウンカウント、及びアップカウント(図7、8参照)の終了後、所定時間、低消費電力にする。消費電力を低減する方法としては、Tlpの期間に必用のない機能を有するブロックのみ低消費電力にすればよい。少なくとも、必要の無い機能を有するブロックの電源を停止する等して、撮像素子の消費電力を低減する。
図9は、実施形態2における、フィールド同期信号と電子ローリングシャッタによる読み出しの関係を示すタイミングチャートである。実施形態2においては、1ラインあたりの画像データの読み出し時間が動画と静止画で同じになる。したがって、図9の電子ローリングシャッタによる読み出しのチャート中、動画データの露光開始、及び読み出し開始を表す斜線の傾きが、静止画データの露光開始、及び読み出し開始を表す斜線の傾きと同じになる。このため、実施形態1で説明したように、静止画撮影の露光開始や、静止画撮影直後の動画の露光開始のためのリセット動作、および静止画データ読み出し直後の動画データの増幅処理が不要になる。
図10は、実施形態2における、撮像素子から1画素の信号を読み出して、量子化ビット数が10ビットのA/D変換を行なうときのタイミングチャートである。基本的な動作は、実施形態1にかかる図7と同様である。既述の通り、本実施形態においては、10ビットのビット精度で1画素のA/D変換時間を行なうのにかかる時間を、12ビットのビット精度で1画素のA/D変換にかかる時間に略等しくする。そして、ダウンカウント終了後の所定時間TPS1、及びアップカウント終了後の所定時間TPS2の時間、消費電力を低減する制御を行う。
静止画の画像信号を12ビットのビット精度でA/D変換する動作は、図8を参照して実施形態1で説明したのと同様である。
なお、静止画データ、及び動画データは、実施形態1と同様に着脱メモリ120に記録される。また、12ビット精度の静止画データは、画像処理部114にて10ビット精度の画像データにビット変換された後、所定の画像処理が施されて、動画データとして着脱メモリ120に記録される。
以上説明したように、実施形態2においては、一定周期のフィールド同期信号に同期して、動画データ、及び静止画データを読み出すとともに、動画の画像信号のA/D変換のビット精度を、静止画の画像信号のそれに比べて低く設定するとともに、動画の画像信号の1フィードあたりの画像データの読み出し時間を、静止画の画像信号のそれと略同じく設定し、動画の画像信号の1画素のA/D変換中は、静止画の1画素の画像信号のA/D変換に要する時間と動画の1画素の画像信号のA/D変換に要する時間の差に相当する時間だけ、少なくとも撮像素子に供給する消費電力を低減するようにした。また、図7の説明で詳述したように、10ビットのビット精度でA/D変換を行なう場合は、12ビットのビット精度でA/D変換を行なう場合に比べて、A/D変換中(図5のTlpを除いた時間区間)の消費電力も低減することができる。
また、画像処理部114により、静止画の画像データのビット精度を、動画のビット精度にビット変換して動画データとするので、静止画の撮影中も動画の撮影が可能になり、高画質の動画データを得ることができる。
さらに、動画の画像信号の1フィードあたりの画像データの読み出し時間を、静止画の画像信号のそれと同じく設定するので、静止画又は動画の露光開始のための特別なタイミング調整を行なう必要がなく、動画から静止画の撮影への切り替え、及び静止画から動画の撮影への切り替えが簡単になる。
なお、本発明は上述した実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化することもできる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成することもできる。さらに異なる実施形態にわたる構成要素を適宜組み合わせてもよい。このように、発明の趣旨を逸脱しない範囲において種々の変形や応用が可能である。
101…レンズ
102…モータ
103…フォーカス制御部
104…絞り機構
105…モータ
106…絞り制御部
107…シャッター機構
108…プランジャー
109…プランジャー制御部
110…撮像素子
112…AE処理部
113…AF処理部
114…画像処理部
115…LCDドライバ
116…LCD
117…不揮発性メモリ
118…内蔵メモリ
119…圧縮伸張部
120…着脱メモリ
121…CPU
122…入力部
123… 電源部
124… データバス
102…モータ
103…フォーカス制御部
104…絞り機構
105…モータ
106…絞り制御部
107…シャッター機構
108…プランジャー
109…プランジャー制御部
110…撮像素子
112…AE処理部
113…AF処理部
114…画像処理部
115…LCDドライバ
116…LCD
117…不揮発性メモリ
118…内蔵メモリ
119…圧縮伸張部
120…着脱メモリ
121…CPU
122…入力部
123… 電源部
124… データバス
Claims (5)
- 電圧が時間経過に従って階段状に変化するランプ波と画像信号を比較し、該ランプ波の電圧が入力電圧と一致するまでの時間に基づいて該画像信号のアナログデジタル変換を行う機能を有する撮像装置において、
複数の画素を有する画素行が複数配列された撮像素子の撮像部から電子ローリングシャッタ制御により読み出された動画信号に対して、第1の量子化ビット数のアナログデジタル変換を行なって動画データを生成する動画データ生成部と、
上記撮像素子の撮像部から上記電子ローリングシャッタ制御により読み出された静止画信号に対して、上記第1の量子化ビット数より多いビット数のアナログデジタル変換を行なって静止画データを生成する静止画データ生成部と、
を備えたこと特徴とする撮像装置。 - 動画及び静止画を撮像するタイミングを制御するための同期信号を所定の時間間隔で出力する撮像素子制御部と、
1フレームの画像の撮像が終了してから次の同期信号が発生するまでの間、上記撮像素子に供給する電力を低減するための電力制御部を備えたことを特徴とする請求項1に記載の撮像装置。 - 動画及び静止画を撮像するタイミングを制御するための同期信号を所定の時間間隔で出力する撮像素子制御部を備え、
上記静止画信号の全画素のアナログデジタル変換にかかる時間と、上記動画信号の全画素のアナログデジタル変換にかかる時間を略同一とすることを特徴とする請求項1に記載の撮像装置。 - 上記静止画信号の1画素のアナログデジタル変換にかかる時間と、上記動画信号の1画素のアナログデジタル変換にかかる時間の差をΔTとするとき、上記動画信号の画素毎のアナログデジタル変換の終了時から上記ΔTが経過するまでの間、上記撮像素子の消費電力を低減するための電力制御部を備えたことを特徴とする請求項3に記載の撮像装置。
- 静止画の画像データのビット精度を、動画のビット精度にビット変換して動画データに変換する画像処理部を備えたことを特徴とする請求項1、請求項2、および請求項3に記載の撮像装置。
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