JP2013146001A - 撮像装置 - Google Patents
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Abstract
【解決手段】撮像素子110の撮像部から電子ローリングシャッタ制御により読み出された動画信号に対して、量子化ビット数が10ビットの列並列デジタルCDS方式のA/D変換を行なって動画データを生成する動画データ生成部110と、上記撮像素子の撮像部から電子ローリングシャッタ制御により読み出された、上記動画と等しい画素数の静止画信号に対して、量子化ビット数が12ビットのA/D変換を行なって静止画データを生成する静止画データ生成部110と、上記静止画データを10ビットデータに変換する画像処理部114とを備えた。
【選択図】図1
Description
なお、本発明の実施の形態においては、通常の撮像装置と同様の動作及び制御技術については説明を省略、又は詳細な説明を省略する。
図1は本発明の撮像装置の構成を示すブロック図である。この撮像装置は、レンズ101と、レンズ101を駆動するモータ102と、フォーカス制御部103と、絞り機構104と、モータ105と、絞り制御部106と、シャッター機構107と、プランジャー108と、プランジャー制御部109と、撮像素子110と、AE処理部112と、AF処理部113と、画像処理部114と、LCDドライバ115と、LCD116と、不揮発性メモリ117と、内蔵メモリ118と、圧縮伸張部119と、着脱メモリ120と、CPU121と、入力部122と、電源部123と、データバス124を有している。
次に、本発明の実施形態2について説明する。
図9、図10は実施形態2に係る図面である。本実施形態の説明においては、主に実施形態1と異なるところを説明する。
102…モータ
103…フォーカス制御部
104…絞り機構
105…モータ
106…絞り制御部
107…シャッター機構
108…プランジャー
109…プランジャー制御部
110…撮像素子
112…AE処理部
113…AF処理部
114…画像処理部
115…LCDドライバ
116…LCD
117…不揮発性メモリ
118…内蔵メモリ
119…圧縮伸張部
120…着脱メモリ
121…CPU
122…入力部
123… 電源部
124… データバス
Claims (5)
- 電圧が時間経過に従って階段状に変化するランプ波と画像信号を比較し、該ランプ波の電圧が該入力電圧と一致するまでの時間に基づいて該画像信号のアナログデジタル変換を行なう撮像装置において、
複数の画素を有する画素行が複数配列された撮像素子の撮像部から電子ローリングシャッタ制御により読み出された動画信号に対して、第1の量子化ビット数のアナログデジタル変換を行なって動画データを生成する動画データ生成部と、
上記撮像素子の撮像部から電子ローリングシャッタ制御により読み出された、上記動画と等しい画素数の静止画信号に対して、上記第1の量子化ビット数より多いビット数のアナログデジタル変換を行なって静止画データを生成する静止画データ生成部と、
上記動画データ生成部により生成された動画データと、上記静止画データ生成部により生成された静止画データのビット数を上記第1の量子化ビット数の動画データに変換する画像処理部と、
を備えたこと特徴とする撮像装置。 - 上記動画及び上記静止画を撮像するタイミングを制御するための同期信号を所定の時間間隔で出力する撮像素子制御部と、
上記動画撮像部による1フレームの画像の撮像が終了してから次の同期信号が発生するまでの間、上記撮像素子に供給する電力を低減するための電力制御部を備えたことを特徴とする請求項1に記載の撮像装置。 - 上記動画及び上記静止画を撮像するタイミングを制御するための同期信号を所定の時間間隔で出力する撮像素子制御部を備え、
上記静止画信号の全画素のアナログデジタル変換にかかる時間と、上記動画信号の全画素のアナログデジタル変換にかかる時間を略同一とすることを特徴とする請求項1に記載の撮像装置。 - 上記静止画信号の1画素のアナログデジタル変換にかかる時間と、上記動画信号の1画素のアナログデジタル変換にかかる時間の差をΔTとするとき、上記動画信号の画素毎のアナログデジタル変換の終了時から上記ΔTが経過するまでの間、上記撮像素子の消費電力を低減するための電力制御部を備えたことを特徴とする請求項3に記載の撮像装置。
- 静止画の画像データのビット精度を、動画のビット精度にビット変換して動画データに変換する画像処理部を備えたことを特徴とする請求項2、3に記載の撮像装置。
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