CN110838496B

CN110838496B - 存储器元件及其制造方法

Info

Publication number: CN110838496B
Application number: CN201810940188.6A
Authority: CN
Inventors: 邱建岚; 郑俊民
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2018-08-17
Filing date: 2018-08-17
Publication date: 2023-04-07
Anticipated expiration: 2038-08-17
Also published as: CN110838496A

Abstract

本发明实施例提供一种存储器元件及其制造方法。存储器元件包括一对叠层结构、电荷储存层以及通道层。一对叠层结构设置于基底上。每一叠层结构包括交替叠层于基底上的多个栅极层与多个绝缘层，且包括位于多个栅极层与多个绝缘层上的顶盖层。电荷储存层设置于一对叠层结构的彼此面对的侧壁上。通道层覆盖电荷储存层。通道层具有顶部、主体部与底部。顶部覆盖一对叠层结构的顶盖层的侧壁。底部覆盖基底的位于一对叠层结构之间的部分。主体部连接于顶部与底部之间。顶部与底部的掺质浓度分别高于主体部的掺质浓度。

Description

存储器元件及其制造方法

技术领域

本发明涉及一种半导体元件及其制造方法，且特别涉及一种存储器元件及其制造方法。

背景技术

闪存(flash memory)属于非易失性存储器的一种，且在近年来逐渐成为储存媒体的主流技术之一。闪存可分为与非(NAND)闪存与异或(NOR)闪存。与非闪存的存储单元阵列可具有较高的密度，而可应用于大量数据的储存。

与非闪存包括多个存储单元，且相邻的存储单元之间具有一空隙。半导体层形成于此些空隙的底面与侧壁上，以作为各个存储单元的通道层。在形成此些空隙的工艺中，难以精准地控制所有空隙的深度。具有较大深度的空隙会导致形成于其表面上的通道层具有较高的高度，以使其对应的存储单元具有较长的通道长度(也即较高的电阻值)，从而降低工作电流。此外，当通道长度过长时，更可能会造成存储单元的断路问题。

发明内容

本发明提供一种存储器元件及其制造方法，可保持存储单元的工作电流，且可避免断路的问题。

本发明的存储器元件包括一对叠层结构、电荷储存层以及通道层。一对叠层结构设置于基底上。每一叠层结构包括交替叠层于基底上的多个栅极层与多个绝缘层，且包括位于多个栅极层与多个绝缘层之上的顶盖层。电荷储存层设置于一对叠层结构的彼此面对的侧壁上。通道层覆盖电荷储存层。通道层具有顶部、主体部以及底部。顶部覆盖一对叠层结构的顶盖层的彼此面对的侧壁。底部覆盖基底的位于一对叠层结构之间的部分。主体部连接于顶部与底部之间。顶部与底部的掺质浓度分别高于主体部的掺质浓度。

在一些实施例中，通道层的顶部与底部的掺质浓度对于通道层的主体部的掺质浓度的比值范围可分别为10¹⁷原子(atoms)/cm³至10²¹atoms/cm³。

在一些实施例中，顶盖层包括顶栅极层。

在一些实施例中，通道层的顶部还覆盖顶盖层的顶面。

在一些实施例中，叠层结构还包括底栅极层。底栅极层位于基底上，且多个栅极层与多个绝缘层位于底栅极层上。

在一些实施例中，存储器元件还包括隔离结构。隔离结构设置于基底的位于一对叠层结构之间的部分上。通道层位于隔离结构的侧壁与底面上。

在一些实施例中，顶盖层的材料包括绝缘材料。

在一些实施例中，存储器元件还包括外延层。外延层设置于基底的位于一对叠层结构之间的部分上。通道层的底部覆盖外延层。

在一些实施例中，外延层的掺质浓度大于通道层的主体部的掺质浓度。

在一些实施例中，存储器元件还包括隔离结构与上接垫。隔离结构与上接垫填充于基底的位于相邻叠层结构之间的部分上。隔离结构位于基底与上接垫之间。通道层的顶部位于上接垫的侧壁上。通道层的主体部位于隔离结构的侧壁上，且隔离结构覆盖通道层的底部。

本发明的存储器元件的制造方法包括：在基底上形成一对叠层结构，其中每一叠层结构包括交替叠层于基底上的多个第一材料层与多个第二材料层，且包括位于多个第一材料层与多个第二材料层之上的顶盖层；在一对叠层结构的彼此面对的侧壁上形成电荷储存层；以及在电荷储存层上形成通道层，其中通道层具有顶部、主体部以及底部，顶部覆盖一对叠层结构的顶盖层的彼此面对的侧壁，底部覆盖基底的位于一对叠层结构之间的部分，主体部连接于顶部与底部之间，且顶部与底部的掺质浓度分别高于主体部的掺质浓度。

在一些实施例中，形成通道层的方法包括：在电荷储存层上依序形成通道材料层与势垒层；图案化势垒层，以使经图案化的势垒层暴露出通道材料层的位于一对叠层结构之间且实质上平行于基底的主表面的一部分，且暴露出通道材料的覆盖顶盖层的另一部分；在经图案化的势垒层以及通道材料层的暴露部分上形成掺杂层；进行热处理，以使掺杂层中的掺质进入通道材料层的暴露部分，从而形成通道层；以及移除掺杂层与经图案化的势垒层。

在一些实施例中，图案化势垒层的方法包括非等向性刻蚀。

在一些实施例中，每一第一材料层为栅极层，每一第二材料层为绝缘层，且顶盖层包括顶栅极层。

在一些实施例中，每一叠层结构还包括底栅极层。底栅极层位于基底上，且多个第一材料层与多个第二材料层形成于底栅极层上。

在一些实施例中，在形成通道层之后还包括：在一对叠层结构之间形成隔离结构。

在一些实施例中，多个第一材料层与多个第二材料层均为绝缘材料，且彼此具有刻蚀选择比。

在一些实施例中，在形成电荷储存层之前还包括：形成外延层。外延层设置于基底的位于一对叠层结构之间的部分上。

在一些实施例中，在形成通道层之后还包括：在一对叠层结构之间依序形成隔离结构与上接垫。通道层的顶部位于上接垫的侧壁上，且通道层的主体部与底部分别位于隔离结构的侧壁与底面上。

在一些实施例中，在形成通道层之后还包括：以多个栅极层置换多个第二材料层。

基于上述，本发明实施例的存储器元件的通道层具有高掺质浓度的顶部与底部，且具有掺质浓度远低于顶部与底部的主体部。藉由使通道层的顶部与底部经掺杂有高掺质浓度，可有效地降低通道层整体的电阻值。如此一来，即使某些叠层结构之间的凹陷具有过大的深度，仍可维持通道层的工作电流。此外，在一些实施例中，还可避免此些叠层结构对应的通道层产生断路的问题。再者，由于通道层的顶部具有高掺质浓度(也即低电阻值)，故可降低通道层与后续形成于其上的导电插塞之间的接触电阻。另一方面，在对通道层的顶部与底部进行掺杂时，经图案化的势垒层可防止掺质扩散进入通道层的主体部，以使通道层的覆盖存储单元的侧壁之主体部保持相对低的掺质浓度。据此，在存储器元件运作时，可降低通道层的主体部内的掺质往存储单元扩散的情形。如此一来，可避免存储器元件的可靠度受到影响。

为让本发明的上述特征和优点能更明显易懂，下文特列举实施例，并配合所附附图作详细说明如下。

附图说明

图1是依照本发明一些实施例的存储器元件的制造方法的流程图。

图2A至图2H是依照图1所示的存储器元件的制造方法的各阶段结构的剖视示意图。

图3是依照本发明一些实施例的存储器元件的制造方法的流程图。

图4A至图4I是依照图3所示的存储器元件的制造方法的各阶段结构的剖视示意图。

【符号说明】

10、20：存储器元件

100、200：基底

102：半导体基底

104：绝缘层

110、210：初始叠层结构

110a、210a：叠层结构

111：底栅极层

112、212：第一材料层

114、214：第二材料层

116、216：顶盖层

118：保护层

120、220：电荷储存层

122、222：通道材料层

122-1、222-1：通道层

122-1a、222-1a：顶部

122-1b、222-1b：主体部

122-1c、222-1c：底部

124、224：势垒层

124a、224a：顶部

124b、224b：主体部

124c、224c：底部

126、226：掺杂层

130、230：隔离结构

132、232：介电层

140、240：插塞开口

142、242：导电插塞

144、244：信号线

EP：外延层

GL：栅极层

H：高度

MU：存储单元

R：凹陷

S100、S102、S104、S106、S108、S110、S112、S114、S116、S118、S200、S202、S204、S205、S206、S208、S210、S212、S214、S215、S216、S217、S218：步骤

TP：上接垫

W：宽度

具体实施方式

图1是依照本发明一些实施例的存储器元件10的制造方法的流程图。图2A至图2H是依照图1所示的存储器元件10的制造方法的各阶段结构的剖视示意图。

请参照图1与图2A，进行步骤S100，提供一基底100。在一些实施例中，基底100包括半导体基底102与绝缘层104。半导体基底102的材料可包括元素半导体或化合物半导体。举例而言，元素半导体可包括Si或Ge。化合物半导体可包括SiGe、SiC、SiGeC、III-V族半导体材料或II-VI族半导体材料。III-V族半导体材料可包括GaN、GaP、GaAs、AlN、AlP、AlAs、InN、InP、InAs、GaNP、GaNAs、GaPAs、AlNP、AlNAs、AlPAs、InNP、InNAs、InPAs、GaAlNP、GaAlNAs、GaAlPAs、GaInNP、GaInNAs、GaInPAs、InAlNP、InAlNAs或InAlPAs。II-VI族半导体材料可包括CdS、CdSe、CdTe、ZnS、ZnSe、ZnTe、HgS、HgSe、HgTe、CdSeS、CdSeTe、CdSTe、ZnSeS、ZnSeTe、ZnSTe、HgSeS、HgSeTe、HgSTe、CdZnS、CdZnSe、CdZnTe、CdHgS、CdHgSe、CdHgTe、HgZnS、HgZnSe、HgZnTe、CdZnSeS、CdZnSeTe、CdZnSTe、CdHgSeS、CdHgSeTe、CdHgSTe、HgZnSeS、HgZnSeTe或HgZnSTe。此外，半导体基底102可经掺杂为第一导电型或与第一导电型互补的第二导电型。举例而言，第一导电型可为N型，而第二导电型则可为P型。另一方面，绝缘层104的材料可为氧化硅、氮化硅、氮氧化硅或其组合。

进行步骤S102，在基底100上形成初始叠层结构110。初始叠层结构110包括交替叠层的多个第一材料层112与第二材料层114。所属领域中具有通常知识者可依据设计需求调整第一材料层112与第二材料层114的数量，本发明并不以此为限。在一些实施例中，第一材料层112为导体层，而第二材料层114为绝缘层。在此些实施例中，第一材料层112可作为栅极层(或字线)，而第二材料层114可作为栅间绝缘层。举例而言，第一材料层112的材料可包括多晶硅、钨或其他导体材料。第二材料层114的材料可包括氧化硅、氮化硅、氮氧化硅、有机绝缘材料或其类似者。在一些实施例中，第一材料层112的厚度范围为10nm至40nm。另一方面，第二材料层114的厚度范围可为25nm至65nm。此外，初始叠层结构110还包括位于第一材料层112与第二材料层114之上的顶盖层116。在一些实施例中，最顶层的第二材料层114可位于顶盖层116与最顶层的第一材料层112之间。在一些实施例中，顶盖层116与第一材料层112由相同的材料构成，只是顶盖层116具有较大的厚度。举例而言，顶盖层116的厚度范围可为50nm至250nm。在此些实施例中，顶盖层116可作为顶栅极层或选择栅极(selectiongate)层。

在一些实施例中，初始叠层结构110还包括保护层118。保护层118位于顶盖层116上。此外，保护层118与第二材料层114可由相同的材料构成，且可具有实质上相同的厚度。在一些实施例中，初始叠层结构110还包括底栅极层111。底栅极层111位于基底100上，且第一材料层112与第二材料层114位于底栅极层111上。在一些实施例中，最底层的第二材料层114位于底栅极层111与最底层的第一材料层112之间。此外，在一些实施例中，底栅极层111与第一材料层112由相同的材料构成，惟底栅极层111具有较大的厚度。举例而言，底栅极层111的厚度可为150nm至350nm。在此些实施例中，底栅极层111可作为反转栅极(inversiongate)层。在一些实施例中，可通过化学气相沈积法形成初始叠层结构110的各层。

请参照图1与图2B，进行步骤S104，图案化初始叠层结构110。如此一来，形成多个叠层结构110a。在一些实施例中，多个叠层结构110a可阵列排列于基底100上。每一叠层结构110a中交替叠层的第一材料层112与第二材料层114可作为存储器单元MU。存储器单元MU位于底栅极层111与顶盖层116之间。相邻的一对叠层结构110a之间具有凹陷R。在一些实施例中，凹陷R可延伸至基底100的绝缘层104中。在一些实施例中，凹陷R的高度H范围可为1.5um至3.5um。凹陷R的宽度W(也即相邻的一对叠层结构110a之间的间距)可为50nm至150nm。在一些实施例中，图案化初始叠层结构110以形成多个叠层结构110a的方法可包括进行微影工艺与刻蚀工艺。凹陷R的侧壁(也即叠层结构110a的侧壁)可实质上垂直于基底100的主表面，或与基底100的主表面的法线方向夹0°至30°。

请参照图1与图2C，进行步骤S106，在叠层结构110a上依序形成电荷储存层120、通道材料层122与势垒层124。换言之，通道材料层122位于电荷储存层120与势垒层124之间。在一些实施例中，电荷储存层120、通道材料层122与势垒层124可共形地形成于图2B所示的结构上。如此一来，如图2C所示，电荷储存层120、通道材料层122与势垒层124覆盖相邻叠层结构110a的彼此面对的侧壁，且覆盖于叠层结构110a的顶面以及基底100的位于相邻叠层结构110a之间的部分上。在一些实施例中，电荷储存层120的材料包括氧化硅、氮化硅或其组合。举例而言，电荷储存层120包括氧化硅/氮化硅/氧化硅的多层结构。通道材料层122的材料包括多晶硅或其他半导体材料，且为未经掺杂的本质材料。势垒层124的材料可包括氮化硅。在一些实施例中，电荷储存层120的厚度范围可为15nm至25nm。通道材料层122的厚度范围可为5nm至15nm。势垒层124的厚度范围可为5nm至20nm。此外，可通过例如是炉管成长法形成电荷储存层120、通道材料层122与势垒层124。

请参照图1与图2D，进行步骤S108，图案化势垒层124。在一些实施例中，图案化势垒层124的方法包括进行非等向性刻蚀，例如是干式刻蚀。在非等向性刻蚀的过程中，基于势垒层124的各部分对应的到达角度(arrival angle)之差异，一些部分的势垒层124会被移除，而另一些部分的势垒层124会保留下来。具体而言，势垒层124的顶部124a与底部124c可在步骤S108中被移除，而势垒层124的主体部124b可保留下来。在一些实施例中，势垒层124的顶部124a在未经移除之前覆盖叠层结构110a的顶面(例如是保护层118的顶面)，且延伸至保护层118与顶盖层116的侧壁上。势垒层124的底部124c在未经移除之前覆盖基底100的位于相邻的叠层结构110a之间的部分，且在一些实施例中可能延伸至底栅极层111的侧壁上。势垒层124的主体部124b连接于顶部124a与底部124b之间。换言之，势垒层124的主体部124b覆盖存储单元MU的侧壁，且可延伸至底栅极层111与顶盖层116的侧壁上。在图案化势垒层124之后，仅留下势垒层124的主体部124b，而形成覆盖多个存储单元MU的多条纵向线段。如此一来，暴露出通道材料层122的覆盖叠层结构110a的顶面(例如是覆盖保护层118的顶面)的一部分，且暴露出通道材料层122的覆盖基底100的位于相邻叠层结构110a之间且实质上平行于基底100的主表面的另一部分。此外，由上可知，通道材料层122的暴露部分即交迭于势垒层124的顶部124a与底部124c。

请参照图1与图2E，进行步骤S110，在势垒层124的主体部124b与通道材料层122的暴露部分上形成掺杂层126。掺杂层126可共形地形成于图2D所示的结构上，而接触于势垒层124的主体部124b与通道材料层122的暴露部分。在一些实施例中，掺杂层126可具有第一导电型的掺质(dopant)，或具有第二导电型的掺质。举例而言，掺杂层126的材料可包括磷硅玻璃(phospho-silicate glass，PSG)、四乙氧基硅烷(tetraethyl orthosilicate，TEOS)、硼硅玻璃(boron-silicate glass，BSG)、三乙氧基硼(triethylborate，TEB)、磷酸三乙酯(triethylphosphate，TEPO)或其组合。此外，可通过例如是化学气相沉积法或炉管成长法形成掺杂层126。

请参照图1与图2F，进行步骤S112，进行热处理。如此一来，掺杂层126中的掺质可扩散而进入通道材料层122的暴露部分，而可对通道材料层122的暴露部分进行掺杂。在一些实施例中，进行热处理的方法可包括退火工艺。热处理的温度范围可为600℃至1000℃，且可在惰性气体(例如是氮气)的环境中进行热处理。经掺杂后的通道材料层122可称为通道层122-1。通道层122-1的顶部122-1a与底部122-1c在步骤S112中被掺杂。另一方面，势垒层124的主体部124b覆盖通道层122-1的主体部122-1b，而阻挡掺质扩散而进入通道层122-1的主体部122-1b。因此，通道层122-1的主体部122-1b在步骤S112中并未被掺杂。

图2F所示的通道层122-1之顶部122-1a、底部122-1c与主体部122-1b的位置分别与图2D所示的势垒层124的顶部124a、底部124c与主体部124b的位置交迭。换言之，通道层122-1的顶部122-1a覆盖叠层结构110a的顶面，且延伸至保护层118与顶盖层116的侧壁上。通道层122-1的底部122-1c覆盖基底100的位于相邻叠层结构110a之间的部分，且在一些实施例中可能延伸至底栅极层111的侧壁上。通道层122-1的主体部122-1b连接于顶部122-1a与底部122-1c之间，而覆盖存储单元MU的侧壁，且可纵向地延伸至底栅极层111与顶盖层116的侧壁上。

基于通道层122-1的顶部122-1a与底部122-1c在步骤S112中进一步地被掺杂，通道层122-1的顶部122-1a与底部122-1c的掺质浓度(dopant concentration)可分别高于主体部122-1b的掺质浓度。在一些实施例中，通道层122-1的顶部122-1a与底部122-1c的掺质浓度范围可分别为10¹⁷atoms/cm³至10²¹atoms/cm³。另一方面，主体部122-1b仍维持为未经掺杂的本质材料。

请参照图1与图2G，进行步骤S114，移除掺杂层126与势垒层124的主体部124b。如此一来，可暴露出通道层122-1的各个部分。在一些实施例中，移除掺杂层126与势垒层124的主体部124b的方法可包括非等向性刻蚀，例如是湿式刻蚀。

请参照图1与图2H，在一些实施例中，可进行步骤S116，在相邻的叠层结构110a之间形成隔离结构130。在一些实施例中，隔离结构130还可延伸至叠层结构110a的顶面上。隔离结构130的材料可包括氧化硅、氮化硅、氮氧化硅或其组合。形成隔离结构130的方法可包括化学气相沉积法。

随后，可进行步骤S118，以形成导电插塞142与信号线144。在形成电插塞142与信号线144之前，可在隔离结构130上形成介电层132。举例而言，介电层132可为多层结构，包括一或多层介电材料层。介电层132的材料可包括氧化硅、氮化硅、氮氧化硅或其组合。形成介电层132的方法可包括化学气相沉积法。此外，可图案化隔离结构130与介电层132，以形成暴露出通道层122-1的顶部122-1a的插塞开口140。接着，可在插塞开口140中形成导电插塞142，且在介电层132上形成信号线144。在一些实施例中，导电插塞142的材料可包括多晶硅或其他导体材料。信号线144的材料可包括铜或其他导体材料。形成导电插塞142与信号线144的方法可包括物理气相沉积法、镀覆工艺(plating process)或其组合。尽管图2H仅绘示出单一层的信号线144，实际上信号线144可包括位于不同层的源极线与位线。此外，源极线与位线之间可形成有层间介电层(未绘示)。在一些实施例中，沿着平行于基底100的表面的方向排列的多个叠层结构110a可交替地经由通道层122-1的顶部122-1a电性连接于源极线与位线。在一些实施例中，字线(例如是第一材料层112)、位线以及源极线中的至少一者可与其他两者的延伸方向不同，或与所述其他两者的延伸方向垂直。

至此，已完成本发明实施例的存储器元件10的制造。基于上述，存储器元件10的通道层122-1具有高掺质浓度的顶部122-1a与底部122-1c，且具有掺质浓度远低于顶部122-1a与底部122-1c的主体部112-1b。通过使通道层122-1的顶部122-1a与底部122-1c具有高掺质浓度，可有效地降低通道层122-1整体的电阻值。如此一来，即使某些叠层结构110a之间的凹陷R的深度过大，仍可维持通道层122-1的工作电流。此外，在一些实施例中，还可避免此些叠层结构110a对应的通道层122-1产生断路的问题。再者，由于通道层122-1的顶部122-1a具有高掺质浓度(也即低电阻值)，故可降低通道层122-1与后续形成于其上的导电插塞142之间的接触电阻。另一方面，在对通道层122-1的顶部122-1a与底部122-1c进行掺杂时，势垒层124的剩余部分(也即势垒层124的主体部124b)可防止掺质扩散进入通道层122-1的主体部122-1b，以使通道层122-1的主体部122-1b保持相对低的掺质浓度。据此，在存储器元件10运作时，可降低通道层122-1的主体部122-1b内的掺质往存储单元MU扩散的情形。如此一来，可避免存储器元件10的可靠度受到影响。

图3是依照本发明一些实施例的存储器元件20的制造方法的流程图。图4A至图4I是依照图3所示的存储器元件20的制造方法的各阶段之结构的剖视示意图。存储器元件20的制造方法相似于图1及图2A至图2H所示的存储器元件10的制造方法，以下仅叙述两者的差异处，相同或相似处则不再赘述。此外，相同或相似的元件符号代表相同或相似的构件。

请参照图3与图4A，进行步骤S200，提供基底200。在一些实施例中，基底200可为半导体基底或绝缘体上覆半导体(semiconductor on insulator，SOI)基底。基底200中的半导体材料与图2A所示的半导体基底102的材料相同或相异。在一些实施例中，还可于基底200中形成一或多个掺杂区(未绘示)。此外，掺杂区的导电型态可与基底200的导电型态相同或相异。

进行步骤S202，在基底200上形成初始叠层结构210。初始叠层结构包括交替叠层的多个第一材料层212与第二材料层214。在一些实施例中，第一材料层212与第二材料层214均为绝缘材料，且彼此具有刻蚀选择比。举例而言，第一材料层212可为氧化硅，而第二材料层可为氮化硅。在一些实施例中，初始叠层结构210还可包括位于第一材料层212与第二材料层214之上的顶盖层216。在一些实施例中，最顶层的第一材料层212可位于顶盖层216与最顶层的第二材料层214之间。在一些实施例中，顶盖层216的材料可包括绝缘材料，例如是相同于第一材料层212的材料。另外，在此些实施例中，初始叠层结构210可不包括如图2A所示的保护层118与底栅极层111。

请参照图3与图4B，进行步骤S204，图案化初始叠层结构210。如此一来，形成多个叠层结构210a。多个叠层结构210a可阵列排列于基底200上。相邻的一对叠层结构之间具有凹陷R。

在一些实施例中，在图案化初始叠层结构210之后，还可进行步骤S205，以在凹陷R所暴露出的基底200上形成外延层EP。换言之，外延层EP设置于基底200的位于相邻的一对叠层结构210a之间的部分上。在一些实施例中，外延层EP更往上延伸以覆盖最底层的第一材料层212的侧壁。举例而言，外延层EP的材料包括硅。形成外延层EP的方法可包括外延工艺。

请参照图3与图4C，进行步骤S206，在叠层结构210a上依序形成电荷储存层220、通道材料层222与势垒层224。在一些实施例中，电荷储存层220经形成以覆盖叠层结构210a的侧壁，但不延伸至叠层结构210的顶面。此外，在一些实施例中，电荷储存层220仅覆盖外延层EP的一部分的顶面。如此一来，位于外延层EP的相对两侧的电荷储存层彼此不相连接。在一些实施例中，通道材料层222与势垒层224可共形地依序形成于目前的结构上。换言之，如图4C所示，通道材料层222与势垒层224覆盖电荷储存层220的表面，且覆盖叠层结构210a的顶面以及外延层EP的顶面。

请参照图3与图4D，进行步骤S208，图案化势垒层224。势垒层224的顶部224a与底部224c可在步骤S208中被移除，而势垒层224的主体部224b可保留下来。势垒层224的顶部224a在未经移除前覆盖叠层结构210a的顶面(例如是顶盖层216的顶面)，且延伸至顶盖层216的侧壁上。势垒层224的底部224c在未经移除前覆盖外延层EP的顶面，且在一些实施例中可往上延伸至最底层的第一材料层212的侧壁上(或延伸至最底层的第一材料层212与最底层的第二材料层214的侧壁上)。势垒层224的主体部224b连接于顶部224a与底部224b之间。在图案化势垒层224之后，仅留下势垒层224的主体部224b。如此一来，暴露出通道材料层222的覆盖叠层结构210a的顶面(例如是覆盖顶盖层216的顶面)的一部分，且暴露出通道材料层222的覆盖外延层EP的另一部分。此外，由上可知，通道材料层222的暴露部分交迭于势垒层224的顶部224a与底部224c。

请参照图3与图4E，进行步骤S210，在势垒层224的主体部224b与通道材料层222的暴露部分上形成掺杂层226。掺杂层226可共形地形成于图4D所示的结构上，而接触于势垒层224的主体部224b与通道材料层222的暴露部分。

请参照图3与图4F，进行步骤S212，进行热处理。如此一来，掺杂层226中的掺质可扩散而进入通道材料层222的暴露部分，而可对通道材料层222的暴露部分进行掺杂。经掺杂后的通道材料层222可称为通道层222-1。通道层222-1的顶部222-1a与底部222-1c在步骤S212中被掺杂。在一些实施例中，掺杂层226中的掺质还可经由通道层222-1的底部222-1c扩散进入外延层EP，而使至少一部分的外延层EP被掺杂(如图4F的外延层EP的虚线区域所示)。在其他实施例中，掺杂层226中的掺质扩散进入外延层EP，而使全部的外延层EP被掺杂。另一方面，势垒层224的主体部224b覆盖通道层222-1的主体部222-1b，故可阻挡掺质扩散而进入通道层222-1的主体部222-1b。因此，通道层222-1的主体部222-1b在步骤S212中并未被掺杂。由此可知，通道层222-1的顶部222-1a与底部222-1c的掺质浓度可分别高于主体部222-1b的掺质浓度。在一些实施例中，外延层EP的掺质浓度可相近于通道层222-1的顶部222-1a与底部222-1c的掺质浓度，而也可大于通道层222-1的主体部222-1b的掺质浓度。举例而言，外延层EP的掺质浓度范围可为10¹⁷atoms/cm³至10²¹atoms/cm³。

图4F所示的通道层222-1的顶部222-1a、底部222-1c与主体部222-1b的位置分别与图4D所示的势垒层224的顶部224a、底部224c与主体部224b的位置交迭。换言之，通道层222-1的顶部222-1a覆盖叠层结构210a的顶面，且可延伸至顶盖层216的侧壁上。通道层222-1的底部222-1c覆盖外延层EP的顶面，且在一些实施例中可能往上延伸至最底层的第一材料层212(或延伸至最底层的第一材料层212与最底层的第二材料层214)的侧壁上。通道层222-1的主体部222-1b连接于顶部222-1a与底部222-1c之间。

请参照图3与图4G，进行步骤S214，移除掺杂层226与势垒层224的主体部224b。如此一来，可暴露出通道层222-1的各个部分。

请参照图3与图4H，在一些实施例中，可进行步骤S215，以多个栅极层GL置换多个第二材料层214。在一些实施例中，以栅极层GL置换第二材料层214的方法包括移除第二材料层214。举例而言，可通过等向性刻蚀的方法来移除第二材料层214。由于第二材料层214与第一材料层212具有刻蚀选择比，故移除第二材料层214时可保留第一材料层212。接着，在原第二材料层214的位置(也即相邻的第一材料层212之间)形成栅极层GL。栅极层GL的材料可包括金属材料，例如是钨。此外，在一些实施例中，可在原第二材料层214的位置中先形成功函数层(未绘示)，接着再形成栅极层GL。形成功函数层与栅极层GL的方法可包括化学气相沉积法。

此外，在一些实施例中，可进行步骤S216，在相邻的叠层结构210a之间依序形成隔离结构230与上接垫TP。在一些实施例中，隔离结构230的顶面可低于叠层结构210a的顶面(例如是顶盖层216的顶面)。上接垫TP设置于隔离结构230上。在一些实施例中，上接垫TP还可延伸至叠层结构210a的顶面上，而覆盖通道层222-1的顶部222-1a。在一些实施例中，上接垫TP的材料可与通道层222-1的材料相同。此外，上接垫TP的掺质浓度可实质上等于通道层222-1的掺质浓度。形成隔离结构230与上接垫TP的方法可包括化学气相沉积法。

在一些实施例中，可先进行步骤S215，接着再进行步骤S216。在另一些实施例中，也可先进行步骤S216，接着再进行步骤S215。本发明实施例并不以步骤S215与步骤S216的顺序为限。

请参照图4I，接着可进行步骤S217，以进行平坦化工艺。在步骤S217中，通过平坦化工艺移除部分的上接垫TP与部分的通道层222-1之顶部222-1a，以暴露出叠层结构210a的顶面(例如是顶盖层216的顶面)。如此一来，残留的上接垫TP以及通道层222-1的顶部222-1a之顶面可实质上齐平于叠层结构210a的顶面(例如是顶盖层216的顶面)。在一些实施例中，平坦化工艺例如是化学机械研磨工艺。

随后，可进行步骤S218，以形成导电插塞242与信号线244。在形成导电插塞242与信号线244之前，可在叠层结构210a与上接垫TP上形成介电层232。举例而言，介电层232可为单层或多层结构，而包括一或多层介电材料层。此外，可图案化介电层232，以形成暴露出上接垫TP的插塞开口240。接着，可在插塞开口240中形成导电插塞242，且在介电层232上形成信号线244。尽管图4I仅绘示出单一层的信号线244，实际上信号线244可包括位于不同层的源极线与位线。此外，源极线与位线之间可形成有层间介电层(未绘示)。在一些实施例中，沿着平行于基底200的表面的方向排列的多个叠层结构210a可交替地经由通道层222-1的顶部222-1a电性连接于源极线与位线。在一些实施例中，字线(例如是栅极层GL)、位线以及源极线中的至少一者可与其他两者的延伸方向不同，或与所述其他两者的延伸方向垂直。至此，已完成本发明实施例的存储器元件20的制造。

综上所述，本发明实施例的存储器元件的通道层具有高掺质浓度的顶部与底部，且具有掺质浓度远低于顶部与底部的主体部。通过使通道层的顶部与底部经掺杂有高掺质浓度，可有效地降低通道层整体的电阻值。如此一来，即使某些叠层结构之间的凹陷具有过大的深度，仍可维持通道层的工作电流。此外，在一些实施例中，还可避免此些叠层结构对应的通道层产生断路的问题。再者，由于通道层的顶部具有高掺质浓度(也即低电阻值)，故可降低通道层与后续形成于其上的导电插塞之间的接触电阻。另一方面，在对通道层的顶部与底部进行掺杂时，势垒层的剩余部分(也即势垒层的主体部)可防止掺质扩散进入通道层的主体部，以使通道层的覆盖存储单元的侧壁之主体部保持相对低的掺质浓度。据此，在存储器元件运作时，可降低通道层的主体部内的掺质往存储单元扩散的情形。如此一来，可避免存储器元件的可靠度受到影响。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种存储器元件，包括：

一对叠层结构，设置于基底上，其中每一叠层结构包括交替堆叠于所述基底上的多个栅极层与多个绝缘层，且包括位于所述多个栅极层与所述多个绝缘层之上的顶盖层；

电荷储存层，设置于所述一对叠层结构的彼此面对的侧壁上；以及

通道层，覆盖所述电荷储存层，其中所述通道层具有顶部、主体部以及底部，所述顶部覆盖所述一对叠层结构的所述顶盖层的彼此面对的侧壁，所述底部覆盖所述基底的位于所述一对叠层结构之间的部分，所述主体部连接于所述顶部与所述底部之间，且所述顶部与所述底部的掺质浓度分别高于所述主体部的掺质浓度，并且所述电荷储存层在所述通道层的底部下方连续延伸。

2.如权利要求1所述的存储器元件，其中所述顶盖层包括顶栅极层。

3.如权利要求2所述的存储器元件，其中所述通道层的所述顶部还覆盖所述顶盖层的顶面。

4.如权利要求2所述的存储器元件，其中所述叠层结构还包括底栅极层，所述底栅极层位于所述基底上，且所述多个栅极层与所述多个绝缘层位于所述底栅极层上。

5.如权利要求1所述的存储器元件，其中所述顶盖层的材料包括绝缘材料。

6.如权利要求5所述的存储器元件，还包括外延层，其中所述外延层设置于所述基底的位于所述一对叠层结构之间的部分上，且所述通道层的所述底部覆盖所述外延层。

7.一种存储器元件的制造方法，包括：

在基底上形成一对叠层结构，其中每一叠层结构包括交替叠层于所述基底上的多个第一材料层与多个第二材料层，且包括位于所述多个第一材料层与所述多个第二材料层之上的顶盖层；

在所述一对叠层结构的彼此面对的侧壁上形成电荷储存层；以及

在所述电荷储存层上形成通道层，其中所述通道层具有顶部、主体部以及底部，所述顶部覆盖所述一对叠层结构的所述顶盖层的彼此面对的侧壁，所述底部覆盖所述基底的位于所述一对叠层结构之间的部分，所述主体部连接于所述顶部与所述底部之间，且所述顶部与所述底部的掺质浓度分别高于所述主体部的掺质浓度；

其中，形成通道层的方法包括: 在所述电荷储存层上依序形成通道材料层与势垒层；图案化所述势垒层，以使经图案化的所述势垒层暴露出所述通道材料层的位于所述一对叠层结构之间且实质上平行于所述基底的主表面的一部分，且暴露出所述通道材料层的覆盖所述顶盖层的另一部分；掺杂通道材料层的暴露部分以形成通道层；以及去除图案化的势垒层。

8.如权利要求7所述的存储器元件的制造方法，其中掺杂沟道材料层的方法包括:

在经图案化的所述势垒层以及所述通道材料层的暴露部分上形成掺杂层；

进行热处理，以使所述掺杂层中的掺质进入所述通道材料层的所述暴露部分，从而形成所述通道层；以及

移除所述掺杂层。

9.如权利要求7所述的存储器元件的制造方法，其中每一第一材料层为栅极层，每一第二材料层为绝缘层，且所述顶盖层包括顶栅极层。

10.如权利要求7所述的存储器元件的制造方法，在形成所述电荷储存层之前还包括：形成外延层，其中所述外延层设置于所述基底的位于所述一对叠层结构之间的部分上。