JP2013115601A - レベルシフト回路 - Google Patents
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Abstract
【課題】レベルシフト回路を高速動作する。
【解決手段】一つの実施形態によれば、レベルシフト回路は、第一のトランジスタ、第二のトランジスタ、第一のコンデンサ、及び第二のコンデンサが設けられる。第一のトランジスタは、制御端子に入力電圧が入力される。第二のトランジスタは、制御端子に入力電圧の反転信号が入力される。第一のコンデンサは、一端が第一のトランジスタの第一の端子に接続され、他端に入力電圧の反転信号が入力され、入力電圧の立ち上りのときに電荷を蓄積して第一のトランジスタの第一の端子側から一端側へ第一の電流を発生する。第二のコンデンサは、一端が第二のトランジスタの第一の端子に接続され、他端に入力電圧が入力され、入力電圧の立ち下りのときに電荷を蓄積して第二のトランジスタの第一の端子側から一端側へ第二の電流を発生する。
【選択図】 図1
【解決手段】一つの実施形態によれば、レベルシフト回路は、第一のトランジスタ、第二のトランジスタ、第一のコンデンサ、及び第二のコンデンサが設けられる。第一のトランジスタは、制御端子に入力電圧が入力される。第二のトランジスタは、制御端子に入力電圧の反転信号が入力される。第一のコンデンサは、一端が第一のトランジスタの第一の端子に接続され、他端に入力電圧の反転信号が入力され、入力電圧の立ち上りのときに電荷を蓄積して第一のトランジスタの第一の端子側から一端側へ第一の電流を発生する。第二のコンデンサは、一端が第二のトランジスタの第一の端子に接続され、他端に入力電圧が入力され、入力電圧の立ち下りのときに電荷を蓄積して第二のトランジスタの第一の端子側から一端側へ第二の電流を発生する。
【選択図】 図1
Description
本発明の実施形態は、レベルシフト回路に関する。
複数の電源を有する半導体装置には、異なる高電位側電源間で、信号レベルをレベルシフトするレベルシフト回路が設けられる。レベルシフト回路には、信号レベルを昇圧するタイプと信号レベルを降圧するタイプがある。民生用機器及び産業用機器の高機能化、低消費電力化、高速化、多電源化の進展に伴い、レベルシフト回路をMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)で構成する場合が増加している。
信号レベルを昇圧するレベルシフト回路をMOSFETで構成しているが、動作速度が遅いという問題点がある。動作速度を速くするために動作電流を増加させるとレベルシフト回路のチップ面積が増加し、発熱が増大するという問題点が発生する。
本発明は、高速動作することができるレベルシフト回路を提供することにある。
一つの実施形態によれば、レベルシフト回路は、第一の高電位側電源及び前記第一の高電位側電源よりも電圧の高い第二の高電位側電源が供給され、入力電圧が入力され、前記入力電圧を昇圧してレベルシフトされた電圧を生成する。レベルシフト回路は、第一のトランジスタ、第二のトランジスタ、第一のコンデンサ、及び第二のコンデンサが設けられる。第一のトランジスタは、制御端子に入力電圧が入力される。第二のトランジスタは、制御端子に入力電圧の反転信号が入力される。第一のコンデンサは、一端が第一のトランジスタの第一の端子に接続され、他端に入力電圧の反転信号が入力され、入力電圧の立ち上りのときに電荷を蓄積して第一のトランジスタの第一の端子側から一端側へ第一の電流を発生する。第二のコンデンサは、一端が第二のトランジスタの第一の端子に接続され、他端に入力電圧が入力され、入力電圧の立ち下りのときに電荷を蓄積して第二のトランジスタの第一の端子側から一端側へ第二の電流を発生する。
以下本発明の実施形態について図面を参照しながら説明する。
(第一の実施形態)
まず、本発明の第一の実施形態に係るレベルシフト回路について、図面を参照して説明する。図1はレベルシフト回路の構成を示す回路図である。図2は比較例のレベルシフト回路の構成を示す回路図である。本実施形態では、出力電圧の立ち上り及び立ち下りを早くするために信号の変化時に電流を供給するコンデンサをレベルシフト回路の内部に設けている。
まず、本発明の第一の実施形態に係るレベルシフト回路について、図面を参照して説明する。図1はレベルシフト回路の構成を示す回路図である。図2は比較例のレベルシフト回路の構成を示す回路図である。本実施形態では、出力電圧の立ち上り及び立ち下りを早くするために信号の変化時に電流を供給するコンデンサをレベルシフト回路の内部に設けている。
図1に示すように、レベルシフト回路90は、制御部1、カレントミラー回路2、ソースフォロア回路3、定電流源11、定電流源12、定電流源13、バッファBUFF1、コンデンサC1、コンデンサC2、ダイオードD1、Nch MOSトランジスタNMT1、及びNch MOSトランジスタNMT2が設けられる。レベルシフト回路90は、民生用機器及び産業用機器に設けられる半導体装置などに適用される。なお、MOS(Metal-Oxide-Semiconductor)トランジスタは、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)とも呼称される。
レベルシフト回路90は、高電位側電源Vcca及び高電位側電源Vccaよりも電圧の高い高電位側電源Vccbが供給され、端子Pin(入力端子)を介して入力電圧Vinが入力され、入力電圧Vinを昇圧してレベルシフトされた出力電圧Voutを端子Pout(出力端子)から出力する。レベルシフト回路90には、コンデンサC1とコンデンサC2が設けられる。コンデンサC1は入力電圧Vinの立ち上りのときに電荷を蓄積することにより電流Iaを発生し、コンデンサC2は入力電圧Vinの立ち下りのときに電荷を蓄積することにより電流Ibを発生し、出力電圧Voutの立ち上り(Tr)及び立ち下り(Tf)を高速化する。なお、高速化の詳細は後述する。
制御部1は、インバータINV1とインバータINV2が設けられる。インバータINV1は、端子PinとノードN1の間に設けられ、高電位側電源Vccaと低電位側電源(接地電位)Vssが供給される。インバータINV1は、入力電圧Vinを入力して入力電圧Vinの反転信号を出力側のノードN1から出力する。インバータINV2は、ノードN1とノードN2の間に設けられ、高電位側電源Vccaと低電位側電源(接地電位)Vssが供給される。インバータINV2は、ノードN1の信号を入力して入力電圧Vinと同位相の信号を出力側のノードN2から出力する。
カレントミラー回路2は、Pch MOSトランジスタPMT1とPch MOSトランジスタPMT2が設けられる。Pch MOSトランジスタPMT1は、ソース(第一の端子)が高電位側電源Vccbに接続され、ゲート(制御端子)がドレイン(第二の端子)及びノードN3に接続されたダイオード接続のトランジスタである。Pch MOSトランジスタPMT2は、ソース(第一の端子)が高電位側電源Vccbに接続され、ゲート(制御端子)がPch MOSトランジスタPMT1のゲート(制御端子)に接続され、ドレイン(第二の端子)がノードN5に接続される。
カレントミラー回路2は、高電位側電源Vccbが供給されてPch MOSトランジスタPMT1側に電流が流れるとミラー比に対応した電流がPch MOSトランジスタPMT2側に流れる。例えば、ミラー比は1:1に設定される。
ソースフォロア回路3は、Nch MOSトランジスタNMT3とNch MOSトランジスタNMT4が設けられる。Nch MOSトランジスタNMT3は、ドレイン(第一の端子)がPch MOSトランジスタPMT1のドレイン(第二の端子)及びノードN3に接続され、ゲート(制御端子)が高電位側電源Vccaに接続され、ソース(第二の端子)がノードN4に接続される。Nch MOSトランジスタNMT3は、ノードN4及びソース(第二の端子)側へ電流I1を流す。Nch MOSトランジスタNMT4は、ドレイン(第一の端子)がPch MOSトランジスタPMT2のドレイン(第二の端子)及びノードN5に接続され、ゲート(制御端子)が高電位側電源Vccaに接続され、ソース(第二の端子)がノードN6に接続される。Nch MOSトランジスタNMT4は、ノードN6及びソース(第二の端子)側へ電流I2を流す。Nch MOSトランジスタNMT4は、ドレイン(第一の端子)側から、入力電圧Vinを昇圧してレベルシフトされた電圧をノードN5から出力する。
Nch MOSトランジスタNMT1は、ドレイン(第一の端子)がNch MOSトランジスタNMT3のソース(第二の端子)及びノードN4に接続され、ゲート(制御端子)にノードN2の信号が入力される。Nch MOSトランジスタNMT2は、ドレイン(第一の端子)がNch MOSトランジスタNMT4のソース(第二の端子)及びノードN6に接続され、ゲート(制御端子)にノードN1の信号が入力される。
コンデンサC1は、一端がノードN4に接続され、他端にノードN1の信号が入力される。コンデンサC2は、一端がノードN6に接続され、他端にノードN2の信号が入力される。
定電流源11は、一端がNch MOSトランジスタNMT1のソース(第二の端子)に接続され、他端が低電位側電源(接地電位)Vssに接続され、一定な電流I11を低電位側電源(接地電位)Vss側に流す。定電流源12は、一端がNch MOSトランジスタNMT2のソース(第二の端子)に接続され、他端が低電位側電源(接地電位)Vssに接続され、一定な電流I12を低電位側電源(接地電位)Vss側に流す。
ダイオードD1は、カソードが高電位側電源Vccbに接続され、アノードがノードN7に接続される。定電流源13は、一端がノードN7に接続され、他端が低電位側電源(接地電位)Vssに接続され、一定な電流を低電位側電源(接地電位)Vss側に流す。
バッファBUFF1は、高電位側電源VccbとノードN7の間に設けられ、ノードN5の信号をドライブして出力電圧Voutを端子Poutに出力する。
図2に示すように、比較例のレベルシフト回路100は、制御部1、カレントミラー回路2、ソースフォロア回路3、定電流源11、定電流源12、定電流源13、バッファBUFF1、ダイオードD1、Nch MOSトランジスタNMT1、Nch MOSトランジスタNMT2、端子Pin、及び端子Poutが設けられる。比較例のレベルシフト回路100には、本実施形態のレベルシフト回路90のコンデンサC1及びコンデンサC2が設けられていない。それ以外の構成は本実施形態のレベルシフト回路90と同様である。
ここで、本実施形態のレベルシフト回路90及び比較例のレベルシフト回路100では、チップ面積の増大を抑制し、発熱を抑制するために電流I1及び電流I2の電流レベルを抑制している。
次に、レベルシフト回路の動作について、図3乃至5を参照して説明する。図3はレベルシフト回路の動作を示すタイミングチャートである。図4はコンデンサ容量と電流の関係を示す図である。図5はコンデンサ容量とTr、Tfの関係を示す図である。
図3に示すように、レベルシフト回路90は、高電位側電源Vccaと高電位側電源Vccbが供給され、定電流源11乃至13に電流が流れ、入力電圧Vinが入力されると動作を開始する。
まず、入力電圧Vinがローレベル(低電位側電源(接地電位)Vssレベル)のとき、ノードN1がハイレベル(高電位側電源Vcca電圧レベル)となり、ノードN2がローレベル(低電位側電源(接地電位)Vssレベル)となる。Nch MOSトランジスタNMT1がオフしている。Nch MOSトランジスタNMT2がオンして電流I2が流れている。
このため、コンデンサC1の一端がハイレベル(高電位側電源Vcca電圧レベル)、他端もハイレベル(高電位側電源Vcca電圧レベル)となり両端間に電位差が発生しないので充電されない。このとき、コンデンサC2には両端間に電位差が発生し、充電される。コンデンサC2に充電される電荷量は、コンデンサC2の容量とコンデンサC2の両端間の電位差の積で表わされる。
次に、入力電圧Vinがローレベルからハイレベルに変化すると、Nch MOSトランジスタNMT2がオフし、Nch MOSトランジスタNMT1がオンする。ソースフォロア回路3を構成するNch MOSトランジスタNMT3に電流I1が流れる。このとき、ノードN1がローレベルとなるのでコンデンサC1に電荷が充電されてNch MOSトランジスタNMT3のソース(第二の端子)側及びノードN4側からコンデンサC1に電流Iaが流れる。このとき、ソースフォロア回路3を構成するNch MOSトランジスタNMT3(ノードN4)には電流I1=I11+電流Iaが供給される。電流Iaは、入力信号Vinの立ち上り時のみ瞬間的に流れる。電流I11と電流Iaは、
I11<<Ia・・・・・・・・・・・・・・・・・・・式(1)
に設定される。例えば、電流Iaは電流I11よりも1桁以上高く設定される。
I11<<Ia・・・・・・・・・・・・・・・・・・・式(1)
に設定される。例えば、電流Iaは電流I11よりも1桁以上高く設定される。
カレントミラー回路2の動作により、出力電圧Voutがハイレベル(高電位側電源Vccb電圧レベル)に上昇する。本実施形態のレベルシフト回90では、電流Iaの効果により出力電圧Voutの立ち上り(Tr)を高速化することができる。
図示していないが、比較例のレベルシフト回路100では、定電流源11、定電流源12、出力容量による時定数で出力電圧Voutの立ち上り(Tr)が決定され、電流レベルの小さい電流I11のみ供給されるので、出力電圧Voutの立ち上り(Tr)を高速化することが困難である。
続いて、入力電圧Vinがハイレベルのとき、ノードN1がローレベルとなり、ノードN2がハイレベルとなる。Nch MOSトランジスタNMT1がオンして電流I1が流れている。Nch MOSトランジスタNMT2がオフしている。
このため、コンデンサC2の一端がハイレベル(高電位側電源Vcca電圧レベル)他端もハイレベル(高電位側電源Vcca電圧レベル)となり両端間に電位差が発生しないので充電されない。このとき、コンデンサC1には両端間に電位差が発生し、充電される。コンデンサC1に充電される電荷量は、コンデンサC1の容量とコンデンサC1の両端間の電位差の積で表わされる。
次に、入力電圧Vinがハイレベルからローレベルに変化すると、Nch MOSトランジスタNMT1がオフし、Nch MOSトランジスタNMT2がオンする。ソースフォロア回路3を構成するNch MOSトランジスタNMT4に電流I2が流れる。このとき、ノードN2がローレベルとなるのでコンデンサC2に電荷が充電されてNch MOSトランジスタNMT4のソース(第二の端子)側及びノードN6側からコンデンサC2に電流Ibが流れる。このとき、ソースフォロア回路3を構成するNch MOSトランジスタNMT4(ノードN6)には電流I2=I12+電流Ibが供給される。電流Ibは、入力信号Vinの立ち下り時のみ瞬間的に流れる。電流I12と電流Ibは、
I12<<Ib・・・・・・・・・・・・・・・・・・・式(2)
に設定される。例えば、電流Ibは電流I12よりも1桁以上高く設定される。
I12<<Ib・・・・・・・・・・・・・・・・・・・式(2)
に設定される。例えば、電流Ibは電流I12よりも1桁以上高く設定される。
カレントミラー回路2の動作により、出力電圧Voutがローレベル(高電位側電源Vccb−VD1(ダイオードD1の電圧))に降下する。本実施形態のレベルシフト回路90では、電流Ibの効果により出力電圧Voutの立ち下り(Tf)を高速化することができる。
図示していないが、比較例のレベルシフト回路100では、定電流源11、定電流源12、出力容量による時定数で出力電圧Voutの立ち下り(Tf)が決定され、電流レベルの小さい電流I12のみ供給されるので、出力電圧Voutの立ち下り(Tf)を高速化することが困難である。
このように、比較例のレベルシフト回路100では、出力電圧Voutの立ち上り(Tr)及び立ち下り(Tf)に遅延が発生し、入出力応答遅延やデューティ比が変動するという問題点がある。
これに対して本実施形態のレベルシフト回路90では、定電流源11、定電流源12、出力容量による時定数、コンデンサC1により供給される電流Ia、及びコンデンサC2により供給される電流Ibで出力電圧Voutの立ち上り(Tr)及び立ち下り(Tf)特性が決定されるので、電流I11及び電流I12の値を増加させずに出力電圧Voutの立ち上り(Tr)及び立ち下り(Tf)を高速化することができる。
図4に示すように、コンデンサC1及びコンデンサC2の容量を増加させるとソースフォロア回路のNch MOSトランジスタNMT3のソース側及びNch MOSトランジスタNMT4のソース側に流れる電流が増加する。
具体的には、コンデンサC1及びコンデンサC2が設けられていない比較例のレベルシフト回路100では、電流I1及び電流I2が20μA流れる。ここで、電流I1=I11、電流I2=I12である。
これに対して本実施形態のレベルシフト回路90では、コンデンサC1及びコンデンサC2の容量が0.5(pF)のとき電流I1=I11+電流Iaの値が2.15mAと比較例に対して約108倍増加し、電流I2=I12+電流Ibの値が2.63mAと比較例に対して約131倍増加する。コンデンサC1及びコンデンサC2の容量が増加するにつれて電流I1=I11+電流Iaの値、電流I2=I12+電流Ibの値が増加し、コンデンサC1及びコンデンサC2の容量が6(pF)のとき電流I1=I11+電流Iaの値が6mAと比較例に対して約300倍増加し、電流I2=I12+電流Ibの値が5.67mAと比較例に対して約283倍増加する。
図5に示すように、コンデンサC1及びコンデンサC2の容量を増加させると出力電圧Voutの立ち上り(Tr)及び立ち下り(Tf)特性が大幅に高速化される。
具体的には、コンデンサC1及びコンデンサC2が設けられていない比較例のレベルシフト回路100では、出力電圧Voutの立ち上り(Tr)が824ns、立ち下り(Tf)が570nsである。これに対して本実施形態のレベルシフト回路90では、コンデンサC1及びコンデンサC2の容量が0.5(pF)のとき出力電圧Voutの立ち上り(Tr)が740nsと比較例よりも高速化され、立ち下り(Tf)が493nsと比較例よりも高速化される。コンデンサC1及びコンデンサC2の容量が増加するにつれて出力電圧Voutの立ち上り(Tr)及び立ち下り(Tf)特性が高速化される。コンデンサC1及びコンデンサC2の容量が4(pF)のとき出力電圧Voutの立ち上り(Tr)が125nsと比較例よりも(1/6.6)に高速化され、立ち下り(Tf)が5.5nsと比較例よりも(1/103)に高速化される。これ以降、コンデンサC1及びコンデンサC2の容量を増加させても出力電圧Voutの立ち上り(Tr)及び立ち下り(Tf)特性があまり高速化されない。
ここでは、コンデンサC1とコンデンサC2の容量を同一な値に設定しているが必ずしも同じ値に設定する必要はない。例えば、立ち上り(Tr)及び立ち下り(Tf)の特性を一致させるためにコンデンサC1及びコンデンサC2の容量を変えて電流Iaと電流Ibの値を異なる値に設定してもよい。このような設定をすることによりデューティ比を高精度に制御することができる。
次に、本実施形態のレベルシフト回路と比較例のレベルシフト回路のチップ面積の比較を図6を参照して説明する。図6はレベルシフト回路のチップ面積の増加を示す図である。
図6に示すように、本実施形態のレベルシフト回路90では、立ち上り(Tr)及び立ち下り(Tf)以外のときは電流レベルの小さな電流I1及び電流I2しか流れないので、Nch MOSトランジスタNMT1乃至4、Pch MOSトランジスタPMT1、Pch MOSトランジスタPMT2、定電流源11、及び定電流源12などの占有面性を大きくする必要がない。コンデンサC1及びコンデンサC2は、例えばフィールド上或いはトランジスタ上に形成されたMIM(metal insulator metal)キャパシタから構成しているのでコンデンサC1及びコンデンサC2によるチップ面積の増加を大幅に抑制することができる。しかもレベルシフト回路90の発熱を抑制することができる。
これに対して、比較例のレベルシフト回路100では、立ち上り(Tr)及び立ち下り(Tf)特性を改善するために、電流I1及び電流I2の電流レベルを大幅に増加させるとNch MOSトランジスタNMT1乃至4、Pch MOSトランジスタPMT1、Pch MOSトランジスタPMT2、定電流源11、及び定電流源12などの占有面性が大幅に増大し、チップ面積が大幅に増大する。しかもレベルシフト回路100の発熱が大幅に増大して信頼性の劣化が発生する可能性がある。
上述したように、本実施形態のレベルシフト回路では、制御部1、カレントミラー回路2、ソースフォロア回路3、定電流源11、定電流源12、定電流源13、バッファBUFF1、コンデンサC1、コンデンサC2、ダイオードD1、Nch MOSトランジスタNMT1、及びNch MOSトランジスタNMT2が設けられる。コンデンサC1は、一端がノードN4に接続され、他端にノードN1の信号が入力される。コンデンサC2は、一端がノードN6に接続され、他端にノードN2の信号が入力される。入力電圧Vinがローレベルからハイレベルに変化するとき、コンデンサC1に電荷を充電してNch MOSトランジスタNMT3のソース(第二の端子)側及びノードN4側から電流Iaを流す。入力電圧Vinがハイレベルからローレベルに変化するとき、コンデンサC2に電荷を充電してNch MOSトランジスタNMT4のソース(第二の端子)側及びノードN6側から電流Ibを流す。
このため、入力電圧Vinがローレベルからハイレベルに変化するときに電流I1=I11+電流Iaが流れて出力電圧Voutの立ち上り(Tr)を高速化することができる。入力電圧Vinがハイレベルからローレベルに変化するときに電流I2=I12+電流Ibが流れて出力電圧Voutの立ち下り(Tf)を高速化することができる。更に、入力電圧Vinの信号レベルが変化するとき以外に流れる電流I11及び電流I12の電流レベルを低く設定しているのでレベルシフト回路90の発熱を抑制することができる。
(第二の実施形態)
次に、本発明の第二の実施形態に係るレベルシフト回路について、図面を参照して説明する。図7はドライバの概略構成を示す回路図である。本実施形態では、ハイサイドトランジスタの入力側にレベルシフト回路を設けている。
次に、本発明の第二の実施形態に係るレベルシフト回路について、図面を参照して説明する。図7はドライバの概略構成を示す回路図である。本実施形態では、ハイサイドトランジスタの入力側にレベルシフト回路を設けている。
以下、第1の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図7に示すように、ドライバ200は、レベルシフト回路90、バッファBUFF2、ハイサイドトランジスタHST1、ローサイドトランジスタLST1、端子Pin、及び端子Poutが設けられる。ドライバ200は、ハーフブリッジ型インバータに適用されるドライバであり、入力電圧をレベルシフトして昇圧された出力電圧Voutを端子Poutから出力する。端子Poutから出力された出力電圧Voutは、インダクタL1及びコンデンサC3を介して負荷4に供給される。
ハイサイドトランジスタHST1は、Pch パワーMOSトランジスタである。ハイサイドトランジスタHST1は、ソース(第一の端子)が高電位側電源Vccbに接続され、ゲート(制御端子)にレベルシフト回路90でレベルシフトされ昇圧された入力電圧Vinが入力され、ドレイン(第二の端子)がノードN8に接続される。
ローサイドトランジスタLST1は、Nch パワーMOSトランジスタである。ローサイドトランジスタLST1は、ドレイン(第一の端子)がノードN8に接続され、ゲート(制御端子)にバッファBUFF2でドライブされた入力電圧Vinが入力され、ソース(第二の端子)が低電位側電源(接地電位)Vssに接続される。
ハイサイドトランジスタHST1及びローサイドトランジスタLST1のゲート(制御端子)にローレベルの信号が入力されると、ハイサイドトランジスタHST1がオンし、ローサイドトランジスタLST1がオフしてノードN8からハイレベル(高電位側電源Vccb電圧レベル)の出力電圧Voutが出力される。
ハイサイドトランジスタHST1及びローサイドトランジスタLST1のゲート(制御端子)にハイレベルの信号が入力されると、ハイサイドトランジスタHST1がオフし、ローサイドトランジスタLST1がオンしてノードN8からローレベル(低電位側電源(接地電位)Vssレベル)の出力電圧Voutが出力される。
ここで、レベルシフト回路90は、低電圧な入力電圧Vinを入力電圧Vinよりも電圧の高い、例えば数十V以上の電圧に昇圧する。昇圧された電圧信号は、コンデンサC1により供給される電流Ia及びコンデンサC2により供給される電流Ibにより立ち上り(Tr)及び立ち下り(Tf)特性が高速化される。このため、バッファBUFF1から出力される信号の立ち上り(Tr)及び立ち下り(Tf)と、バッファBUFF2から出力される信号の立ち上り(Tr)及び立ち下り(Tf)との位相ズレを大幅に抑制することができる。
上述したように、本実施形態のレベルシフト回路は、ハーフブリッジ型インバータに適用されるドライバ200に適用される。ハイサイドトランジスタHST1のゲート(制御端子)の入力側にレベルシフト回路90が設けられる。
このため、第一の実施形態の効果の他に、バッファBUFF1から出力される信号とバッファBUFF2から出力される信号の位相ズレを大幅に抑制でき、ドライバ200の誤動作の発生を大幅に抑制することができる。
(第三の実施形態)
次に、本発明の第三の実施形態に係るレベルシフト回路について、図面を参照して説明する。図8はレベルシフト回路の構成を示す回路図である。本実施形態では、カレントミラー回路の代わりにクロスカップル構成のトランジスタを使用している。
次に、本発明の第三の実施形態に係るレベルシフト回路について、図面を参照して説明する。図8はレベルシフト回路の構成を示す回路図である。本実施形態では、カレントミラー回路の代わりにクロスカップル構成のトランジスタを使用している。
以下、第1の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図8に示すように、レベルシフト回路91は、制御部1、クロスカップル回路5、ソースフォロア回路3、定電流源11、定電流源12、定電流源13、バッファBUFF1、コンデンサC1、コンデンサC2、ダイオードD1、Nch MOSトランジスタNMT1、及びNch MOSトランジスタNMT2が設けられる。レベルシフト回路91は、民生用機器及び産業用機器に設けられる半導体装置などに適用される。
レベルシフト回路91には、コンデンサC1とコンデンサC2が第一の実施形態のレベルシフト回路90と同様に設けられる。コンデンサC1は入力電圧Vinの立ち上りのときに電荷を蓄積することにより電流Iaを発生し、コンデンサC2は入力電圧Vinの立ち下りのときに電荷を蓄積することにより電流Ibを発生し、出力電圧Voutの立ち上り(Tr)及び立ち下り(Tf)を高速化する。
クロスカップル回路5は、Pch MOSトランジスタPMT11とPch MOSトランジスタPMT12が設けられる。Pch MOSトランジスタPMT11は、ソース(第一の端子)が高電位側電源Vccbに接続され、ゲート(制御端子)がノードN5に接続され、ドレイン(第二の端子)がノードN3に接続される。Pch MOSトランジスタPMT12は、ソース(第一の端子)が高電位側電源Vccbに接続され、ゲート(制御端子)がノードN3に接続され、ドレイン(第二の端子)がノードN5に接続される。ノードN5及びNch MOSトランジスタNMT4のドレイン(第一の端子)は、バッファBUFF1の入力側に接続される。
レベルシフト回路91は、入力信号Vinがローレベルのとき、Nch MOSトランジスタNMT1がオフし、Nch MOSトランジスタNMT2がオンしてノードN5がローレベルとなる。Pch MOSトランジスタPMT11がオンしてノードN3がハイレベルとなり、Pch MOSトランジスタPMT12がオフする。
レベルシフト回路91は、入力信号Vinがハイレベルのとき、Nch MOSトランジスタNMT2がオフし、Nch MOSトランジスタNMT1がオンしてノードN3がローレベルとなる。Pch MOSトランジスタPMT12がオンしてノードN5がハイレベルとなり、Pch MOSトランジスタPMT11がオフする。
上述したように、本実施形態のレベルシフト回路では、制御部1、クロスカップル回路5、ソースフォロア回路3、定電流源11、定電流源12、定電流源13、バッファBUFF1、コンデンサC1、コンデンサC2、ダイオードD1、Nch MOSトランジスタNMT1、及びNch MOSトランジスタNMT2が設けられる。コンデンサC1は、一端がノードN4に接続され、他端にノードN1の信号が入力される。コンデンサC2は、一端がノードN6に接続され、他端にノードN2の信号が入力される。入力電圧Vinがローレベルからハイレベルに変化するとき、コンデンサC1は電荷を充電してNch MOSトランジスタNMT3のソース(第二の端子)側及びノードN4側に電流Iaを流す。入力電圧Vinがハイレベルからローレベルに変化するとき、コンデンサC2は電荷を充電してNch MOSトランジスタNMT4のソース(第二の端子)側及びノードN6側に電流Ibを流す。
このため、第一の実施形態と同様に出力電圧Voutの立ち上り(Tr)及び立ち下り(Tf)を高速化することができる。更に、レベルシフト回路91の発熱を抑制することができる。
なお、実施形態のレベルシフト回路では、昇圧された正の出力電圧を生成しているが必ずしもこれに限定されるものではない。負の出力電圧を生成するレベルシフト回路にも適用することができる。レベルシフト回路を1段構成にしているが必ずしもこれに限定されるものではない。複数段構成にしてもよい。
また、本実施形態のレベルシフト回路をCMOSにて構成しているが必ずしもこれに限定されるものではない。CMOS構成の代わりにバイポーラトランジスタ、BiCMOS、MESFET、或いはJ−FETなどで構成してもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1 制御部
2 カレントミラー回路
3 ソースフォロア回路
4 負荷
5 クロスカップル回路
11〜13 定電流源
90、91、100 レベルシフト回路
200 ドライバ
BUFF1、BUFF2 バッファ
C1〜C3 コンデンサ
D1 ダイオード
HST1 ハイサイドトランジスタ
I1、I2、I11、I12、Ia、Ib 電流
INV1、INV2 インバータ
L1 インダクタ
LST1 ローサイドトランジスタ
N1〜N8 ノード
NMT1〜NMT4 Nch MOSトランジスタ
Pin、Pout 端子
PMT1、PMT2 Pch MOSトランジスタ
Vcca、Vccb 高電位側電源
Vin 入力電圧
Vout 出力電圧
Vss 低電位側電源(接地電位)
2 カレントミラー回路
3 ソースフォロア回路
4 負荷
5 クロスカップル回路
11〜13 定電流源
90、91、100 レベルシフト回路
200 ドライバ
BUFF1、BUFF2 バッファ
C1〜C3 コンデンサ
D1 ダイオード
HST1 ハイサイドトランジスタ
I1、I2、I11、I12、Ia、Ib 電流
INV1、INV2 インバータ
L1 インダクタ
LST1 ローサイドトランジスタ
N1〜N8 ノード
NMT1〜NMT4 Nch MOSトランジスタ
Pin、Pout 端子
PMT1、PMT2 Pch MOSトランジスタ
Vcca、Vccb 高電位側電源
Vin 入力電圧
Vout 出力電圧
Vss 低電位側電源(接地電位)
Claims (7)
- 第一の高電位側電源及び前記第一の高電位側電源よりも電圧の高い第二の高電位側電源が供給され、入力電圧が入力され、前記入力電圧を昇圧してレベルシフトされた電圧を生成するレベルシフト回路であって、
制御端子に前記入力電圧が入力される第一のトランジスタと、
制御端子に前記入力電圧の反転信号が入力される第二のトランジスタと、
一端が前記第一のトランジスタの第一の端子に接続され、他端に前記入力電圧の反転信号が入力され、前記入力電圧の立ち上りのときに電荷を蓄積して前記第一のトランジスタの第一の端子側から一端側へ第一の電流を発生する第一のコンデンサと、
一端が前記第二のトランジスタの第一の端子に接続され、他端に前記入力電圧が入力され、前記入力電圧の立ち下りのときに電荷を蓄積して前記第二のトランジスタの第一の端子側から一端側へ第二の電流を発生する第二のコンデンサと、
を具備することを特徴とするレベルシフト回路。 - 制御端子が第一の高電位側電源に接続され、第一の端子から第二の端子側へ第一の電流を流す第一のトランジスタと、制御端子が前記第一の高電位側電源に接続され、第一の端子から第二の端子側へ第二の電流を流し、第一の端子側から入力電圧を昇圧してレベルシフトされた電圧を出力する第二のトランジスタとが設けられるソースフォロア回路と、
第一の端子が前記第一のトランジスタの第二の端子に接続され、制御端子に前記入力電圧が入力される第三のトランジスタと、
第一の端子が前記第二のトランジスタの第二の端子に接続され、制御端子に前記入力電圧の反転信号が入力される第四のトランジスタと、
一端が前記第三のトランジスタの第一の端子に接続され、他端に前記入力電圧の反転信号が入力され、前記入力電圧の立ち上りのときに電荷を蓄積して前記第三のトランジスタの第一の端子側から一端側へ第三の電流を発生する第一のコンデンサと、
一端が前記第四のトランジスタの第一の端子に接続され、他端に前記入力電圧が入力され、前記入力電圧の立ち下りのときに電荷を蓄積して前記第四のトランジスタの第一の端子側から一端側へ第四の電流を発生する第二のコンデンサと、
を具備することを特徴とするレベルシフト回路。 - 第五及び第六のトランジスタから構成されるカレントミラー回路を更に具備し、
前記第五のトランジスタは、第一の端子が前記第一の高電位側電源よりも電圧の高い第二の高電位側電源に接続され、制御端子が第二の端子に接続され、第二の端子が前記第一のトランジスタの第一の端子に接続され、
前記第六のトランジスタは、第一の端子が前記第二の高電位側電源に接続され、制御端子が前記第五のトランジスタの制御端子に接続され、第二の端子が前記第二のトランジスタの第一の端子に接続される
ことを特徴とする請求項2に記載のレベルシフト回路。 - 第五及び第六のトランジスタから構成されるクロスカップル回路を更に具備し、
前記第五のトランジスタは、第一の端子が前記第一の高電位側電源よりも電圧の高い第二の高電位側電源に接続され、第二の端子が前記第一のトランジスタの第一の端子に接続され、
前記第六のトランジスタは、第一の端子が前記第二の高電位側電源に接続され、制御端子が前記第五のトランジスタの第二の端子に接続され、第二の端子が前記第五のトランジスタの制御端子及び前記第二のトランジスタの第一の端子に接続される
ことを特徴とする請求項2に記載のレベルシフト回路。 - 前記第三の電流は前記第一の電流よりも高く、前記第四の電流は前記第二の電流よりも高いことを特徴とする請求項2乃至4のいずれか1項に記載のレベルシフト回路。
- 前記第一のコンデンサは前記入力電圧がローレベルのときに電荷を放電し、前記第二のコンデンサは前記入力電圧がハイレベルのときに電荷を放電することを特徴とする請求項1乃至5のいずれか1項に記載のレベルシフト回路。
- 前記第一及び第二のコンデンサは、フィールド上或いはトランジスタ上に形成されたMIMキャパシタであることを特徴とする請求項1乃至6のいずれか1項に記載のレベルシフト回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011259758A JP2013115601A (ja) | 2011-11-29 | 2011-11-29 | レベルシフト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2011259758A JP2013115601A (ja) | 2011-11-29 | 2011-11-29 | レベルシフト回路 |
Publications (1)
Publication Number | Publication Date |
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JP2013115601A true JP2013115601A (ja) | 2013-06-10 |
Family
ID=48710768
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2011259758A Pending JP2013115601A (ja) | 2011-11-29 | 2011-11-29 | レベルシフト回路 |
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Country | Link |
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JP (1) | JP2013115601A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016154313A (ja) * | 2015-02-20 | 2016-08-25 | 株式会社東芝 | レベルシフト回路 |
CN107623518A (zh) * | 2017-09-26 | 2018-01-23 | 北京集创北方科技股份有限公司 | 电平转换电路和应用电平转换电路的方法 |
US10128849B2 (en) | 2015-10-09 | 2018-11-13 | Kabushiki Kaisha Toshiba | Level shift circuit, semiconductor device, and battery supervisory apparatus |
CN108933592A (zh) * | 2018-06-25 | 2018-12-04 | 成都锐成芯微科技股份有限公司 | 高速电平转换电路、电平转换方法和数据传输装置 |
-
2011
- 2011-11-29 JP JP2011259758A patent/JP2013115601A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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US9595967B2 (en) | 2015-02-20 | 2017-03-14 | Kabushiki Kaisha Toshiba | Level shift circuit and driver circuit |
US10128849B2 (en) | 2015-10-09 | 2018-11-13 | Kabushiki Kaisha Toshiba | Level shift circuit, semiconductor device, and battery supervisory apparatus |
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