JP7039552B2 - 半導体装置および半導体装置の製造方法並びに電子機器 - Google Patents

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Description

本開示は、耐圧電圧の異なる複数のトランジスタを備えた半導体装置およびその製造方法並びに電子機器に関する。
近年、医療応用や３次元イメージング等を目的として、さまざまな機能を有するイメージセンサが開発されている。このようなイメージセンサでは、耐圧電圧の異なるトランジスタが搭載されている。例えば、ＳＰＡＤ（Single Photon Avalanche Diode）を用いた測距イメージセンサでは、例えば１Ｖ程度以下の電圧で動作する先端トランジスタ（例えばＦＤ（Fully Depleted）－ＳＯＩトランジスタ）と、例えば数十Ｖ以上の高電圧を受けられるトランジスタ（高耐圧トランジスタ）とが用いられている。前者は、例えばロジック回路に用いられており、後者は、フォトンカウンティングセンサに用いられている。これら耐圧電圧の異なるトランジスタは、通常、異なる基板に形成されている。
これに対して、例えば、特許文献１，２では、耐圧電圧の異なるトランジスタを同一基板上に設けた半導体装置が開示されている。特許文献１に記載の半導体装置では、高耐圧トランジスタは、ＳＯＩ基板の半導体層上に設けられている。特許文献２に記載の半導体装置では、高耐圧トランジスタは、ＳＯＩ基板のシリコン基板層上に設けられており、埋め込み酸化膜をゲート絶縁膜として用いている。
特開２００６－３２４４１５号公報 特開２００８－０８５１３８号公報
ところで、数十Ｖ以上の高電圧を受けられる高耐圧トランジスタでは、信頼線の観点から、ゲート絶縁膜は約５０ｎｍ以上の膜厚が求められる。
耐圧電圧の異なるトランジスタを同一基板上に有し、高い信頼性を備えた半導体装置および半導体装置の製造方法並びに電子機器を提供することが望ましい。
本開示の一実施形態の半導体装置は、シリコン基板層、第１の絶縁層、および半導体層がこの順に積層されたＳＯＩ基板と、半導体層上に設けられた第１のトランジスタと、シリコン基板層上に設けられ、第１のトランジスタよりも高耐圧な第２のトランジスタと、第１のトランジスタと第２のトランジスタとの間に設けられた素子分離膜とを備えたものであり、素子分離膜は、半導体層および第１の絶縁層を貫通してシリコン基板層内に達する開口に埋設された第２の絶縁層によって構成され、第２の絶縁層の一部は、第２のトランジスタのゲート絶縁膜を構成している。
本開示の一実施形態の半導体装置の製造方法は、シリコン基板層、第１の絶縁層、および半導体層がこの順に積層されたＳＯＩ基板に、半導体層および第１の絶縁層を貫通してシリコン基板層内に達する開口を形成し、開口内に第２の絶縁層を埋設して素子分離膜を形成し、半導体層上に第１のトランジスタを形成し、第２の絶縁層の一部をゲート絶縁膜とし、素子分離膜を間にして、第１のトランジスタより高耐圧な第２のトランジスタをシリコン基板上に形成する。
本開示の一実施形態の電子機器は、上記本開示の一実施形態の半導体装置を備えたものである。
本開示の一実施形態の半導体装置および一実施形態の半導体装置の製造方法並びに一実施形態の電子機器では、第１のトランジスタと、第１のトランジスタよりも高耐圧な第２のトランジスタを有するＳＯＩ基板に、ＳＯＩ基板を構成する半導体層および第１の絶縁層を貫通し、シリコン基板層まで達する開口を設け、この開口を第２の絶縁層によって埋設して素子分離膜を形成した。さらに、第２の絶縁層の一部を、第２のトランジスタのゲート絶縁膜として用いるようにした。これにより、より高耐圧な第２のトランジスタのゲート絶縁膜の厚みを十分に確保することが可能となる。
本開示の一実施形態の半導体装置および一実施形態の半導体装置の製造方法並びに一実施形態の電子機器によれば、ＳＯＩ基板を構成する第１の絶縁層よりも膜厚の厚い素子分離膜を設け、その素子分離膜を構成する第２の絶縁層の一部を、高耐圧な第２のトランジスタのゲート絶縁膜として用いるようにしたので、ＳＯＩ基板上に、十分な耐圧性能を有する第２のトランジスタを形成することが可能となる。よって、耐圧電圧の異なるトランジスタを同一基板上に有し、高い信頼性を備えた半導体装置およびこれを備えた電子機器を提供することが可能となる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
本開示の第１の実施の形態に係る半導体装置の断面構成を表す模式図である。 図１に示した半導体装置の製造方法の製造方法を説明するための断面模式図である。 図２Ａに続く工程を表す断面模式図である。 図２Ｂに続く工程を表す断面模式図である。 図２Ｃに続く工程を表す断面模式図である。 図２Ｄに続く工程を表す断面模式図である。 図３Ａに続く工程を表す断面模式図である。 図３Ｂに続く工程を表す断面模式図である。 図３Ｃに続く工程を表す断面模式図である。 図４Ａに続く工程を表す断面模式図である。 図４Ｂに続く工程を表す断面模式図である。 図４Ｃに続く工程を表す断面模式図である。 図５Ａに続く工程を表す断面模式図である。 図５Ｂに続く工程を表す断面模式図である。 図５Ｃに続く工程を表す断面模式図である。 図６Ａに続く工程を表す断面模式図である。 一般的なＳｉＯ2膜の厚膜化を説明する断面模式図である。 図７Ａに続く工程を表す断面模式図である。 図７Ｂに続く工程を表す断面模式図である。 本開示の第２の実施の形態に係る半導体装置の製造方法を説明するための断面模式図である。 図８Ａに続く工程を表す断面模式図である。 図８Ｂに続く工程を表す断面模式図である。 図８Ｃに続く工程を表す断面模式図である。 本開示の変形例１に係る半導体装置の断面構成を表す模式図である。 本開示の変形例２に係る半導体装置の製造方法を説明するための断面模式図である。 図１０Ａに続く工程を表す断面模式図である。 図１０Ｂに続く工程を表す断面模式図である。 図１０Ｃに続く工程を表す断面模式図である。 図１１Ａに続く工程を表す断面模式図である。 図１１Ｂに続く工程を表す断面模式図である。 図１１Ｃに続く工程を表す断面模式図である。 図１２Ａに続く工程を表す断面模式図である。 図１２Ｂに続く工程を表す断面模式図である。 図１２Ｃに続く工程を表す断面模式図である。 図１３Ａに続く工程を表す断面模式図である。 図１３Ｂに続く工程を表す断面模式図である。 図１３Ｃに続く工程を表す断面模式図である。 図１４Ａに続く工程を表す断面模式図である。 図１４Ｂに続く工程を表す断面模式図である。 本開示の変形例３に係る半導体装置の製造方法を説明するための断面模式図である。 図１５Ａに続く工程を表す断面模式図である。 図１５Ｂに続く工程を表す断面模式図である。 図１５Ｃに続く工程を表す断面模式図である。 図１６Ａに続く工程を表す断面模式図である。 図１等に示した半導体装置を備えた撮像素子を画素として用いた撮像装置の構成を表すブロック図である。 図１１に示した撮像装置を用いた電子機器（カメラ）の一例を表す機能ブロック図である。 体内情報取得システムの概略的な構成の一例を示すブロック図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
以下、本開示における実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（ＢＯＸ層よりも膜厚の厚い素子分離膜を形成し、その一部を高耐圧トランジスタのゲート絶縁膜とした例）
１－１．半導体装置の構成
１－２．半導体装置の製造方法
１－３．作用・効果
２．第２の実施の形態（レジスト膜のみでゲート電極を形成する例）
３．変形例
３－１．変形例１（素子分離膜部分とゲート絶縁膜部分とで深さの異なる開口を設けた例）
３－２．変形例２（第１の実施の形態の変形例）
３－３．変形例３（第２の実施の形態の変形例）
４．適用例
＜１．第１の実施の形態＞
図１は、本開示の第１の実施の形態に係る半導体装置（半導体装置１）の断面構成を表したものである。半導体装置１は、同一基板上に、耐圧電圧の異なるトランジスタ（第１のトランジスタおよび第２のトランジスタ）を有するものであり、例えば、ＳＰＡＤ（Single Photon Avalanche Diode）を用いた測距イメージセンサやマイクロコンピュータ等に用いられるものである。半導体装置１は、例えば２２ｎｍ世代以降の先端トランジスタ（トランジスタ１０）と、例えば数十Ｖ以上の高電圧を受けられるトランジスタ（トランジスタ２０）がＳＯＩ基板１１上に混載されたものである。ＳＯＩ基板１１は、シリコン基板層１２、絶縁層１３（第１の絶縁層）および半導体層１４がこの順に積層されたものである。本実施の形態では、トランジスタ１０は、ＳＯＩ基板１１を構成する半導体層１４上に設けられ、トランジスタ２０は、ＳＯＩ基板１１を構成するシリコン基板層１２上に設けられている。トランジスタ１０とトランジスタ２０との間には、絶縁層１３よりもＹ軸方向の膜厚（以下、単に厚みという）が厚い素子分離膜２１Ａが設けられており、素子分離膜２１Ａを構成する絶縁層２１（例えば、図３Ｃ参照）の一部がトランジスタ２０のゲート絶縁膜２１Ｂとして用いられた構成を有する。
（１－１．半導体装置の構成）
半導体装置１は、上記のように、ＳＯＩ基板１１上に、素子分離膜２１Ａを間に、先端トランジスタであるトランジスタ１０と、例えば数十Ｖ以上の高電圧を受けられるトランジスタ２０とが設けられた構成を有する。
ＳＯＩ基板１１は、バルクシリコンからなるシリコン基板層１２上に絶縁層１３および半導体層１４がこの順に積層されたものである。絶縁層１３は、いわゆるＢＯＸ層と呼ばれるものであり、例えば２０ｎｍ以下のシリコン酸化膜（ＳｉＯ2膜）により構成されている。半導体層１４は、例えば６ｎｍ以下のシリコン単結晶層により構成されている。
トランジスタ１０は、上記のように、２２ｎｍ世代以降の先端トランジスタであり、例えば完全空乏型シリコン・オン・インシュレータ（ＦＤ－ＳＯＩ）トランジスタである。トランジスタ１０は、プレーナ型のトランジスタ構造を有する。トランジスタ１０は、半導体層１４上にゲート電極１５を有する。なお、ゲート電極１５と半導体層１４との間には、図示していないが、例えば酸化ハフニウム（ＨｆＯ2）等よりなるゲート絶縁膜が設けられている。ゲート電極１５の側面には、例えば窒化シリコン膜よりなるサイドウォール１６が設けられている。ゲート電極１５に対向する半導体層１４には、チャネル領域１４Ｃが設けられている。チャネル領域１４Ｃの両側には、不純物が拡散してなるソース領域１４Ｓおよびドレイン領域１４Ｄが設けられている。一例として、トランジスタ１０がＮＭＯＳトランジスタである場合には、ソース領域１４Ｓおよびドレイン領域１４Ｄには、例えばイオン注入ドーズ量１Ｅ１８～１９／ｃｍ2のリン（Ｐ）が拡散される。トランジスタ１０が例えばＰＭＯＳトランジスタである場合には、ソース領域１４Ｓおよびドレイン領域１４Ｄには、例えば１Ｅ１８～１９／ｃｍ2のホウ素（Ｂ）が拡散される。
トランジスタ２０は、上記のように、例えば十数Ｖ～２０Ｖ以上の高電圧を受けられる、いわゆる高耐圧トランジスタである。トランジスタ２０は、シリコン・プレーナ型のトランジスタであり、例えば、ゲート電極２２と、シリコン基板層１２上に設けられたソース領域２３Ｓおよびドレイン領域２３Ｄと、シリコン基板層１２とゲート電極２２との間に設けられたゲート絶縁膜２１Ｂとを有している。
ゲート電極２２は、シリコン基板層１２上に設けられている。但し、ゲート電極２２とシリコン基板層１２との間には、上記のように、ゲート絶縁膜２１Ｂが設けられている。このゲート絶縁膜２１Ｂは、例えばＳｉＯ2膜等よりなり、その厚み（Ｗ２）は、ＳＯＩ基板１１のＢＯＸ層（絶縁層１３）の厚み（Ｗ１）よりも厚い。ゲート電極２２の側面には、例えば窒化シリコンよりなるサイドウォール２４が設けられている。なお、サイドウォール２４は、シリコン基板層１２上に設けられており、ゲート電極２２およびゲート絶縁膜２１Ｂの側面に連続して形成されている。
ソース領域２３Ｓおよびドレイン領域２３Ｄは、ゲート電極２２と対向するチャネル領域の両側に、不純物がシリコン基板層１２に拡散してなるものである。ソース領域２３Ｓおよびドレイン領域２３Ｄは、例えば、不純物の拡散濃度の高い高濃度拡散領域１２Ａと、高濃度拡散領域１２Ａの周囲に設けられ、高濃度拡散領域１２Ａよりも不純物の拡散濃度の低い低濃度拡散領域１２Ｂとから構成されている。高濃度拡散領域１２Ａおよび低濃度拡散領域１２Ｂは、例えば以下の構成を有する。例えばトランジスタ２０がＮＭＯＳトランジスタである場合には、高濃度拡散領域１２Ａには、例えばイオン注入ドーズ量１Ｅ１７～１８／ｃｍ2のリン（Ｐ）が拡散されており、低濃度拡散領域１２Ｂには、例えば１Ｅ１４～１５／ｃｍ2のリン（Ｐ）が拡散されている。また、例えばトランジスタ２０が例えばＰＭＯＳトランジスタである場合には、高濃度拡散領域１２Ａには、例えば１Ｅ１７～１８／ｃｍ2のホウ素（Ｂ）が拡散されており、低濃度拡散領域１２Ｂには、例えば１Ｅ１４～１５／ｃｍ2のホウ素（Ｂ）が拡散されている。
素子分離膜２１Ａは、トランジスタ１０とトランジスタ２０との間に設けられた、例えばＳｉＯ2よりなるものである。素子分離膜２１Ａの厚みは、ＳＯＩ基板１１のＢＯＸ層（絶縁層１３）よりも厚い。素子分離膜２１Ａは、詳細は後述するが、例えば、ＳＯＩ基板１１の半導体層１４および絶縁層１３を貫通すると共に、底面がシリコン基板層１２内に存在する開口１２Ｈを埋設する絶縁層２１（第２の絶縁層）によって構成されたものである。また、素子分離膜２１Ａの底面の一部には、シリコン基板層１２に突出する凸部２１Ｘが設けられている。この凸部２１Ｘは、先端トランジスタ（トランジスタ１０）と高耐圧トランジスタ（トランジスタ２０）とが十分に離れて配置されている（例えば１０μｍ以上）場合には必ずしも設ける必要はない。但し、例えば先端トランジスタおよび高耐圧トランジスタをＳＯＩ基板上に複数設け、複数の高耐圧トランジスタ（トランジスタ２０）が隣接配置された場合には、その間に設けられる素子分離膜２１Ａの底面に上記凸部２１Ｘを設けることが好ましい。これにより、高耐圧トランジスタ間の絶縁性が向上し、高耐圧トランジスタ間の距離を、例えば１μｍに近接して配置できるようになり、チップ面積を縮小化することが可能となる。
絶縁層２１は、例えば図５Ｃに示したように、開口２１Ｈ１および開口２１Ｈ２によって分割されており、開口２１Ｈによって分割された絶縁層２１が素子分離膜２１Ａを構成している。また、開口２１Ｈ１および開口２１Ｈ２によって分割された絶縁層２１がトランジスタ２０のゲート絶縁膜２１Ｂを構成している。なお、本実施の形態では、絶縁層２１を開口２１Ｈ１および開口２１Ｈ２によって３つに分割した例を示したが、これに限らない。例えば開口２１Ｈ１によって２つに分割し、一方を素子分離膜２１Ａとして、他方をゲート絶縁膜２１Ｂとして用いるようにしてもよい。但し、上記のように、ＳＯＩ基板１１上に複数のトランジスタを設ける場合には、本実施の形態のように３つに分割することで、残りの絶縁層２１の部分を、隣りに配置されたトランジスタとの素子分離膜として用いることができる。
（１－２．半導体装置の製造方法）
本実施の形態の半導体装置１は、例えば、次のようにして製造することができる。
まず、図２Ａに示したように、シリコン基板層１２、絶縁層１３および半導体層１４がこの順に積層されたＳＯＩ基板１１を用意する。続いて、図２Ｂに示したように、ＳＯＩ基板１１上（具体的には、半導体層１４の表面）に、例えば熱酸化により、例えば１ｎｍの酸化膜３１を形成したのち、酸化膜３１上に、例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法を用いて、例えば３０ｎｍの窒化シリコン膜（ＳｉＮ膜）３２を形成する。
次に、図２Ｃに示したように、ＳｉＮ膜３２上にレジスト膜３３を形成したのち、パターニングして開口３３Ｈを形成する。続いて、図２Ｄに示したように、例えばエッチング法により、凸部２１Ｘとなる、シリコン基板層１２内に到達する開口１１Ｈを形成する。
次に、レジスト膜３３を除去したのち、図３Ａに示したように、ＳｉＮ膜３２上に、開口１１Ｈを含む開口３４Ｈを有するレジスト膜３４をパターニングする。続いて、図３Ｂに示したように、例えばエッチング法により、シリコン基板層１２内に到達する開口１２Ｈを形成する。次に、図３Ｃに示したように、レジスト膜３４を除去したのち、例えばＨＤＰ－ＣＶＤ（High-Density Plasma Chemical Vapor Deposition）法を用いて、開口１２Ｈに、例えば酸化シリコン膜（ＳｉＯ2膜、絶縁層２１）を埋設する。続いて、例えばＣＭＰ（Chemical Mechanical Polishing）法により、絶縁層２１の表面を平坦化する。
次に、図４Ａに示したように、例えばウェットエッチング法を用いて絶縁層２１をエッチングして任意の厚さに調整する。本実施の形態では、例えば半導体層１４と同一面を形成する厚みまでエッチングする。続いて、図４Ｂに示したように、ＳｉＮ膜３２および酸化膜３１を除去したのち、図示していないが、ＳＯＩ基板１１上の全面に、例えばトランジスタ１０のゲート絶縁膜となる、例えばハフニウム酸化膜（ＨｆＯ2膜）を、例えば２ｎｍの厚みで形成する。次に、図４Ｃに示したように、ＳＯＩ基板１１の半導体層１４および絶縁層２１上（実際には、ＨｆＯ2膜上）に、例えばＣＶＤ法を用いてポリシリコン（Ｓｉ）膜１５Ａを成膜する。なお、ポリＳｉ膜１５Ａを形成する際には、ＨｆＯ2膜がトランジスタ１０の形成領域のみにパターニングされていてもよいが、ＨｆＯ2膜の有無は、トランジスタ２０の特性に特に影響がないため、ＳＯＩ基板１１の全面に形成された状態でもよい。
続いて、図５Ａに示したように、ポリＳｉ膜１５Ａ上に、例えばＣＶＤ法を用いてＳｉＮ膜３５を成膜したのち、ＳｉＮ膜３５上にレジスト膜３６をパターニングする。次に、図５Ｂに示したように、例えばエッチング法によりＳｉＮ膜３５およびポリＳｉ膜１５Ａをエッチングする。これにより、トランジスタ１０およびトランジスタ２０のゲート電極１５，２２がＨｆＯ2膜上に一括で形成される。続いて、レジスト膜３６を除去したのち、ＳＯＩ基板１１上に、トランジスタ２０のゲート電極２２を含む開口を有するレジスト膜３７をパターニングする。次に、図５Ｃに示したように、例えばエッチング法を用いて、レジスト膜３７の開口内の絶縁層２１をエッチングする。このときゲート電極２２上のＳｉＮ膜３５がエッチングマスクとなり、絶縁層２１には、開口２１Ｈ１および開口２１Ｈ２が形成される。これにより、絶縁層２１は、３つに分割され、ゲート電極２２の下方の絶縁層２１はトランジスタ２０のゲート絶縁膜２１Ｂとなり、トランジスタ１０側に分割された絶縁層２１は、トランジスタ１０とトランジスタ２０とを電気的に分離する素子分離膜２１Ａとなる。続いて、レジスト膜３７を除去する。
次に、トランジスタ１０のゲート電極１５の両側の半導体層１４に、例えばイオン注入法を用いて、ソース領域１４Ｓおよびドレイン領域１４Ｄを形成したのち、図６Ａに示したように、開口２１Ｈ１，２１Ｈ２内のシリコン基板層１２に、例えばイオン注入法を用いて低濃度拡散領域１２Ｂを形成する。続いて、例えばＣＶＤ法を用いて例えばＳｉＮ膜を成膜したのち、エッチバックを行いトランジスタ１０のゲート電極１５の側面およびトランジスタ２０のゲート電極２２およびゲート絶縁膜２１Ｂの連続する側面にサイドウォール１６，２４をそれぞれ形成する。このとき、開口２１Ｈ１，２１Ｈ２を構成する素子分離膜２１Ａの側面およびゲート絶縁膜２１Ｂを挟んだ反対側の絶縁層２１の側面にも、サイドウォール２４と同様の形状を有するＳｉＮ膜が形成される。次に、開口２１Ｈ１，２１Ｈ２内のシリコン基板層１２に、例えばイオン注入法を用いて高濃度拡散領域１２Ａを形成する。このとき、サイドウォール２４および素子分離膜２１Ａの側面およびゲート絶縁膜２１Ｂを挟んだ反対側の絶縁層２１の側面に形成されたＳｉＮ膜がマスクとなって、高濃度拡散領域１２Ａは、先に形成した低濃度拡散領域１２Ｂの内部に形成される。これにより、図１に示した半導体装置１が完成する。
なお、本実施の形態の半導体装置１は、上記のように、例えば測距イメージセンサ等に用いられる。例えば図１７に示した撮像装置４では、図１に示した半導体装置１上に光電変換部を有する画素部５０が配設される。画素部５０には、複数の単位画素Ｐがマトリクス上に配置されており、例えば、単位画素Ｐにそれぞれ、トランジスタ１０およびトランジスタ２０が配設される。その場合には、図６Ｂに示したように、半導体装置１上に、例えばシリコン酸化膜やリンやボロンを含んだシリコン酸化膜等からなる層間絶縁層４１を例えばＣＶＤ法を用いて形成したのち、層間絶縁層４１内に、コンタクトプラグＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６を形成する。コンタクトプラグＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６の一端は、図６Ｂに示したように、それぞれトランジスタ１０のゲート電極１５、ソース領域１４Ｓおよびドレイン領域１４Ｄ、トランジスタ２０のゲート電極２２、ソース領域２３Ｓおよびドレイン領域２３Ｄと電気的に接続されている。他端は、単位画素Ｐの所定の部位に接続されている。
（１－３．作用・効果）
同一基板上に耐圧電圧の異なるトランジスタを設ける場合、一般的には、マルチオキサイドプロセスを用いて低電圧動作トランジスタおよび高電圧動作トランジスタのゲート絶縁膜を作り分けている。具体的には、まず、図７Ａに示したようにシリコン基板１０１を厚膜酸化してＳｉＯ2膜１０２を形成したのち、図７Ｂに示したように、所定の領域（例えば低電圧動作トランジスタを形成する領域）のＳｉＯ2膜１０２を除去する。こののち、図７Ｃに示したようにシリコン基板１０１を薄膜酸化することで、シリコン基板１０１上に異なる厚みのＳｉＯ2膜１０２が形成される。
ところで、例えばＳＰＡＤを用いた測距イメージセンサでは、前述したように、例えば２２ｎｍ世代以降の先端トランジスタ（例えば、ＦＤ－ＳＯＩトランジスタ）と、数十Ｖ以上の高電圧を受けられるトランジスタ（高耐圧トランジスタ）とが用いられている。ＦＤ－ＳＯＩトランジスタは、シリコン基板上に絶縁層（ＢＯＸ層）を介して薄いＳｉ層が設けられたＳＯＩ基板に形成されている。高耐圧トランジスタを、上記方法を用いてこのＳＯＩ基板上に混載しようとした場合、厚膜酸化時にＳｉ層が全て酸化されてしまう。
また、前述したように、ＳＯＩ基板のＢＯＸ層を高耐圧トランジスタのゲート絶縁膜として用いる方法が考えられている。しかしながら、数十Ｖ以上の高電圧を受けられる高耐圧トランジスタでは、信頼性の観点から、ゲート絶縁膜は例えば５０ｎｍ以上の厚みが求められており、通常２０ｎｍ程度のＢＯＸ層では、高耐圧トランジスタのゲート絶縁膜としては耐圧不足となる。そこで、ＢＯＸ層の厚みを厚く（例えば５０ｎｍ程度）することも考えられるが、その場合には、ＦＤ－ＳＯＩトランジスタで行われているバックバイアス制御ができなくなってしまう。
この他、ＬＯＣＯＳ（local oxidation of silicon）法を用いてＢＯＸ層を部分的に厚膜化する方法が考えられる。しかしながら、ＬＯＣＯＳ法を用いてＢＯＸ層を厚膜化した場合、その近傍は局所的熱酸化による堆積膨張が生じ、ＳＯＩ基板の表面には段差が形成される。ところで、微細化が進んだ半導体装置では、リソグラフィ工程における焦点深度（Depth Of Focus；ＤＯＦ）は小さくなる。このため、リソグラフィ工程により形成されたレジスト膜の線幅にばらつきが生じやすくなり、このばらつきを抑制するためには、レジスト膜を形成する下地の段差は小さくすることが望ましい。これに対して、ＬＯＣＯＳ法の局所的熱酸化によって生じるＳＯＩ基板の表面の段差は、レジスト膜の線幅のばらつきの一因となる。
本実施の形態では、ＳＯＩ基板１１に、素子分離膜２１Ａとして、ＳＯＩ基板１１を構成する半導体層１４および絶縁層１３を貫通し、シリコン基板層１２まで達する開口１２Ｈを形成し、その開口１２Ｈに絶縁層２１を埋設し、その一部を高耐圧トランジスタ（トランジスタ２０）のゲート絶縁膜２１Ｂとして用いるようにした。絶縁層２１の厚みは、開口１２Ｈの深さを調整することで任意に設定することができる。これにより、先端トランジスタであるトランジスタ１０の動作や、製造工程に影響を与えることなく、高耐圧なトランジスタ２０のゲート絶縁膜２１Ｂの厚みを十分に確保することが可能となる。
以上、本実施の形態の半導体装置１では、ＦＤ－ＳＯＩトランジスタであるトランジスタ１０と、高耐圧トランジスタであるトランジスタ２０との間に、ＳＯＩ基板１１を構成する絶縁層１３よりも膜厚の大きな素子分離膜２１Ａを設け、その素子分離膜２１Ａを構成する絶縁層２１の一部を、トランジスタ２０のゲート絶縁膜として用いるようにした。具体的には、ＳＯＩ基板１１に、半導体層１４および絶縁層１３を貫通し、シリコン基板層１２内まで達する開口１２Ｈを設け、その開口１２Ｈを絶縁層２１で埋設し、この絶縁層２１を分割して、一方を素子分離膜２１Ａとして、他方をトランジスタ２０のゲート絶縁膜として用いるようにした。これにより、高耐圧トランジスタであるトランジスタ２０のゲート絶縁膜として、十分な耐圧性能を有するゲート絶縁膜２１Ｂが形成される。よって、耐圧電圧の異なるトランジスタを同一基板上に有し、高い信頼性を備えた半導体装置１を提供することが可能となる。
また、素子分離膜２１Ａの底面に、シリコン基板層１２に突出する凸部２１Ｘを設けるようにしたので、トランジスタ１０とトランジスタ２０との間の電気的な絶縁性が向上し、トランジスタ１０とトランジスタ２０との距離を削減することが可能となる。また、複数のトランジスタ２０が隣接配置される場合には、その間に凸部２１Ｘを設けることにより、トランジスタ２０間の距離を削減することが可能となる。よって、チップ面積を縮小化することが可能となる。
以下、本開示の第２の実施の形態および変形例１～３について説明する。なお、上記第１の実施の形態と同一の構成要素については同一の符号を付し説明を省略する。
＜２．第２の実施の形態＞
図８Ａ～８Ｂは、本開示の第２の実施の形態に係る半導体装置１の製造方法の他の例を模式的に表したものである。
本実施の形態の製造方法では、上記第１の実施の形態において説明した方法を用いて、図８Ａに示したように、ＳＯＩ基板１１上にポリＳｉ膜１５Ａを形成したのち、図８Ｂに示したように、ＳｉＮ膜３５を形成することなく、Ｓｉ膜１５Ａ上にレジスト膜３６をパターニングする。続いて、図８Ｃに示したように、レジスト膜３６をマスクとして、ポリＳｉ膜１５Ａをエッチングし、トランジスタ１０のゲート電極１５およびトランジスタ２０のゲート電極２２を形成する。こののち、レジスト膜３６を除去する。次に、図８Ｄに示したように、ＳＯＩ基板１１の半導体層１４および絶縁層２１上に、レジスト膜３８をパターニングしたのち、第１の実施の形態と同様の方法を用いて絶縁層２１をエッチングする。これにより、絶縁層２１内に開口２１Ｈ１および開口２１Ｈ２が形成され、絶縁層２１が３つに分割される。以降、第１の実施の形態と同様の方法を用いることにより、図１に示した半導体装置１が完成する。
本実施の形態では、開口２１Ｈ１および開口２１Ｈ２を形成する絶縁層２１のエッチングの際のマスクとなるＳｉＮ膜３５を形成することなく、半導体装置１を形成するようにした。これにより、上記第１の実施の形態における半導体装置１の製造方法と比較して、製造工程数を削減することが可能となる。
＜３．変形例＞
（３－１．変形例１）
図９は、本開示の変形例１に係る半導体装置（半導体装置２）の断面構成を表したものである。本変形例の半導体装置２は、複数（ここでは、３種）の深さを有する開口１２Ｈを形成し、底面に段差を有する絶縁層２１を設けたものである。具体的には、第１の実施の形態において説明した凸部２１Ｘを挟んで、素子分離膜２１Ａがゲート絶縁膜２１Ｂよりも厚くなるようにした。このように、素子分離膜２１Ａおよびゲート絶縁膜２１Ｂの厚みは、適宜調整することができる。
（３－２．変形例２）
図１０Ａ～図１４Ｃは、上記第１の実施の形態の変形例としての半導体装置（半導体装置３、図１４Ｃ参照）の製造方法を表したものである。本変形例の半導体装置３は、トランジスタ１０およびトランジスタ２０が、ＳＯＩ基板１１上に複数（本変形例では、それぞれ２個ずつ、トランジスタ１０Ｘ，１０Ｙおよびトランジスタ２０Ｘ，２０Ｙ）設けられたものである。このような半導体装置３は、例えば、次のようにして製造することができる。
まず、例えば、第１の実施の形態と同様の方法を用いて、ＳＯＩ基板１１上に酸化膜３１およびＳｉＮ膜３２を形成する。続いて、図１０Ａに示したように、ＳｉＮ膜３２上にレジスト膜３３を形成したのち、パターニングして、例えば４つの開口３３Ｈ１～３３Ｈ４を形成する。続いて、図１０Ｂに示したように、例えばエッチング法により、シリコン基板層１２内に到達する開口１１Ｈ１～１１Ｈ４を形成する。次に、レジスト膜３３を除去したのち、図１０Ｃに示したように、ＳｉＮ膜３２上に、トランジスタ２０Ｘ，２０Ｙの形成領域２０Ｒに開口を有するレジスト膜３４をパターニングする。
次に、図１１Ａに示したように、例えばエッチング法により、シリコン基板層１２内に到達する開口１２Ｈを形成する。続いて、レジスト膜３４を除去したのち、図１１Ｂに示したように、例えばＨＤＰ－ＣＶＤ法を用いて開口１１Ｈ１，１１Ｈ２内および開口１１Ｈ３，１１Ｈ４を含む開口１２Ｈ内並びにＳｉＮ膜３２上に、例えばＳｉＯ2膜（絶縁層２１）を成膜する。次に、図１１Ｃに示したように、例えばＣＭＰ法により、絶縁層２１の表面を平坦化する。これにより、最終的に隣接配置されるトランジスタ１０Ｘ，１０Ｙおよびトランジスタ２０Ｘ，２０Ｙをそれぞれ電気的に絶縁する凸部２１Ｘ１，２１Ｘ２，２１Ｘ３，２１Ｘ４が形成される。
続いて、図１２Ａに示したように、例えばウェットエッチング法を用いて絶縁層２１を任意の厚さに調整したのち、ＳｉＮ膜３２および酸化膜３１を除去する。次に、第１の実施の形態と同様に、図示していないが、ＳＯＩ基板１１上の全面に、例えばトランジスタ１０のゲート絶縁膜となる、例えばＨｆＯ2膜を、例えば２ｎｍの厚みで形成したのち、図１２Ｂに示したように、例えばＣＶＤ法を用いてポリシリコン（Ｓｉ）膜１５ＡおよびＳｉＮ膜３５をこの順に成膜する。続いて、図１２Ｃに示したように、ＳｉＮ膜３５上にレジスト膜３６をパターニングする。
次に、図１３Ａに示したように、例えばエッチング法により、レジスト膜３６をマスクとしてＳｉＮ膜３５およびポリＳｉ膜１５Ａをエッチングする。これにより、トランジスタ１０Ｘ，１０Ｙおよびトランジスタ２０Ｘ，２０Ｙのゲート電極１５Ｘ，１５Ｙ，２２Ｘ，２２Ｙが一括で形成される。続いて、レジスト膜３６を除去したのち、図１３Ｂに示したように、ＳＯＩ基板１１の半導体層１４および絶縁層２１上にレジスト膜３７をパターニングする。次に、例えばエッチング法を用いて、絶縁層２１をエッチングする。このとき、レジスト膜３７と共に、ゲート電極２２上のＳｉＮ膜３５がエッチングマスクとなり、開口２１Ｈ１，２１Ｈ２，２１Ｈ３，２１Ｈ４が形成される。これにより、開口１２Ｈ内の絶縁層２１は、５つに分割され、それぞれ、トランジスタ２０Ｘ，２０Ｙのゲート絶縁膜２１Ｂ１，２１Ｂ２、トランジスタ１０とトランジスタ２０とを電気的に分離する素子分離膜２１Ａ、トランジスタ２０Ｘとトランジスタ２０Ｙとの間を電気的に絶縁する素子分離膜（絶縁膜２１Ｂ３）および例えば、図示していないがトランジスタ２０Ｙのトランジスタ２０Ｘとは反対側に別のトランジスタが形成された際の素子分離膜（絶縁膜２１Ｂ４）となる。続いて、図１３Ｃに示したように、レジスト膜３７および各ゲート電極１５Ｘ，１５Ｙ，２２Ｘ，２２Ｙ上に設けられたＳｉＮ膜３５を除去する。
次に、トランジスタ１０Ｘ，１０Ｙの両側の半導体層１４に、例えばイオン注入法を用いて、ソース領域１４Ｓ１，１４Ｓ２およびドレイン領域１４Ｄ１，１４Ｄ２を形成する。こののち、図１４Ａに示したように、トランジスタ１０Ｘ，１０Ｙを含む半導体層１４上および素子分離膜２１Ａ上にレジスト膜３９を形成する。続いて、開口２１Ｈ１，２１Ｈ２および開口２１Ｈ３，２１Ｈ４内のシリコン基板層１２に、例えばイオン注入法を用いて、それぞれ低濃度拡散領域１２Ｂ１，１２Ｂ２を形成する。次に、レジスト膜３９を除去したのち、図１４Ｂに示したように、例えばＣＶＤ法を用いて例えばＳｉＮ膜を成膜し、エッチバックを行いてトランジスタ１０Ｘ，１０Ｙのゲート電極１５Ｘ，１５Ｙの側面およびトランジスタ２０Ｘ，２０Ｙのゲート電極２２Ｘとゲート絶縁膜２１Ｂ１およびゲート電極２２Ｙとゲート絶縁膜２１Ｂ２の連続する側面にサイドウォール１６，２４をそれぞれ形成する。このとき、素子分離膜２１Ａおよび各トランジスタ間の素子分離膜となる絶縁膜２１Ｂ３，２１Ｂ４の側面にもサイドウォールと同様の形状を有するＳｉＮ膜が形成される。続いて、再度、トランジスタ１０Ｘ，１０Ｙを含む半導体層１４上および素子分離膜２１Ａ上にレジスト膜４０を形成する。次に、図１４Ｃに示したように、開口２１Ｈ１，２１Ｈ２，２１Ｈ３，２１Ｈ４内のシリコン基板層１２に例えばイオン注入法を用いて高濃度拡散領域１２Ａ１，１２Ａ２を形成する。このとき、サイドウォール２４と、素子分離膜２１Ａおよび絶縁膜２１Ｂ３，２１Ｂ４の側面に形成されるＳｉＮ膜とがマスクとなって、高濃度拡散領域１２Ａ１，１２Ａ２は、先に形成した低濃度拡散領域１２Ｂ１，１２Ｂ２の内部に形成される。最後に、レジスト膜４０を除去することにより、隣り合うトランジスタ１０Ｘとトランジスタ１０Ｙとの間、トランジスタ１０Ｙとトランジスタ２０Ｘとの間、トランジスタ２０Ｘとトランジスタ２０Ｙとの間にそれぞれ凸部２１Ｘ１，２１Ｘ２，２１Ｘ３，２１Ｘ４を有する半導体装置３が完成する。
なお、ここでは、トランジスタ１０Ｙとトランジスタ２０Ｘとの間に２つの凸部２１Ｘ２，２１Ｘ３を設けた例を示したが、先端トランジスタ（トランジスタ１０Ｙ）と高耐圧トランジスタ（トランジスタ２０Ｘ）との間には、少なくとも凸部の先端がより深い位置にある凸部２１Ｘ３を形成すれば、凸部２１Ｘ２は省略してもかまわない。
（３－３．変形例３）
図１５Ａ～図１６Ｂは、上記第２の実施の形態の変形例としての半導体装置３の製造方法を表したものである。本変形例では、半導体装置３は、例えば次のようにして製造することができる。
まず、変形例１と同様の方法を用いて、凸部２１Ｘ１，２１Ｘ２，２１Ｘ３，２１Ｘ４を形成したのち、図１５Ａに示したように、ＳＯＩ基板１１の半導体層１４および絶縁層２１上（実際には、ＨｆＯ2膜上）に、例えばＣＶＤ法を用いてポリシリコン（Ｓｉ）膜１５Ａを成膜する。続いて、図１５Ｂに示したように、Ｓｉ膜１５Ａ上にレジスト膜３６をパターニングする。続いて、図１５Ｃに示したように、レジスト膜３６をマスクとしてポリＳｉ膜１５Ａをエッチングし、それぞれ、トランジスタ１０Ｘ，１０Ｙのゲート電極１５Ｘ，１５Ｙおよびトランジスタ２０Ｘ，２０Ｙのゲート電極２２Ｘ，２２Ｙを形成する。
次に、レジスト膜３６を除去したのち、ＳＯＩ基板１１の半導体層１４および絶縁層２１上に、レジスト膜３８をパターニングしたのち、第１の実施の形態と同様の方法を用いて絶縁層２１をエッチングし、図１６Ｂに示したように、開口２１Ｈ１，２１Ｈ２，２１Ｈ３，２１Ｈ４を形成する。以降、変形例１と同様の方法を用いることにより、図１４Ｃに示した半導体装置３が完成する。
＜４．適用例＞
（適用例１）
図１７は、上記第１の実施の形態（または変形例）に示した半導体装置（半導体装置１，２）を備えた撮像素子を各単位画素Ｐに用いた撮像装置（撮像装置４）の全体構成を表したものである。この撮像装置４は、ＣＭＯＳイメージセンサであり、例えば、ＳＯＩ基板１１上に、撮像エリアとしての画素部５０を有すると共に、この画素部５０の周辺領域に、例えば、行走査部１３１、水平選択部１３３、列走査部１３４およびシステム制御部１３２からなる周辺回路部１３０を有している。
画素部５０は、例えば、行列状に２次元配置された複数の単位画素Ｐ（撮像素子に相当）を有している。この単位画素Ｐには、例えば、画素行ごとに画素駆動線Ｌread（具体的には行選択線およびリセット制御線）が配線され、画素列ごとに垂直信号線Ｌsigが配線されている。画素駆動線Ｌreadは、画素からの信号読み出しのための駆動信号を伝送するものである。画素駆動線Ｌreadの一端は、行走査部１３１の各行に対応した出力端に接続されている。
行走査部１３１は、シフトレジスタやアドレスデコーダ等によって構成され、画素部５０の各単位画素Ｐを、例えば、行単位で駆動する画素駆動部である。行走査部１３１によって選択走査された画素行の各単位画素Ｐから出力される信号は、垂直信号線Ｌsigの各々を通して水平選択部１３３に供給される。水平選択部１３３は、垂直信号線Ｌsigごとに設けられたアンプや水平選択スイッチ等によって構成されている。
列走査部１３４は、シフトレジスタやアドレスデコーダ等によって構成され、水平選択部１３３の各水平選択スイッチを走査しつつ順番に駆動するものである。この列走査部１３４による選択走査により、垂直信号線Ｌsigの各々を通して伝送される各画素の信号が順番に水平信号線１３５に出力され、当該水平信号線１３５を通してＳＯＩ基板１１の外部へ伝送される。
行走査部１３１、水平選択部１３３、列走査部１３４および水平信号線１３５からなる回路部分は、ＳＯＩ基板１１上に直に形成されていてもよいし、あるいは外部制御ＩＣに配設されたものであってもよい。また、それらの回路部分は、ケーブル等により接続された他の基板に形成されていてもよい。
システム制御部１３２は、ＳＯＩ基板１１の外部から与えられるクロックや、動作モードを指令するデータ等を受け取り、また、撮像装置４の内部情報等のデータを出力するものである。システム制御部１３２はさらに、各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に行走査部１３１、水平選択部１３３および列走査部１３４等の周辺回路の駆動制御を行う。
（適用例２）
上記撮像装置４は、例えば、デジタルスチルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話等、撮像機能を備えたあらゆるタイプの電子機器に適用することができる。図１８に、その一例として、電子機器５（カメラ）の概略構成を示す。この電子機器５は、例えば、静止画または動画を撮影可能なビデオカメラであり、撮像装置４と、光学系（光学レンズ）３１０と、シャッタ装置３１１と、撮像装置４およびシャッタ装置３１１を駆動する駆動部３１３と、信号処理部３１２とを有する。
光学系３１０は、被写体からの像光（入射光）を撮像装置４の画素部５０へ導くものである。この光学系３１０は、複数の光学レンズから構成されていてもよい。シャッタ装置３１１は、撮像装置４への光照射期間および遮光期間を制御するものである。駆動部３１３は、撮像装置４の転送動作およびシャッタ装置３１１のシャッタ動作を制御するものである。信号処理部３１２は、撮像装置４から出力された信号に対し、各種の信号処理を行うものである。信号処理後の映像信号Ｄoutは、メモリ等の記憶媒体に記憶されるか、あるいは、モニタ等に出力される。
更に、上記撮像装置４は、下記電子機器（カプセル型内視鏡１０１００および車両等の移動体）にも適用することが可能である。
（適用例３）
＜体内情報取得システムへの応用例＞
図１９は、本開示に係る技術（本技術）が適用され得る、カプセル型内視鏡を用いた患者の体内情報取得システムの概略的な構成の一例を示すブロック図である。
体内情報取得システム１０００１は、カプセル型内視鏡１０１００と、外部制御装置１０２００とから構成される。
カプセル型内視鏡１０１００は、検査時に、患者によって飲み込まれる。カプセル型内視鏡１０１００は、撮像機能および無線通信機能を有し、患者から自然排出されるまでの間、胃や腸等の臓器の内部を蠕動運動等によって移動しつつ、当該臓器の内部の画像（以下、体内画像ともいう）を所定の間隔で順次撮像し、その体内画像についての情報を体外の外部制御装置１０２００に順次無線送信する。
外部制御装置１０２００は、体内情報取得システム１０００１の動作を統括的に制御する。また、外部制御装置１０２００は、カプセル型内視鏡１０１００から送信されてくる体内画像についての情報を受信し、受信した体内画像についての情報に基づいて、表示装置（図示せず）に当該体内画像を表示するための画像データを生成する。
体内情報取得システム１０００１では、このようにして、カプセル型内視鏡１０１００が飲み込まれてから排出されるまでの間、患者の体内の様子を撮像した体内画像を随時得ることができる。
カプセル型内視鏡１０１００と外部制御装置１０２００の構成および機能についてより詳細に説明する。
カプセル型内視鏡１０１００は、カプセル型の筐体１０１０１を有し、その筐体１０１０１内には、光源部１０１１１、撮像部１０１１２、画像処理部１０１１３、無線通信部１０１１４、給電部１０１１５、電源部１０１１６、および制御部１０１１７が収納されている。
光源部１０１１１は、例えばＬＥＤ（light emitting diode）等の光源から構成され、撮像部１０１１２の撮像視野に対して光を照射する。
撮像部１０１１２は、撮像素子、および当該撮像素子の前段に設けられる複数のレンズからなる光学系から構成される。観察対象である体組織に照射された光の反射光（以下、観察光という）は、当該光学系によって集光され、当該撮像素子に入射する。撮像部１０１１２では、撮像素子において、そこに入射した観察光が光電変換され、その観察光に対応する画像信号が生成される。撮像部１０１１２によって生成された画像信号は、画像処理部１０１１３に提供される。
画像処理部１０１１３は、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）等のプロセッサによって構成され、撮像部１０１１２によって生成された画像信号に対して各種の信号処理を行う。画像処理部１０１１３は、信号処理を施した画像信号を、ＲＡＷデータとして無線通信部１０１１４に提供する。
無線通信部１０１１４は、画像処理部１０１１３によって信号処理が施された画像信号に対して変調処理等の所定の処理を行い、その画像信号を、アンテナ１０１１４Ａを介して外部制御装置１０２００に送信する。また、無線通信部１０１１４は、外部制御装置１０２００から、カプセル型内視鏡１０１００の駆動制御に関する制御信号を、アンテナ１０１１４Ａを介して受信する。無線通信部１０１１４は、外部制御装置１０２００から受信した制御信号を制御部１０１１７に提供する。
給電部１０１１５は、受電用のアンテナコイル、当該アンテナコイルに発生した電流から電力を再生する電力再生回路、および昇圧回路等から構成される。給電部１０１１５では、いわゆる非接触充電の原理を用いて電力が生成される。
電源部１０１１６は、二次電池によって構成され、給電部１０１１５によって生成された電力を蓄電する。図１９では、図面が煩雑になることを避けるために、電源部１０１１６からの電力の供給先を示す矢印等の図示を省略しているが、電源部１０１１６に蓄電された電力は、光源部１０１１１、撮像部１０１１２、画像処理部１０１１３、無線通信部１０１１４、および制御部１０１１７に供給され、これらの駆動に用いられ得る。
制御部１０１１７は、ＣＰＵ等のプロセッサによって構成され、光源部１０１１１、撮像部１０１１２、画像処理部１０１１３、無線通信部１０１１４、および、給電部１０１１５の駆動を、外部制御装置１０２００から送信される制御信号に従って適宜制御する。
外部制御装置１０２００は、ＣＰＵ，ＧＰＵ等のプロセッサ、又はプロセッサとメモリ等の記憶素子が混載されたマイクロコンピュータ若しくは制御基板等で構成される。外部制御装置１０２００は、カプセル型内視鏡１０１００の制御部１０１１７に対して制御信号を、アンテナ１０２００Ａを介して送信することにより、カプセル型内視鏡１０１００の動作を制御する。カプセル型内視鏡１０１００では、例えば、外部制御装置１０２００からの制御信号により、光源部１０１１１における観察対象に対する光の照射条件が変更され得る。また、外部制御装置１０２００からの制御信号により、撮像条件（例えば、撮像部１０１１２におけるフレームレート、露出値等）が変更され得る。また、外部制御装置１０２００からの制御信号により、画像処理部１０１１３における処理の内容や、無線通信部１０１１４が画像信号を送信する条件（例えば、送信間隔、送信画像数等）が変更されてもよい。
また、外部制御装置１０２００は、カプセル型内視鏡１０１００から送信される画像信号に対して、各種の画像処理を施し、撮像された体内画像を表示装置に表示するための画像データを生成する。当該画像処理としては、例えば現像処理（デモザイク処理）、高画質化処理（帯域強調処理、超解像処理、ＮＲ（Noise reduction）処理および／又は手ブレ補正処理等）、並びに／又は拡大処理（電子ズーム処理）等、各種の信号処理を行うことができる。外部制御装置１０２００は、表示装置の駆動を制御して、生成した画像データに基づいて撮像された体内画像を表示させる。あるいは、外部制御装置１０２００は、生成した画像データを記録装置（図示せず）に記録させたり、印刷装置（図示せず）に印刷出力させてもよい。
以上、本開示に係る技術が適用され得る体内情報取得システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１０１１２に適用され得る。これにより、精細な術部画像を得ることができるため、検査の精度が向上する。
（適用例４）
＜移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図２０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、および統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、および車載ネットワークＩ／Ｆ（interface）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、および、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声および画像のうちの少なくとも一方の出力信号を送信する。図２０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２およびインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイおよびヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図２１は、撮像部１２０３１の設置位置の例を示す図である。
図２１では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドアおよび車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１および車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図２１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、第１，第２の実施の形態および変形例１～３を挙げて説明したが、本開示内容はこれらの実施の形態等に限定されず、種々の変形が可能である。
なお、本開示の半導体装置およびその製造方法並びに電子機器は、以下のような構成であってもよい。
（１）
シリコン基板層、第１の絶縁層、および半導体層がこの順に積層されたＳＯＩ基板と、
前記半導体層上に設けられた第１のトランジスタと、
前記シリコン基板層上に設けられ、前記第１のトランジスタよりも高耐圧な第２のトランジスタと、
前記第１のトランジスタと前記第２のトランジスタとの間に設けられた素子分離膜とを備え、
前記素子分離膜は、前記半導体層および前記第１の絶縁層を貫通して前記シリコン基板層内に達する開口に埋設された第２の絶縁層によって構成され、
前記第２の絶縁層の一部は、前記第２のトランジスタのゲート絶縁膜を構成している
半導体装置。
（２）
前記第２の絶縁層の積層方向の厚みは、前記第１の絶縁層よりも厚い、前記（１）に記載の半導体装置。
（３）
前記素子分離膜は、前記シリコン基板層内に突出する凸部を有する、前記（１）または（２）に記載の半導体装置。
（４）
前記第１のトランジスタは、完全空乏型のトランジスタである、前記（１）乃至（３）のうちのいずれかに記載の半導体装置。
（５）
前記第１のトランジスタのゲート電極と、前記第２のトランジスタのゲート電極とは、同一層に形成されている、前記（１）乃至（４）のうちのいずれかに記載の半導体装置。
（６）
シリコン基板層、第１の絶縁層、および半導体層がこの順に積層されたＳＯＩ基板に、前記半導体層および前記第１の絶縁層を貫通して前記シリコン基板層内に達する開口を形成し、
前記開口内に第２の絶縁層を埋設して素子分離膜を形成し、
前記半導体層上に第１のトランジスタを形成し、
前記第２の絶縁層の一部をゲート絶縁膜とし、前記素子分離膜を間にして、前記第１のトランジスタより高耐圧な第２のトランジスタを前記シリコン基板層上に形成する
半導体装置の製造方法。
（７）
前記第２の絶縁層を形成したのち、前記半導体層および前記第２の絶縁層上に、前記第１のトランジスタのゲート電極および前記第２のトランジスタのゲート電極を一括で形成する、前記（６）に記載の半導体装置の製造方法。
（８）
前記ＳＯＩ基板に前記開口を形成する前に、前記開口の形成領域内に、前期シリコン基板層側へ突出する凸部を形成する、前記（６）または（７）に記載の半導体装置の製造方法。
（９）
前記第１のトランジスタのゲート電極および前記第２のトランジスタのゲート電極を形成したのち、前記第２のトランジスタを分離して前記素子分離膜および前記第２のトランジスタのゲート絶縁膜を形成する、前記（７）または（８）に記載の半導体装置の製造方法。
（１０）
半導体装置を備え、
前記半導体装置は、
シリコン基板層、第１の絶縁層、および半導体層がこの順に積層されたＳＯＩ基板と、
前記半導体層上に設けられた第１のトランジスタと、
前記シリコン基板層上に設けられた第２のトランジスタと、
前記第１のトランジスタと前記第２のトランジスタとの間に設けられた素子分離膜とを備え、
前記素子分離膜は、前記半導体層および前記第１の絶縁層を貫通して前記シリコン基板層内に達する開口に埋設された第２の絶縁層によって構成され、
前記第２の絶縁層の一部は、前記第２のトランジスタのゲート絶縁膜を構成している
電子機器。
本出願は、日本国特許庁において２０１７年３月３日に出願された日本特許出願番号２０１７－０４０７０２号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (10)

  1. シリコン基板層、第１の絶縁層、および半導体層がこの順に積層されたＳＯＩ基板と、
    前記半導体層上に設けられた第１のトランジスタと、
    前記シリコン基板層上に設けられ、前記第１のトランジスタよりも高耐圧な第２のトランジスタと、
    前記第１のトランジスタと前記第２のトランジスタとの間に設けられた素子分離膜とを備え、
    前記素子分離膜は、前記半導体層および前記第１の絶縁層を貫通して前記シリコン基板層内に達する開口に埋設された第２の絶縁層によって構成され、
    前記第２の絶縁層の一部は、前記第２のトランジスタのゲート絶縁膜を構成している
    半導体装置。
  2. 前記第２の絶縁層の積層方向の厚みは、前記第１の絶縁層よりも厚い、請求項１に記載の半導体装置。
  3. 前記素子分離膜は、前記シリコン基板層内に突出する凸部を有する、請求項１に記載の半導体装置。
  4. 前記第１のトランジスタは、完全空乏型のトランジスタである、請求項１に記載の半導体装置。
  5. 前記第１のトランジスタのゲート電極と、前記第２のトランジスタのゲート電極とは、同一層に形成されている、請求項１に記載の半導体装置。
  6. シリコン基板層、第１の絶縁層、および半導体層がこの順に積層されたＳＯＩ基板に、前記半導体層および前記第１の絶縁層を貫通して前記シリコン基板層内に達する開口を形成し、
    前記開口内に第２の絶縁層を埋設して素子分離膜を形成し、
    前記半導体層上に第１のトランジスタを形成し、
    前記第２の絶縁層の一部をゲート絶縁膜とし、前記素子分離膜を間にして、前記第１のトランジスタより高耐圧な第２のトランジスタを前記シリコン基板層上に形成する
    半導体装置の製造方法。
  7. 前記第２の絶縁層を形成したのち、前記半導体層および前記第２の絶縁層上に、前記第１のトランジスタのゲート電極および前記第２のトランジスタのゲート電極を一括で形成する、請求項６に記載の半導体装置の製造方法。
  8. 前記ＳＯＩ基板に前記開口を形成する前に、前記開口の形成領域内に、前期シリコン基板層側へ突出する凸部を形成する、請求項６に記載の半導体装置の製造方法。
  9. 前記第１のトランジスタのゲート電極および前記第２のトランジスタのゲート電極を形成したのち、前記第２のトランジスタを分離して前記素子分離膜および前記第２のトランジスタのゲート絶縁膜を形成する、請求項７に記載の半導体装置の製造方法。
  10. 半導体装置を備え、
    前記半導体装置は、
    シリコン基板層、第１の絶縁層、および半導体層がこの順に積層されたＳＯＩ基板と、
    前記半導体層上に設けられた第１のトランジスタと、
    前記シリコン基板層上に設けられた第２のトランジスタと、
    前記第１のトランジスタと前記第２のトランジスタとの間に設けられた素子分離膜とを備え、
    前記素子分離膜は、前記半導体層および前記第１の絶縁層を貫通して前記シリコン基板層内に達する開口に埋設された第２の絶縁層によって構成され、
    前記第２の絶縁層の一部は、前記第２のトランジスタのゲート絶縁膜を構成している
    電子機器。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111009540B (zh) * 2019-12-09 2023-12-15 上海微阱电子科技有限公司 一种cmos图像传感器结构及制造方法
CN114256346A (zh) * 2020-09-21 2022-03-29 上海华力集成电路制造有限公司 一种fdsoi器件结构及其制备方法
JP7358410B2 (ja) * 2021-01-22 2023-10-10 キヤノン株式会社 光電変換装置及び光検出システム

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011111754A1 (ja) 2010-03-09 2011-09-15 大学共同利用機関法人 高エネルギー加速器研究機構 半導体装置及び半導体装置の製造方法
WO2012132219A1 (ja) 2011-03-29 2012-10-04 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2013105982A (ja) 2011-11-16 2013-05-30 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP2013105981A (ja) 2011-11-16 2013-05-30 Renesas Electronics Corp 半導体装置
JP2013118317A (ja) 2011-12-05 2013-06-13 Renesas Electronics Corp 半導体装置およびその製造方法
JP2014143269A (ja) 2013-01-23 2014-08-07 Renesas Electronics Corp 半導体装置の製造方法
JP2014236097A (ja) 2013-05-31 2014-12-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2016004845A (ja) 2014-06-13 2016-01-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2016122773A (ja) 2014-12-25 2016-07-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006324415A (ja) 2005-05-18 2006-11-30 Toshiba Corp 半導体ウェハ、半導体装置および半導体装置の製造方法
JP4787709B2 (ja) 2006-09-28 2011-10-05 Ｏｋｉセミコンダクタ株式会社 半導体装置および半導体装置の製造方法
US9716138B1 (en) * 2016-03-21 2017-07-25 Globalfoundries Inc. Devices and methods for dynamically tunable biasing to backplates and wells
US9893157B1 (en) * 2017-01-09 2018-02-13 Globalfoundries Inc. Structures with contact trenches and isolation trenches

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011111754A1 (ja) 2010-03-09 2011-09-15 大学共同利用機関法人 高エネルギー加速器研究機構 半導体装置及び半導体装置の製造方法
WO2012132219A1 (ja) 2011-03-29 2012-10-04 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2013105982A (ja) 2011-11-16 2013-05-30 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP2013105981A (ja) 2011-11-16 2013-05-30 Renesas Electronics Corp 半導体装置
JP2013118317A (ja) 2011-12-05 2013-06-13 Renesas Electronics Corp 半導体装置およびその製造方法
JP2014143269A (ja) 2013-01-23 2014-08-07 Renesas Electronics Corp 半導体装置の製造方法
JP2014236097A (ja) 2013-05-31 2014-12-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2016004845A (ja) 2014-06-13 2016-01-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2016122773A (ja) 2014-12-25 2016-07-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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